DE102019119708A1 - 3d-ic-energienetz - Google Patents

3d-ic-energienetz Download PDF

Info

Publication number
DE102019119708A1
DE102019119708A1 DE102019119708.2A DE102019119708A DE102019119708A1 DE 102019119708 A1 DE102019119708 A1 DE 102019119708A1 DE 102019119708 A DE102019119708 A DE 102019119708A DE 102019119708 A1 DE102019119708 A1 DE 102019119708A1
Authority
DE
Germany
Prior art keywords
die
interface
distribution structure
tsv
energy distribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019119708.2A
Other languages
English (en)
Inventor
Noor E.V. Mohamed
Fong-Yuan Chang
Po-Hsiang Huang
Chin-Chou Liu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/516,966 external-priority patent/US11081426B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019119708A1 publication Critical patent/DE102019119708A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Es kann ein dreidimensionales Integriertes-Schaltkreis (IC)-Energienetz (PG) bereitgestellt werden. Das dreidimensionale IC-PG kann einen ersten IC-Die, einen zweiten IC-Die, eine Schnittstelle und eine Energieverteilungsstruktur umfassen. Die Schnittstelle kann zwischen dem ersten IC-Die und dem zweiten IC-Die angeordnet sein. Die Energieverteilungsstruktur kann mit der Schnittstelle verbunden sein. Die Energieverteilungsstruktur kann mindestens eine Silizium-Durchkontaktierung (Through-Silicon Via, TSV) und eine Leiterstruktur, die mit mindestens einer TSV verbunden ist, umfassen.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung 62/712,718 , eingereicht am 31. Juli 2018 mit dem Titel „3D IC Power Grid“, deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Ein vertikal gestapelter integrierter Schaltkreis kann Halbleiter-Dies übereinander stapeln und kann die Halbleiter-Dies vertikal beispielsweise unter Verwendung von Through-Silicon Vias (TSVs) miteinander verbinden. Ein vertikal gestapelter integrierter Schaltkreis kann sich als ein einzelner integrierter Schaltkreis oder eine einzelne integrierte Vorrichtung verhalten, der bzw. das eine kleinere Grundfläche haben kann, als wenn eine Vorrichtung mit einzelnen integrierten Schaltkreisen konstruiert wird.
  • In einigen Fällen kann die Energie, die durch einen Schaltkreis auf einem Halbleiter-Die verbraucht wird, im Lauf der Zeit variieren. Zusätzlich oder alternativ kann ein Signal, das durch eine Stromversorgung übermittelt wird, einen Verlust (zum Beispiel einen Spannungsverlust) erfahren, wenn es durch einen Schaltkreis auf einem Halbleiter-Die empfangen wird. Ein Spannungsverlust kann mindestens zum Teil auf der Basis eines Widerstandes auftreten, der mit einem leitfähigen Pfad einhergeht, den sich ein Signal von der Stromversorgung zu dem Schaltkreis bewegen kann.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Blockschaubild, das ein Dreidimensionales Integriertes-Schaltkreis (3D-IC)-Energienetz (Power Grid, PG) veranschaulichen kann, das den IR-Abfall minimieren kann, gemäß einigen Ausführungsformen.
    • 2 veranschaulicht einen Die-Stapel, der ein 3D-IC-Energienetz verwendet, gemäß einigen Ausführungsformen.
    • 3 veranschaulicht eine weitere Ausführungsform des Die-Stapels gemäß einigen Ausführungsformen.
    • 4 veranschaulicht mehrere IC-Dies, die gestapelt werden können, gemäß einigen Ausführungsformen.
    • 5 veranschaulicht einen Small Outline Integrated Circuit (SoIC) gemäß einigen Ausführungsformen.
    • 6 ist ein Flussdiagramm eines Verfahrens zum Bereitstellen eines 3D-IC-Energienetzes gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Ein Dreidimensionaler Integrierter Schaltkreis (3D-IC) kann einen integrierten Schaltkreis umfassen, der hergestellt werden kann, indem man Siliziumwafer oder -Dies stapelt und sie vertikal so miteinander verbindet, dass sie sich als eine einzelne Vorrichtung verhalten kann, um Leistungsverbesserungen bei weniger Stromverbrauch und kleinerer Grundfläche zu erreichen als mit herkömmlichen zweidimensionalen Prozessen. Beispielsweise können Silizium-Durchkontaktierungen (Through-Silicon Vias, TSVs) verwendet werden, um die gestapelten Vorrichtungen miteinander zu verbinden.
  • Bei 3D-IC-Designs kann der Stromverbrauch zum Beispiel das zwei- oder dreifache im Vergleich zu den herkömmlichen 2D-IC-Designs betragen. Darum kann ein herkömmliches 2D-Energienetz (PG) in 3D-IC-Designs nicht verwendet werden. Zwar kann TSV einen Prozess für eine vertikale Zwischenverbindung in der 3D-IC-Technologie bereitstellen, doch die Verwendung von TSV für Energieverteilungsnetze (Power Distribution Networks, PDN) in Wafer-on-Wafer (WoW)-Designs kann sich als problematisch erweisen, wie zum Beispiel aufgrund von reduzierten Platzierungs- oder Routungsressourcen, IR-Abfall und hochfrequenten induktiven Spannungsschwankungen (d. h. L di/dt-Rauschen) durch TSVs.
  • Ein Problem bei 3D-PG-Prozessen ist, dass sie sich aufgrund des großen IR-Abfalls in einem zweiten Die möglicherweise nicht zum Face-to-Face (F2F)-Die-Stapeln eignen. Ausführungsformen der Offenbarung können sich den Problemen im Zusammenhang mit einem solchen IR-Abfall widmen. Ein direktes Koppeln einer Stromversorgung von Packaging-Höckern zu Schnittstellen-Obermetallen durch eine Kombination aus kurzer TSV, Leiternetzwerk und PG-Bones kann durch Ausführungsformen der Offenbarung vorgenommen werden. Ausführungsformen der Offenbarung können Strom von oberen Metallen zu Bauelementschichten durch eine traditionelle 2D-PG-Struktur verteilen, während beispielsweise ähnliche Versorgungsspannungen in beiden Dies einer WoW-Topologie erreicht werden. Eine Kombination aus kurzer TSV, Energienetzleiter und PG-Bones kann Strom, der an der Schnittstelle zugeführt wird, dergestalt verteilen, dass der Versorgungsstrom durch die kurze TSV, die Energienetzleiter, die PG-Bones und dann zu einem traditionellen 2D-PG fließt, um zu der Bauelementschicht in jedem der Dies zu gelangen.
  • PG-TSVs können mit einem Metallschicht (d. h. M1)-Pin in einem ersten Die verbunden werden, wo Energiesignale zu Obermetalldrähten in einem ersten Die durch alternative horizontale und vertikale Metallstapel ausgebreitet werden können. Der zweite Die, der in einer F2F-Konfiguration auf den ersten Die gestapelt ist, kann eine Stromversorgung von der oberen Metallschicht des ersten Dies durch Inter-Die-Schnittstellen-Hybridhöcker empfangen. Diese Signale können zu der M1-Schicht in dem zweiten Die durch alternative horizontale und vertikale Metallstapel ausgebreitet werden.
  • Ein anderes Problem bei 3D-PG-Prozessen kann ein großer IR-Abfall in dem zweiten Die aufgrund langer Metallstapel von dem Mi-Pin des ersten Dies zu dem in dem zweiten Die sein. Ausführungsformen der Offenbarung können eine Lösung für den IR-Abfall in dem zweiten Die durch eine direkte Verbindung von PG-TSVs zu oberen Metallen durch ein Leiternetzwerk (zum Beispiel eine Energieverteilungsstruktur) bereitstellen. Darüber hinaus kann dieser Prozess auf mehr als zwei gestapelte Dies ausgedehnt werden, um lange TSV-Strukturen in 3D-IC-Designs zu ersetzen. Des Weiteren kann der Widerstand der Stapelenergienetzleiter reduziert werden, indem eine dicke Energienetzstapelverbindung für das Leiternetzwerk verwendet wird. Nach den Platzierungs- und Routungsprozessen kann ein Post-Routen für die PG-Verbindung auf der Basis von Ressourcen ausgeführt werden.
  • 1 ist ein Blockschaubild, das ein 3D-IC-Energienetz 100 veranschaulicht, das den IR-Abfall minimieren kann. Wie in 1 gezeigt, können Ausführungsformen der Offenbarung eine Kombination aus einer kurzen TSV 102, einer Energienetzleiter 104 und PG-Bones 106 zum Verteilen von Energie von einer Stromversorgung 110 umfassen. Hier kann ein Versorgungsstrom durch die kurze TSV 102, die Energienetzleiter 104 und die PG-Bones 106 fließen, und dann kann ein 2D-PG- verwendet werden, um zu einer Bauelementschicht in jedem Die (zum Beispiel einem ersten IC-Die 112 und einem zweiten IC-Die 114) zu gelangen.
  • 2 veranschaulicht einen Die-Stapel 200, der ein 3D-IC-Energienetz gemäß Ausführungsformen der Offenbarung verwendet. Wie in 2 gezeigt, kann der Die-Stapel 200 einen ersten IC-Die 202, einen zweiten IC-Die 204, eine Schnittstelle 206, eine erste Energieverteilungsstruktur 208, eine zweite Energieverteilungsstruktur 210 und mehrere Package-Höcker 212 umfassen. Der erste IC-Die 202 umfassen kann ein erstes Funktionselement 214 (zum Beispiel eine Vorrichtung), ein erstes Siliziumsubstrat 216, ein erstes Horizontal-Vertikal-Horizontal (HVH)/Vertikal-Horizontal-Vertikal (VHV)-PG 218, eine erste horizontale obere IC-Die-Metallschicht 220 und mehrere erste Durchkontaktierungen 222. In ähnlicher Weise kann der zweite IC-Die 204 ein zweites Funktionselement 224 (zum Beispiel eine Vorrichtung), ein zweites Siliziumsubstrat 226, ein zweites HVH/VHV-PG 228, eine zweite horizontale obere IC-Die-Metallschicht 230 und mehrere zweite Durchkontaktierungen 232 umfassen. Der zweite IC-Die 204 kann auf den ersten IC-Die 202 zum Beispiel in einer F2F-Konfiguration gestapelt werden.
  • Die Schnittstelle 206 kann zwischen dem erster IC-Die 202 und die zweite IC-Die 204. Zum Beispiel die Schnittstelle 206 kann zwischen der horizontalen oberen Metallschicht 220 des ersten IC-Die 202 und der horizontalen oberen Metallschicht 230 des zweiten IC-Die 204 angeordnet sein. Die Schnittstelle 206 kann umfassen: mehrere Hybridschichtpins 234, die dem zweiten IC-Die 204 entsprechen, mehrere Hybridschichthöcker 236, die dem ersten IC-Die 202 entsprechen, und mehrere vertikale obere Metallelemente 238, die dem ersten IC-Die 202 entsprechen. Wie in 2 gezeigt, können die mehreren Hybridschichtpins 234 jeweils und entsprechend mit den mehreren Hybridschichthöckern 236 verbunden werden. In ähnlicher Weise können die mehreren Hybridschichthöcker 236 jeweils und entsprechend mit den mehreren vertikalen oberen Metallelementen 238 verbunden werden. Die mehreren Hybridschichtpins 234 und die mehreren Hybridschichthöcker 236 können die in 1 gezeigten PG-Bones umfassen. Dementsprechend kann die Schnittstelle 206 einen Pfad für elektrische Energie zwischen der horizontalen oberen Metallschicht 220 des ersten IC-Die 202 und der horizontalen oberen Metallschicht 230 des zweiten IC-Die 204 bereitstellen.
  • Die erste Energieverteilungsstruktur 208 und die zweite Energieverteilungsstruktur 210 können mit der Schnittstelle 206 verbunden werden. Die erste Energieverteilungsstruktur 208 kann eine erste TSV 240 und eine erste Leiterstruktur 242 umfassen. In ähnlicher Weise kann die zweite Energieverteilungsstruktur 210 eine zweite TSV 244 und eine zweite Leiterstruktur 246 umfassen. Die erste TSV 240 und die zweite TSV 244 können einigen der mehreren Package-Höcker 212 verbunden werden.
  • Elektrischer Strom, der zum Betreiben des Die-Stapels 200 verwendet wird, kann in einige der mehreren Package-Höcker 212 eingespeist werden. Wie in 2 gezeigt, können die erste Energieverteilungsstruktur 208 und die zweite Energieverteilungsstruktur 210 innerhalb des ersten IC-Die 202 angeordnet sein und durch ihn hindurch verlaufen. Gemäß Ausführungsformen der Offenbarung können die erste Leiterstruktur 242 und die zweite Leiterstruktur 246 jeweils mehrere horizontale Elemente 242a umfassen, die durch mehrere vertikale Elemente 242b verbunden sind. Die mehreren horizontalen Elemente 242a und die mehreren vertikalen Elemente 242b, die die erste Leiterstruktur 242 und die zweite Leiterstruktur 246 umfassen, können unter Verwendung der horizontalen und vertikalen Schichten des ersten IC-Die 202 aufgebaut werden.
  • Gemäß Ausführungsformen der Offenbarung kann ein direktes Koppeln einer Stromversorgung von den Packaging-Höckern 212 mit der horizontalen oberen Metallschicht 220 des ersten IC-Die 202 und der horizontalen oberen Metallschicht 230 des zweiten IC-Die 204 vorgenommen werden. Dieses direkte Koppeln kann dadurch bewerkstelligt werden, dass die erste Energieverteilungsstruktur 208 und die zweite Energieverteilungsstruktur 210 eine Kombination aus kurzer TSV und einer Stapelleiter (zum Beispiel Leiterstruktur) umfassen. Ausführungsformen der Offenbarung können dann kann Energie von der horizontalen oberen Metallschicht 220 des ersten IC-Die 202 und der horizontalen oberen Metallschicht 230 des zweiten IC-Die 204 durch das erste HVH/VHV-PG 218 bzw. das zweite HVH/VHV-PG 228 verteilen. Die Energie kann zugeführt werden, während ähnliche Versorgungsspannungen in dem ersten IC-Die 202 und dem zweiten IC-Die 204 der WoW-Topologie des Die-Stapels 200 erreicht werden. Dementsprechend können Ausführungsformen der Offenbarung eine Lösung für IR-Abfall in dem zweiten Die IC-Die 204 durch eine direkte Verbindung von PG-TSVs zu oberen Metallen des ersten IC-Die 202 und des zweiten IC-Die 204 durch Energieverteilungsstrukturen (d. h. die erste Energieverteilungsstruktur 208 und die zweite Energieverteilungsstruktur 210) bereitstellen.
  • Die Breitenabmessung der ersten horizontalen oberen IC-Die-Metallschicht 220 kann mit dem speziell verwendeten Prozesstechnologieknoten variieren, kann aber in einigen beispielhaften Implementierungen im Bereich von 0,45 µm bis 10,8 µm liegen. Die Länge der ersten horizontalen oberen IC-Die-Metallschicht 220 kann von der verwendeten Chipabmessung abhängig sein, während die Dicke in einigen Ausführungsformen ungefähr 1,25 µm betragen kann. Die mehreren ersten Durchkontaktierungen 222 können beispielsweise eine Breite und eine Länge von ungefähr 0,8 µm mal 0,8 µm haben. Die Breitenabmessung der zweiten horizontalen oberen IC-Die-Metallschicht 230 kann mit dem verwendeten Prozesstechnologieknoten variieren, kann aber in einigen beispielhaften Implementierungen im Bereich von 0,45 µm bis 10,8 µm liegen. Die Länge der zweiten horizontalen oberen IC-Die-Metallschicht 230 kann von der verwendeten Chipabmessung abhängig sein, während die Dicke ungefähr 1,25 µm betragen kann. Die mehreren zweiten Durchkontaktierungen 232 können beispielsweise eine Breite und eine Länge von ungefähr 0,8 µm mal 0,8 µm haben. Beispiele der mehreren Hybridschichtpins 234 können eine Breite und eine Länge von ungefähr 0,4 µm mal 0,4 µm haben. Die mehreren Hybridschichthöcker 236 und die mehreren vertikalen oberen Metallelemente 238 können jeweils eine Breite und eine Länge von ungefähr 0,8 µm mal 0,8 µm haben. Die erste TSV 240 und die zweite TSV 244 können kreisrund sein und können einen Radius von ungefähr 0,5 µm haben.
  • Zu den Materialien, die für beliebige der Metallelemente in dem Stapel 200 verwendet werden, zum Beispiel die erste horizontale obere IC-Die-Metallschicht 220, die mehreren ersten Durchkontaktierungen 222, die zweite horizontale obere IC-Die-Metallschicht 230, die zweiten mehreren Durchkontaktierungen 232, die mehreren Hybridschichtpins 234, die mehreren Hybridschichthöcker 236, die mehreren vertikalen oberen Metallelemente 238 und Elemente, die die erste Energieverteilungsstruktur 208 und die zweite Energieverteilungsstruktur 210 umfassen, können beispielsweise Kupfer (Cu), Nickel (Ni), eine Zinn-Silber-Kupfer (SnAgCu)-Legierung oder eine Gold-Zinn (AuSn)-Legierung gehören. Zu den Materialien, die für beliebige der Nichtmetallelemente (zum Beispiel Dielektrika) in dem Stapel 200 verwendet werden, können beispielsweise Siliziumdioxid (SiO2) und Siliziummononitrid (SiN) gehören. Der erste IC-Die 202 und der zweite IC-Die 204 können zum Beispiel in einer F2F-Konfiguration gestapelt werden und beispielsweise durch Hybridbondung miteinander verbondet werden. Hybridbondungen können Bondungen umfassen, die sich auf das im Wesentlichen gleichzeitige Bilden von Metallbondungen und dielektrischen Bondungen stützen.
  • 3 veranschaulicht eine weitere Ausführungsform des Die-Stapels 200. Mit der in 3 gezeigten Ausführungsform können Elemente oder Strukturen der ersten Energieverteilungsstruktur 208 und der zweiten Energieverteilungsstruktur 210 in die PG des ersten IC-Die 202 hinein erweitert werden, um IR-Abfall-Probleme zu beheben. Wenn zum Beispiel IR-Abfall-Probleme in dem ersten IC-Die 202 auftreten, so können Elemente innerhalb der ersten Leiterstruktur 242 oder der zweiten Leiterstruktur 246 durch die Pfade 302 in die PG des ersten IC-Die 202 hinein erweitert werden, um IR-Abfall-Probleme zu beheben. Oder anders ausgedrückt: Es können direkte Verbindungen von Elementen der ersten Leiterstruktur 242 und/oder der zweiten Leiterstruktur 246 zu der ersten horizontalen oberen IC-Die-Metallschicht 220 bereitgestellt werden, um IR-Abfall-Probleme in dem ersten IC-Die 202 zu beheben.
  • 4 veranschaulicht eine Ausführungsform der Offenbarung, in der mehrere IC-Dies gestapelt werden können. Wie in 4 gezeigt, kann eine Energieverteilungsstruktur 402 (zum Beispiel ähnlich den oben erwähnten Energieverteilungsstrukturen) durch einen unteren IC-Die 404, einen mittleren IC-Die 406 und zu einem oberen IC-Die 408 erweitert werden. Dementsprechend können Ausführungsformen der Offenbarung auf jede beliebige Anzahl von IC-Dies erweitert werden und sind nicht auf zwei IC-Dies beschränkt.
  • 5 veranschaulicht eine integrierte Schaltkreisvorrichtung gemäß der vorliegenden Offenbarung, die in einigen Ausführungsformen ein System auf einem integrierten Chip (SoIC) 500 enthalten kann. Wie in 5 gezeigt, kann das SoIC 500 einen unteren Wafer 502, ein oberen Wafer 504, einen unteren Die 506, einen oder mehrere obere Dies 508 und Zugangspunkte (Access Points, APs) 510 umfassen. Die Zugangspunkte 510 können für Tests verwendet werden. Das SoIC 500 kann des Weiteren eine Bondungspad-Durchkontaktierung (BPV) 514, ein Bondungspadmetall (BPM) 516, eine Obere Metall 1 (TM1)-Schicht 518, eine Obere Metall 2 (TM2)-Schicht 520 und eine TSV 522 umfassen. Das SoIC 500 kann mit einer langen TSV 522 versehen sein. Diese lange TSV 522 kann direkt zu der TM1-Schicht 518 durch Silizium verlaufen, während eine kurze TSV nur Silizium und durch die erste Metallschicht hindurch verlaufen muss. Diese lange TSV-Struktur 522 reduziert auch das IR-Abfall-Problem, das durch kurze TSVs verursacht wird. Mit dieser Ausführungsform kann der Strom von der Stromquelle direkt zu der Inter-Die-Schnittstelle rasch durch die lange TSV 522 fließen, und dort kann die Energie zu dem oberen Die 508 und dem unteren Die 506 verteilt werden.
  • 6 ist ein Flussdiagramm, das die allgemeinen Operationen darlegt, die in einem Verfahren 600 gemäß einer Ausführungsform der Offenbarung enthalten sind, um ein 3D-IC-Energienetz bereitzustellen. Möglichkeiten des Implementierens der Operationen des Verfahrens 600 werden unten ausführlicher beschrieben. Das Verfahren 600 kann beginnen und zu Operation 610 voranschreiten, wo der erste IC-Die 202, der das erste Funktionselement 214 umfasst, bereitgestellt werden kann. Von Operation 610, wo der erste IC-Die 202, der das erste Funktionselement 214 umfasst, bereitgestellt wird, kann das Verfahren 600 zu Operation 620 voranschreiten, wo der zweite IC-Die 204, der das zweite Funktionselement 224 umfasst, auf den ersten IC-Die 202 gestapelt werden kann. Zum Beispiel kann der zweite IC-Die 204 in einer Face-to-Face-Konfiguration auf den ersten IC-Die 202 gestapelt werden.
  • Sobald der zweite IC-Die 204, der das zweite Funktionselement 224 umfasst, in Operation 620 auf den ersten IC-Die 202 gestapelt wurde, kann das Verfahren 600 zu Operation 630 weitergehen, wo das Package-Höcker 212 auf dem ersten IC-Die 202 angeordnet werden kann. Zum Beispiel kann eine Stromversorgung mit den Package-Höckern 212 gekoppelt werden, und die Package-Höcker 212 können einen elektrischen Strom von der Stromversorgung empfangen.
  • Nachdem die Package-Höcker 212 in Operation 630 auf dem ersten IC-Die 202 angeordnet wurden, kann das Verfahren 600 zu Operation 640 voranschreiten, wo eine Energieverteilungsstruktur in dem ersten IC-Die 202 ausgebildet werden kann. Der elektrische Strom kann durch die Energieverteilungsstruktur (zum Beispiel die erste Energieverteilungsstruktur 208 oder die zweite Energieverteilungsstruktur 210) geleitet werden, die in dem ersten IC-Die 202 ausgebildet ist.
  • Eine Stromversorgung kann mit den Package-Höckern 212 gekoppelt werden, um einen elektrischen Strom in die Energieverteilungsstruktur einzuspeisen, der dann von der Energieverteilungsstruktur zu der horizontalen oberen Metallschicht 220 des ersten IC-Die 202 und zu der Schnittstelle 206 fließt. Der von der Stromversorgung zugeführte elektrische Strom kann durch die Energieverteilungsstruktur, die mehrere TSVs (zum Beispiel die erste TSV 240 und die zweite TSV 244) in der Energieverteilungsstruktur umfassen kann, und durch eine Leiterstruktur (zum Beispiel die erste Leiterstruktur 242 und die zweite Leiterstruktur 246), die mit den mehreren TSVs verbunden ist, geleitet werden. Zum Beispiel kann Energie von der horizontalen oberen Metallschicht 220 des ersten IC-Die 202 und der horizontalen oberen Metallschicht 230 des zweiten IC-Die 204 durch die erste HVH/VHV-PG 218 bzw. die zweite HVH/VHV-PG 228 zugeführt werden. Die Energie kann zugeführt werden, während ähnliche Versorgungsspannungen in dem ersten IC-Die 202 und dem zweiten IC-Die 204 erreicht werden. Sobald die Energieverteilungsstruktur (zum Beispiel die erste Energieverteilungsstruktur 208 oder die zweite Energieverteilungsstruktur 210) in Operation 640 in dem ersten IC-Die 202 ausgebildet wurde, kann das Verfahren 600 dann enden.
  • Gemäß Ausführungsformen der Offenbarung kann ein direktes Koppeln einer Stromversorgung von Packaging-Höckern zu Schnittstellen-Obermetallen durch eine Struktur, die eine Kombination aus kurzer TSV, Stapelleiter (zum Beispiel Leiterstruktur) und PG-Bones umfasst, vorgenommen werden. Diese Struktur kann Energie von oberen Metallen zu Bauelementschichten durch herkömmliche 2D-PG-Strukturen verteilen, während ähnliche Versorgungsspannungen in allen Dies einer WoW-Topologie erreicht werden.
  • Eine Ausführungsform der Offenbarung kann ein dreidimensionales Integriertes-Schaltkreis (IC)-Energienetz (Power Grid, PG) umfassen. Das dreidimensionale IC-PG kann einen ersten IC-Die, einen zweiten IC-Die, eine Schnittstelle und eine Energieverteilungsstruktur umfassen. Die Schnittstelle kann zwischen dem ersten IC-Die und dem zweiten IC-Die angeordnet sein. Die Energieverteilungsstruktur kann mit der Schnittstelle verbunden sein. Die Energieverteilungsstruktur kann mehrere Silizium-Durchkontaktierungen (Through-Silicon Vias, TSVs) und eine Leiterstruktur, die mit den mehreren TSVs verbunden ist, umfassen.
  • Eine andere Ausführungsform der Offenbarung kann ein dreidimensionales IC-PG umfassen. Das dreidimensionale IC-PG kann einen ersten IC-Die, einen zweiten IC-Die, eine Schnittstelle und eine Energieverteilungsstruktur umfassen. Die Schnittstelle kann zwischen dem ersten IC-Die und dem zweiten IC-Die angeordnet sein. Die Energieverteilungsstruktur kann mit der Schnittstelle verbunden sein, wobei die Energieverteilungsstruktur durch den ersten IC-Die verlaufen kann. Die Energieverteilungsstruktur kann mehrere Silizium-Durchkontaktierungen (Through-Silicon Vias, TSVs) und eine Leiterstruktur, die mit den mehreren TSVs verbunden ist, umfassen. Die Leiterstruktur kann mehrere horizontale Elemente umfassen, die durch mehrere vertikale Elemente verbunden sind.
  • Eine weitere Ausführungsform der Offenbarung kann ein Verfahren zum Bereitstellen eines 3D-IC-Energienetzes umfassen. Ein erster Integrierter-Schaltkreis (IC)-Die, der ein erstes Funktionselement umfasst, kann bereitgestellt werden. Dann kann ein zweiter IC-Die, der ein zweites Funktionselement umfasst, auf den ersten IC-Die gestapelt werden. Als Nächstes kann ein elektrischer Strom an einem Package-Höcker auf dem ersten IC-Die empfangen werden. Der elektrische Strom kann dann durch eine Energieverteilungsstruktur verteilt werden, die in dem ersten IC-Die ausgebildet ist. Das Verteilen des elektrischen Stroms durch die Energieverteilungsstruktur kann das Verteilen des elektrischen Stroms durch mehrere TSVs in der Energieverteilungsstruktur und durch eine Leiterstruktur, die mit den mehreren TSVs verbunden ist, umfassen. Die Leiterstruktur kann mehrere horizontale Elemente umfassen, die durch mehrere vertikale Elemente verbunden sind.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62712718 [0001]

Claims (20)

  1. Vorrichtung, die Folgendes umfasst: einen ersten Integrierten-Schaltkreis (IC)-Die; einen zweiten IC-Die, der auf den ersten IC-Die gestapelt ist; eine Schnittstelle, die zwischen dem ersten IC-Die und dem zweiten IC-Die angeordnet ist; und eine Energieverteilungsstruktur, die mit der Schnittstelle verbunden ist, wobei die Energieverteilungsstruktur Folgendes umfasst: mindestens eine Silizium-Durchkontaktierung (Through-Silicon Via, TSV), und eine Leiterstruktur, die mit der mindestens einen TSV verbunden ist.
  2. Vorrichtung nach Anspruch 1, wobei der erste IC-Die und der zweite IC-Die in einer Face-to-Face-Konfiguration gestapelt sind.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei der erste IC-Die ein erstes Funktionselement umfasst, das dafür konfiguriert ist, mit Energie von der Schnittstelle versorgt zu werden.
  4. Vorrichtung nach einem der vorangehenden Ansprüche, wobei der zweite IC-Die ein zweites Funktionselement umfasst, das dafür konfiguriert ist, mit Energie von der Schnittstelle versorgt zu werden.
  5. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Schnittstelle zwischen einer horizontalen oberen Metallschicht des ersten IC-Die und einer horizontalen oberen Metallschicht des zweiten IC-Die angeordnet ist.
  6. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Schnittstelle Folgendes umfasst: mehrere Hybridschichtpins, die dem zweiten IC-Die entsprechen; mehrere Hybridschichthöcker, die dem ersten IC-Die entsprechen; und mehrere vertikale obere Metallelemente, die dem ersten IC-Die entsprechen.
  7. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Energieverteilungsstruktur durch den ersten IC-Die verläuft.
  8. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die mindestens eine TSV mit einem Package-Höcker verbunden ist.
  9. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Leiterstruktur mit der Schnittstelle verbunden ist.
  10. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Leiterstruktur mehrere horizontale Elemente umfasst, die durch mehrere vertikale Elemente verbunden sind.
  11. Vorrichtung nach einem der vorangehenden Ansprüche, wobei ein dritter IC-Die mit der Schnittstelle verbunden ist.
  12. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Energieverteilungsstruktur dafür konfiguriert ist, den ersten IC-Die und den zweiten IC-Die mit Energie zu versorgen.
  13. Vorrichtung, die Folgendes umfasst: einen ersten Integrierten-Schaltkreis (IC)-Die; einen zweiten IC-Die, der auf den ersten IC-Die in einer Face-to-Face-Konfiguration gestapelt ist; eine Schnittstelle, die zwischen dem ersten IC-Die und dem zweiten IC-Die angeordnet ist; und eine Energieverteilungsstruktur, die mit der Schnittstelle verbunden ist, wobei die Energieverteilungsstruktur durch den ersten IC-Die verläuft, wobei die Energieverteilungsstruktur Folgendes umfasst: mindestens eine Silizium-Durchkontaktierung (Through-Silicon Via, TSV), und eine Leiterstruktur, die mit der mindestens einen TSV verbunden ist, wobei die Leiterstruktur mehrere horizontale Elemente umfasst, die durch mehrere vertikale Elemente verbunden sind.
  14. Vorrichtung nach Anspruch 13, wobei der erste IC-Die ein erstes Funktionselement umfasst, das dafür konfiguriert ist, mit Energie von der Schnittstelle versorgt zu werden.
  15. Vorrichtung nach Anspruch 13 oder 14, wobei der zweite IC-Die ein zweites Funktionselement umfasst, das dafür konfiguriert ist, mit Energie von der Schnittstelle versorgt zu werden.
  16. Vorrichtung nach einem der vorangehenden Ansprüche 13 bis 15, wobei die Schnittstelle zwischen einer horizontalen oberen Metallschicht des ersten IC-Die und einer horizontalen oberen Metallschicht des zweiten IC-Die angeordnet ist.
  17. Verfahren, das Folgendes umfasst: Bereitstellen eines ersten Integrierten-Schaltkreis (IC)-Die, der ein erstes Funktionselement umfasst; Stapels eines zweiten IC-Die, der ein zweites Funktionselement umfasst, auf den ersten IC-Die; Ausbilden eines Package-Höckers auf dem ersten IC-Die, wobei der Package-Höcker dafür konfiguriert ist, mit einer Stromversorgung verbunden zu werden; und Bilden einer Energieverteilungsstruktur in dem ersten IC-Die, wobei die Energieverteilungsstruktur mindestens eine Silizium-Durchkontaktierung (Through-Silicon Via, TSV) und eine Leiterstruktur, die mit der mindestens einen TSV verbunden ist, umfasst, wobei die Leiterstruktur mehrere horizontale Elemente umfasst, die durch mehrere vertikale Elemente verbunden sind.
  18. Verfahren nach Anspruch 17, wobei das Stapeln des zweiten IC-Die auf den ersten IC-Die umfasst, den zweiten IC-Die in einer Face-to-Face-Konfiguration auf den ersten IC-Die zu stapeln.
  19. Verfahren nach Anspruch 17 oder 18, das des Weiteren umfasst, die Energieverteilungsstruktur mit einer Schnittstelle zu verbinden, die zwischen einer horizontalen oberen Metallschicht des ersten IC-Die und einer horizontalen oberen Metallschicht des zweiten IC-Die angeordnet ist.
  20. Verfahren nach einem der vorangehenden Ansprüche 17 bis 19, das des Weiteren das Verbinden der mehreren TSVs mit dem Package-Höcker umfasst.
DE102019119708.2A 2018-07-31 2019-07-22 3d-ic-energienetz Pending DE102019119708A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862712718P 2018-07-31 2018-07-31
US62/712,718 2018-07-31
US16/516,966 US11081426B2 (en) 2018-07-31 2019-07-19 3D IC power grid
US16/516,966 2019-07-19

Publications (1)

Publication Number Publication Date
DE102019119708A1 true DE102019119708A1 (de) 2020-02-06

Family

ID=69168496

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019119708.2A Pending DE102019119708A1 (de) 2018-07-31 2019-07-22 3d-ic-energienetz

Country Status (3)

Country Link
US (1) US20240213121A1 (de)
CN (1) CN110783291B (de)
DE (1) DE102019119708A1 (de)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8716856B2 (en) * 2012-08-02 2014-05-06 Globalfoundries Singapore Pte. Ltd. Device with integrated power supply
JP2015176958A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US9559086B2 (en) * 2015-05-29 2017-01-31 Micron Technology, Inc. Semiconductor device with modified current distribution
US11041211B2 (en) * 2018-02-22 2021-06-22 Xilinx, Inc. Power distribution for active-on-active die stack with reduced resistance
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits

Also Published As

Publication number Publication date
CN110783291A (zh) 2020-02-11
CN110783291B (zh) 2022-02-22
US20240213121A1 (en) 2024-06-27

Similar Documents

Publication Publication Date Title
DE102021111153A1 (de) Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements
DE102019103952A1 (de) Kreuzwafer-RDLs in konstruierten Wafern
DE102017124071A1 (de) Packages mit si-substrat-freiem interposer und verfahren zum ausbilden derselben
DE112017008336T5 (de) Mikroelektronische Anordnungen
DE102018124689A1 (de) Induktionsspulenstruktur für integrierten Schaltkreis
DE102020100946B4 (de) Getrenntes strom- und erdungsdesign zur ertragsverbesserung
DE112017008326T5 (de) Mikroelektronische Anordnungen
DE112011105992T5 (de) 3D-integriertes Schaltungspaket mit Through-Mold-Kopplungsstrukturen der ersten Ebene
DE102011055013A1 (de) Halbleitergehäuse und Verfahren zum Herstellen derselben
DE112011105990T5 (de) Integriertes 3D-Schaltungspaket mit Fensterinterposer
EP1171912A1 (de) Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
DE102013202355B4 (de) Halbleiterchip, verfahren zur herstellung eines halbleiterchips, bauelement und verfahren zur herstellung eines bauelements
DE102015104450A1 (de) Packages mit Fähigkeit zum Verhindern von Rissen in Metallleitungen
WO2007062944A1 (de) 3-dimensionales mehrchip-modul
DE102021109881B3 (de) Architektur für computingsystempackage und herstellungsverfahren dazu
DE112013005582T5 (de) Kontaktfleckstruktur für eine Silicium-Durchkontaktierung
DE112015007236B4 (de) Vorrichtungen mit Hybridtechnologie-3D-Die-Stapeln und Herstellungsverfahren dafür
DE112016000381T5 (de) Supercomputer mit Integration auf Waferebene
DE69731208T2 (de) Verfahren zur herstellung einer integrierten schal tungsanordnung
DE102019109592A1 (de) Die-stapel und deren ausbildungsverfahren
US11081426B2 (en) 3D IC power grid
DE102021104194A1 (de) Mehrhöckerverbindung zu einer interconnect-struktur und verfahren zu ihrer herstellung
DE112004002466B4 (de) Vorrichtung und Verfahren zur verbesserten Energieführung
DE102016117374A1 (de) Verfahren zur komponentenaufteilung auf system-on-chip und vorrichtung dafür
DE112020002861T5 (de) Heterogene integrationsstruktur für datenverarbeitung mit künstlicher intelligenz

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication