DE102018124689A1 - Induktionsspulenstruktur für integrierten Schaltkreis - Google Patents

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DE102018124689A1
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Shih-Han Huang
Ching-Chun Wang
Dun-Nian Yaung
Hsing-Chih LIN
Jen-Cheng Liu
Min-Feng KAO
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Die vorliegende Offenbarung betrifft in einigen Ausführungsformen einen integrierten Schaltkreis, der eine Induktionsspule mit einer oder mehreren Windungen aufweist, die entlang vertikaler Ebenen angeordnet sind, die ein darunterliegendes Substrat schneiden. In einigen Ausführungsformen enthält der integrierte Schaltkreis mehrere leitfähige Verlegeschichten, die leitfähige Drähte und leitfähige Durchkontaktierungen aufweisen, die innerhalb einer oder mehrerer dielektrischer Strukturen angeordnet sind, die an dem ersten Substrat anliegen. Die mehreren leitfähigen Verlegeschichten definieren eine Induktionsspule, die eine oder mehrere Windungen aufweist, die jeweils ein sich vertikal erstreckendes Segment enthalten, das entlang einer Ebene angeordnet ist, die das erste Substrat schneidet. Das sich vertikal erstreckende Segment weist mehrere der leitfähigen Drähte und der leitfähigen Durchkontaktierungen auf.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl verschiedener elektronischer Anwendungen verwendet, wie zum Beispiel Personalcomputer, Mobiltelefone, Digitalkameras usw. Um verschiedene Funktionalitäten für die verschiedenen Anwendungen bereitzustellen, haben integrierte Chips Schaltungen, die ein breites Spektrum aktiver und passiver Bauelemente verwenden. Ein üblicherweise verwendetes passives Bauelement ist eine Induktionsspule. Eine Induktionsspule ist eine leitfähige Spule, die eine oder mehrere Windungen hat und dafür konfiguriert ist, elektrische Energie in einem Magnetfeld zu speichern, wenn elektrischer Strom durch sie hindurch fließt. Induktionsspulen werden weithin in Filtern (zum Beispiel RL-Filtern), harmonischen Oszillatoren und vielen anderen Schaltungskomponenten verwendet. Die Induktivität L einer Induktionsspule kann berechnet werden als: L = μ N 2 A l ,
    Figure DE102018124689A1_0001
    wobei L die Induktivität ist; µ die magnetische Permeabilität ist; N eine Anzahl von Windungen der Induktionsspule ist; A die Oberfläche der Windungen ist; und 1 die Länge der Spule ist.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Schaltkreises mit einer Induktionsspule.
    • 2 veranschaulicht eine dreidimensionale Ansicht einiger Ausführungsformen eines integrierten Schaltkreises mit einer Induktionsspule.
    • 3A-3C veranschaulichen Querschnittsansichten einiger weiterer Ausführungsformen von integrierten Schaltkreisen mit einer Induktionsspule.
    • 4 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen einer gestapelten integrierten Schaltkreisstruktur mit einer Induktionsspule.
    • 5 veranschaulicht eine Querschnittsansicht einiger weiterer Ausführungsformen einer gestapelten integrierten Schaltkreisstruktur mit einer Induktionsspule.
    • 6 veranschaulicht eine Querschnittsansicht einiger weiterer Ausführungsformen einer gestapelten integrierten Schaltkreisstruktur mit einer Induktionsspule.
    • 7 veranschaulicht eine Querschnittsansicht einiger weiterer Ausführungsformen einer gestapelten integrierten Schaltkreisstruktur mit einer Induktionsspule.
    • 8-10 veranschaulichen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Schaltkreises mit einer Induktionsspule.
    • 11 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Schaltkreises mit einer Induktionsspule.
    • 12-17 veranschaulichen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Bilden einer gestapelten integrierten Schaltkreisstruktur mit einer Induktionsspule.
    • 18 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden einer gestapelten integrierten Schaltkreisstruktur mit einer Induktionsspule.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • In der Halbleiterindustrie haben die Wünsche der Verbraucher zu einer kontinuierlichen Erhöhung der Schaltkreisdichten bei integrierten Schaltkreisen geführt. Um höhere Schaltkreisdichten zu erreichen, hat die Halbleiterindustrie kontinuierlich die Mindeststrukturelementgrößen verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) verringert, damit mehr Komponenten innerhalb einer gegebenen Fläche eines integrierten Chips gebildet werden können. Jedoch sind bei Induktionsspulen eine Reihe von Schwierigkeiten mit einer solchen Skalierung verbunden.
  • Allgemein werden Induktionsspulen innerhalb von Back-End-Of-Line (BEOL)-Metall-Interconnect-Schichten über einem Substrat gebildet. Eine Induktionsspule umfasst eine oder mehrere Windungen, die jeweils in einer Metall-Interconnect-Drahtschicht angeordnet sind. Zum Beispiel kann eine Induktionsspule eine erste Windung umfassen, die in einer ersten Metall-Interconnect-Drahtschicht angeordnet ist, und kann eine zweite Windung umfassen, die auf der ersten Metall-Drahtschicht angeordnet ist und die erste Windung umgibt. Weil sich die Induktivität einer Induktionsspule direkt proportional zur Oberfläche der Windungen der Induktionsspule verhält, kann die Induktionsspule relativ viel Platz einnehmen, um eine gewünschte Induktivität zu erreichen.
  • Darüber hinaus ist festgestellt worden, dass Induktionsspulen in integrierten Schaltkreisen auch an Planarisierungsproblemen aufgrund chemisch-mechanischer Planarisierungs (CMP)-Prozesse leiden, die verwendet werden, um die Metall-Interconnect-Drahtschichten zu bilden. Zum Beispiel kann ein CMP-Prozess Napfbildung entlang einer Oberseite einer Metall-Interconnect-Drahtschicht verursachen (da das Metall mit einer schnelleren Rate entfernt werden kann als das umgebende Dielektrikum). Die Napfbildung kann einen Widerstand einer Metall-Interconnect-Drahtschicht verändern, wodurch ein Strom, der durch eine Induktionsspule fließt, und die resultierende Antwort der Induktionsspule geändert werden.
  • Die vorliegende Offenbarung betrifft in einigen Ausführungsformen einen integrierten Schaltkreis mit einer Induktionsspule, die eine oder mehrere Windungen umfasst, die entlang vertikaler Ebenen angeordnet sind, die ein darunterliegendes Substrat schneiden. In einigen Ausführungsformen hat der integrierte Schaltkreis mehrere leitfähige Verlegeschichten, die leitfähige Drähte und leitfähige Durchkontaktierungen umfassen, die innerhalb einer oder mehrerer dielektrischer Strukturen angeordnet sind, die an dem ersten Substrat anliegen. Die mehreren leitfähigen Verlegeschichten definieren eine Induktionsspule, die eine oder mehrere Windungen aufweist, die jeweils ein sich vertikal erstreckendes Segment umfassen, das entlang einer Ebene angeordnet ist, die das erste Substrat schneidet. Das sich vertikal erstreckende Segment umfasst mehrere der leitfähigen Drähte und der leitfähigen Durchkontaktierungen. Durch Orientieren der Induktionsspule dergestalt, dass sie Windungen hat, die entlang vertikaler Ebenen angeordnet sind, die ein darunterliegendes Substrat schneiden, kann die Größe der Induktionsspule verringert werden, und Napfbildungsprobleme, die die Leistung der Induktionsspule beeinträchtigen, können vermindert werden.
  • 1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Schaltkreises 100, der eine Induktionsspule umfasst.
  • Der integrierte Schaltkreis 100 umfasst eine Induktionsspule 110, die durch leitfähige Verlegeschichten 106 und 108 definiert wird, die innerhalb einer oder mehrerer dielektrischer Strukturen angeordnet sind, die entlang einer oder mehrerer Flächen eines ersten Substrats 102 angeordnet sind. In einigen Ausführungsformen können die eine oder die mehreren dielektrischen Strukturen eine erste dielektrische Struktur 104 umfassen, die entlang einer ersten Fläche 102a des ersten Substrats 102 angeordnet ist. In anderen Ausführungsformen (nicht gezeigt) können die eine oder die mehreren dielektrischen Strukturen des Weiteren eine zweite dielektrische Struktur umfassen, die entlang einer zweiten Fläche des ersten Substrats 102 gegenüber der ersten Fläche 102a angeordnet ist.
  • Die Induktionsspule 110 hat eine oder mehrere Windungen 112 (in 1 ist eine einzelne Windung gezeigt), die sich um eine Achse 113 herum winden. Die Achse 113 erstreckt sich entlang einer Linie, die eine Fläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet. Zum Beispiel kann sich in einigen Ausführungsformen die Achse 113 parallel zu einer ersten Fläche 102a des ersten Substrats 102 erstrecken. Die eine oder die mehreren Windungen 112 umfassen jeweils mehrere der leitfähigen Verlegeschichten 106 und 108. In einigen Ausführungsformen können die leitfähigen Verlegeschichten 106 und 108 abwechselnde Schichten aus leitfähigen Durchkontaktierungen 108 (die dafür konfiguriert sind, vertikale Verbindungen bereitzustellen) und leitfähigen Drähten 106 (die dafür konfiguriert sind, seitliche Verbindungen bereitzustellen) umfassen. Die leitfähigen Drähte 106 erstrecken sich an einer oder mehreren Seiten der leitfähigen Durchkontaktierungen 108 vorbei. Zum Beispiel können sich die leitfähigen Drähte 106 in einigen Ausführungsformen an gegenüberliegenden Seiten der leitfähigen Durchkontaktierungen 108 vorbei erstrecken.
  • Die eine oder die mehreren Windungen 112 der Induktionsspule 110 umfassen jeweils ein oder mehrerer sich vertikal erstreckende Segmente 114a-114b, die mit einem oder mehreren sich horizontal erstreckenden Segmenten 116a-116b gekoppelt sind. Die sich vertikal erstreckenden Segmente 114a-114b sind so ausgerichtet, dass sie entlang Ebenen angeordnet sind, die das erste Substrat 102 schneiden. Die sich vertikal erstreckenden Segmente 114a-114b umfassen jeweils mehrere leitfähige Drähte 106 und leitfähige Durchkontaktierungen 108. Zum Beispiel können in einigen Ausführungsformen die sich vertikal erstreckenden Segmente 114a-114b zwei oder mehr leitfähige Drähte 106 und zwei oder mehr leitfähige Durchkontaktierungen 108 haben. Die sich horizontal erstreckenden Segmente 116a-116b erstrecken sich parallel zu der ersten Fläche 102a des ersten Substrats 102 und umfassen einen leitfähigen Draht 106, der mit einem oder mehreren der sich vertikal erstreckenden Segmente 114a-114b gekoppelt ist.
  • Durch Orientieren der Induktionsspule 110 so, dass sie sich um die Achse 113 herum windet, welche die erste Fläche 102a des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet, können die Windungen 112 der Induktionsspule 110 eine relativ große Oberfläche haben, ohne zu bewirken, dass die Induktionsspule 110 viel Platz des ersten Substrats 102 beansprucht. Weil die Windungen 112 eine relativ große Oberfläche haben können, kann die Induktionsspule eine relativ große Induktivität bereitstellen, die es erlaubt, dass die Induktionsspule 110 Designspezifikationen erfüllt, während wertvoller Platz auf dem integrierten Schaltkreis 100 gespart wird. Weil sich die Windungen 112 der Induktionsspule in einer vertikalen Richtung erstrecken, werden des Weiteren die Effekte einer CMP-bedingten Napfbildung gegenüber herkömmlichen Induktionsspulen vermindert (da zum Beispiel Napfbildung nicht entlang einer gesamten Länge der Windungen 112 stattfindet und darum keine große Abweichung der Windungen 112 von ihrem vorgesehenen Design verursacht).
  • 2 veranschaulicht eine dreidimensionale (3D) Ansicht einen integrierten Schaltkreis 200 mit einer Induktionsspule.
  • Der integrierte Schaltkreis 200 umfasst mehrere leitfähige Verlegeschichten 106 und 108, die innerhalb einer ersten dielektrischen Struktur 104 über einem ersten Substrat 102 angeordnet sind. Das erste Substrat 102 kann jede Art von Halbleiterkörper (zum Beispiel Silizium, SiGe, SOI usw.) sein, sowie jede weitere Art von Halbleiter- und/oder Epitaxialschichten, die damit verbunden sind. Zum Beispiel kann das erste Substrat 102 in einigen Ausführungsformen ein Basissubstrat und eine Epitaxialschicht umfassen. Die mehreren leitfähigen Verlegeschichten 106 und 108 umfassen abwechselnde Schichten aus leitfähigen Drähten 106 und leitfähigen Durchkontaktierungen 108.
  • Die mehreren leitfähigen Verlegeschichten 106 und 108 definieren eine Induktionsspule 110. Die Induktionsspule 110 hat einen ersten Anschluss 202 und einen zweiten Anschluss 204. Während des Betriebes ist ein Strom dafür konfiguriert, von dem ersten Anschluss 202 zu dem zweiten Anschluss 204 oder umgekehrt zu fließen. Wenn der Strom durch die Induktionsspule 110 fließt, wird ein Magnetfeld entlang einer Achse 113 generiert. Wenn sich der durch die Induktionsspule 110 fließende Strom ändert, so induziert das zeitveränderliche Magnetfeld gemäß dem Faraday'schen Induktionsgesetz eine Spannung.
  • Die Induktionsspule 110 hat mehrere Windungen 112a-112Cc die sich um die Achse 113 herum winden. Zum Beispiel kann die Induktionsspule 110 eine erste Windung 112a, eine zweite Windung 112b und eine dritte Windung 112c umfassen, die sich um die Achse 113 herum winden. Die Achse 113 erstreckt sich entlang einer Linie, die eine Region des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet. Die mehreren Windungen 112a-112c umfassen sich vertikal erstreckende Segmente, die durch sich horizontal erstreckende Segmente miteinander gekoppelt sind. Die sich vertikal erstreckenden Segmente umfassen jeweils mehrere leitfähige Drähte 106 und leitfähige Durchkontaktierungen 108, während die sich horizontal erstreckenden Segmente leitfähige Drähte 106 umfassen. In einigen Ausführungsformen können die sich horizontal erstreckenden Segmente einen Verbindungsabsatz haben, der es erlaubt, die sich horizontal erstreckenden Segmente mit benachbarten der mehreren Windungen 112a-112c zu verbinden. In einigen alternativen Ausführungsformen können sich die sich vertikal erstreckenden Segmente auch in einer horizontalen Richtung erstrecken (zum Beispiel können die sich vertikal erstreckenden Segmente Durchkontaktierungen haben, die horizontal entlang einer horizontalen Richtung versetzt sind). In solchen Ausführungsformen können die sich vertikal erstreckenden Segmente mit einem horizontalen Segment verbunden sein, das im Wesentlichen gerade ist.
  • In einigen Ausführungsformen sind die mehreren Windungen 112a-112c mittels eines unteren der leitfähigen Drähte 106 miteinander verbunden. In anderen Ausführungsformen (nicht gezeigt) können die mehreren Windungen 112a-112c mittels anderer der leitfähigen Drähten 106 miteinander verbunden sein. Zum Beispiel kann in einigen Ausführungsformen die erste Windung 112a mit der zweiten Windung 112b mittels eines oberen der leitfähigen Drähten 106 gekoppelt sein. In anderen Ausführungsformen kann die erste Windung 112a mit der zweiten Windung 112b mittels eines der leitfähigen Drähten 106 gekoppelt sein, der sich zwischen den oberen und unteren leitfähigen Drähten befindet. In weiteren Ausführungsformen kann die erste Windung 112a mit der zweiten Windung 112b mittels eines ersten der leitfähigen Drähte 106 gekoppelt sein, und die zweite Windung 112b kann mit der dritten Windung 112c mittels eines zweiten der mehreren leitfähigen Drähte 106 gekoppelt sein, der sich - von dem ersten Substrat 102 aus - auf einer anderen Höhe befindet als der erste der leitfähigen Drähte 106.
  • Die mehreren Windungen 112a-112c der Induktionsspule 110 können entlang sich vertikal erstreckender Ebenen angeordnet sein, die das erste Substrat 102 schneiden. Weil die Windungen 112a-112c der Induktionsspule 110 entlang sich vertikal erstreckender Ebenen angeordnet sind, können die Windungen 112a-112c der Induktionsspule 110 eine relativ große Oberfläche haben, während sie eine relativ kleine Fläche des ersten Substrats 102 einnehmen. Darum kann die Induktionsspule 110 eine hohe Induktivität mit einem minimalen Platzbedarf bereitstellen. Zum Beispiel können sich die mehreren Windungen 112a-112c entlang einer Länge (L) von 99,5 µm erstrecken und jeweils eine Breite (W) von 200 µm und eine Höhe (H) von 300 µm und eine [...] haben, wodurch die Induktionsspule 110 einen Platzbedarf von ungefähr 19.990 µm2. Im Vergleich dazu hätte eine Induktionsspule, die die gleichen Abmessungen hat, aber um eine Achse herum ausgerichtet ist, die das erste Substrat 102 schneidet, einen signifikant größeren Platzbedarf von ungefähr 60.000 µm2.
  • 3A-3C veranschaulichen Querschnittsansichten einiger weiterer Ausführungsformen integrierter Schaltkreisstrukturen mit einer Induktionsspule.
  • 3A veranschaulicht eine Querschnittsansicht einiger weiterer Ausführungsformen einer integrierten Schaltkreisstruktur 300, die eine Induktionsspule aufweist, die innerhalb leitfähiger Interconnect-Schichten angeordnet ist.
  • Die integrierte Schaltkreisstruktur 300 umfasst eine erste Zwischenschichtdielektrikum (ILD)-Struktur 304, die entlang einer Vorderseite 102f eines ersten Substrats 102 angeordnet ist, das mehrere Transistorvorrichtungen 302 aufweist. Eine zweite dielektrische Struktur 310 ist entlang einer Rückseite 102b des ersten Substrats 102 gegenüber der Vorderseite 102f angeordnet. Die erste ILD-Struktur 304 umgibt eine erste Mehrzahl leitfähiger Interconnect-Schichten 306, die abwechselnde Schichten aus leitfähigen Interconnect-Drähten 322 und leitfähigen Interconnect-Durchkontaktierungen 324.
  • Die zweite dielektrische Struktur 310 umgibt mehrere Umverteilungsschichten 312, die dafür konfiguriert sind, die erste Mehrzahl leitfähiger Interconnect-Schichten 306 mit einer Bondinsel 318 zu koppeln, die entlang der Rückseite 102b des ersten Substrats 102 angeordnet ist. Die Bondinsel 318 umfasst ein leitfähiges Material (zum Beispiel ein Metall, wie zum Beispiel Aluminium oder dergleichen) und hat eine Oberseite, die frei liegt. Die Bondinsel 318 ist dafür konfiguriert, eine elektrische Verbindung zwischen der integrierten Schaltkreisstruktur 300 und einer externen Vorrichtung bereitzustellen. Zum Beispiel kann ein Lothöcker (nicht gezeigt) auf der Bondinsel 318 gebildet werden, um die Bondinsel 318 mit einem externen E/A-Stift eines integrierten Chip-Package zu verbinden. In einigen Ausführungsformen kann die zweite dielektrische Struktur 310 von dem ersten Substrat 102 durch eine Passivierungsschicht 320 getrennt werden. In solchen Ausführungsformen erstrecken sich die mehreren Umverteilungsschichten 312 durch die Passivierungsschicht 320. In einigen Ausführungsformen kann die Passivierungsschicht 320 ein Oxid, ein Nitrid (zum Beispiel Siliziumnitrid) oder dergleichen umfassen.
  • Die erste Mehrzahl leitfähiger Interconnect-Schichten 306 definiert eine Induktionsspule 110, die mehrere Windungen 112 umfasst, die um eine Achse 113 herum gewickelt sind, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet. Die mehreren Windungen 112 umfassen jeweils mehrere der leitfähigen Interconnect-Drähte 322 und mehrere der leitfähigen Interconnect-Durchkontaktierungen 324. Zum Beispiel umfasst eine erste Windung ein sich vertikal erstreckendes Segment, das mehrere leitfähige Interconnect-Drähte 322 und leitfähige Interconnect-Durchkontaktierungen 324 umfasst.
  • In einigen Ausführungsformen erstreckt sich eine Diffusionssperrschicht 326 kontinuierlich entlang einer äußeren Grenze eines leitfähigen Interconnect-Drahtes 322 und einer leitfähigen Interconnect-Durchkontaktierung 324 zwischen dem leitfähigen Interconnect-Draht 322 und dem ersten Substrat 102. In solchen Ausführungsformen kann ein Metall des leitfähigen Interconnect-Drahtes 322 direkt ein Metall der leitfähigen Interconnect-Durchkontaktierung 324 berühren. In verschiedenen Ausführungsformen kann die Diffusionssperrschicht 326 Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Kobalt-Wolfram (CoW) oder dergleichen umfassen.
  • 3B veranschaulicht eine Querschnittsansicht einiger weiterer Ausführungsformen einer integrierten Schaltkreisstruktur 328, die eine Induktionsspule aufweist, die innerhalb von Umverteilungsschichten angeordnet ist.
  • Die integrierte Schaltkreisstruktur 328 umfasst eine erste ILD-Struktur 304, die entlang einer Vorderseite 102f eines ersten Substrats 102 angeordnet ist, und eine zweite dielektrische Struktur 310, die entlang einer Rückseite 102b des ersten Substrats 102 angeordnet ist. Die erste ILD-Struktur 304 umgibt eine erste Mehrzahl leitfähiger Interconnect-Schichten 306. Die zweite dielektrische Struktur 310 umgibt mehrere Umverteilungsschichten 312, die dafür konfiguriert sind, die erste Mehrzahl leitfähiger Interconnect-Schichten 306 mit einer Bondinsel 318 zu koppeln, die entlang der Rückseite 102b des ersten Substrats 102 angeordnet ist.
  • Die mehreren Umverteilungsschichten 312 umfassen abwechselnde Schichten aus Umverteilungs-Durchkontaktierungen 314 und Umverteilungsdrähten 316. In einigen Ausführungsformen sind die mehreren Umverteilungsschichten 312 mit der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 mittels einer oder mehrerer Substrat-Durchkontaktierungen (Through-Substrate Vias, TSVs) 308 gekoppelt, die sich durch das erste Substrat 102 erstrecken. Die mehreren Umverteilungsschichten 312 definieren eine Induktionsspule 110, die mehrere Windungen 112 umfasst, die um eine Achse 113 herum gewickelt sind, die sich entlang einer Linie erstreckt, die eine Region des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet. Die mehreren Windungen 112 umfassen jeweils mehrere Umverteilungs-Durchkontaktierungen 314 und mehrere Umverteilungsdrähte 316.
  • In einigen Ausführungsformen sind die mehreren Umverteilungsschichten 312 größer als die mehreren leitfähigen Interconnect-Schichten. In einigen Ausführungsformen können die Umverteilungsschichten 312 Schichten mit einer Höhe in einem Bereich zwischen ungefähr 1 µm und zwischen ungefähr 50 µm haben. Die relativ große Größe der mehreren Umverteilungsschichten 312 erlaubt es, dass die Induktionsspule 110 Windungen mit einer relativ großen Oberfläche hat, wodurch die Induktionsspule 110 einen geringeren Platzbedarf haben kann, während die Vorrichtungsspezifikationen erfüllt werden.
  • 3C veranschaulicht eine Querschnittsansicht einiger weiterer Ausführungsformen einer integrierten Schaltkreisstruktur 330, die eine Induktionsspule aufweist, die sich durch ein erstes Substrat erstreckt.
  • Die integrierte Schaltkreisstruktur 300 umfasst eine erste ILD-Struktur 304, die entlang einer Vorderseite 102f eines ersten Substrats 102 angeordnet ist, und eine zweite dielektrische Struktur 310, die entlang einer Rückseite 102b des ersten Substrats 102 angeordnet ist. Die erste ILD-Struktur 304 umgibt eine erste Mehrzahl leitfähiger Interconnect-Schichten 306. Die zweite dielektrische Struktur 310 umgibt mehrere Umverteilungsschichten 312, die dafür konfiguriert sind, die erste Mehrzahl leitfähiger Interconnect-Schichten 306 mit einer Bondinsel 318 zu koppeln, die entlang der Rückseite 102b des ersten Substrats 102 angeordnet ist. Mehrere TSVs 308 erstrecken sich durch das erste Substrat 102 von einer der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 zu einer der mehreren Umverteilungsschichten 312.
  • Eine Induktionsspule 110 wird durch eine oder mehrere der ersten Mehrzahl leitfähiger Interconnect-Schichten 306, die TSVs 308 und eine oder mehrere der mehreren Umverteilungsschichten 312 definiert. Die Induktionsspule 110 umfasst mehrere Windungen 112, die um eine Achse 113 herum gewickelt sind, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102 direkt unter der Induktionsspule 110 nicht schneidet. In einigen Ausführungsformen hat das Substrat 102 eine Dicke in einem Bereich zwischen ungefähr 50 µm und ungefähr 200 µm, wodurch die Induktionsspule 110 Windungen mit einer relativ großen Oberfläche haben kann.
  • 4 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen einer gestapelten integrierten Schaltkreisstruktur 400 mit einer Induktionsspule.
  • Die gestapelte integrierte Schaltkreisstruktur 400 umfasst einen ersten integrierten Chip-Die 402 und einen zweiten integrierten Chip-Die 404. Der erste integrierte Chip-Die 402 umfasst ein erstes Substrat 102 und eine erste ILD-Struktur 304, die entlang einer Vorderseite 102f des ersten Substrats 102 angeordnet ist. Die erste ILD-Struktur 304 umgibt eine erste Mehrzahl leitfähiger Interconnect-Schichten 306. In einigen Ausführungsformen kann das erste Substrat 102 eine oder mehrere Transistorvorrichtungen 302 umfassen. In anderen Ausführungsformen kann das erste Substrat 102 alternativ und/oder zusätzlich zum Beispiel Bildgabevorrichtungen oder MEMS-Vorrichtungen umfassen. Der zweite integrierte Chip-Die 404 umfasst ein zweites Substrat 406 und eine zweite ILD-Struktur 408 zwischen der ersten ILD-Struktur 304 und dem zweiten Substrat 406. Die zweite ILD-Struktur 408 umgibt eine zweite Mehrzahl leitfähiger Interconnect-Schichten 410. In einigen Ausführungsformen kann das zweite Substrat 406 eine oder mehrere Transistorvorrichtungen 412 umfassen.
  • Die erste ILD-Struktur 304 und die zweite ILD-Struktur 408 umfassen jeweils mehrere gestapelte ILD-Schichten. In verschiedenen Ausführungsformen können die mehreren gestapelten ILD-Schichten eines oder mehrere von einem Oxid (zum Beispiel SiO2, SiCO usw.), einem Fluorsilikatglas, einem Phosphatglas (zum Beispiel Borphosphatsilikatglas) oder dergleichen umfassen. Die erste Mehrzahl leitfähiger Interconnect-Schichten 306 und die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 umfassen jeweils mehrere abwechselnde leitfähige Interconnect-Durchkontaktierungs- und leitfähige Interconnect-Drahtschichten. In verschiedenen Ausführungsformen können die mehreren abwechselnden leitfähigen Interconnect-Durchkontaktierungs- und leitfähigen Interconnect-Drahtschichten Aluminium, Kupfer, Wolfram oder dergleichen umfassen.
  • Der erste integrierte Chip-Die 402 ist vertikal auf den zweiten integrierten Chip-Die 404 in einer Face-to-Face (F2F)-Hybridbondungskonfiguration gestapelt. Innerhalb der F2F-Hybridbondungskonfiguration berührt die erste ILD-Struktur 304 die zweite ILD-Struktur 408 entlang einer Bondungsgrenzfläche 414. Darüber hinaus berühren erste leitfähige Kontaktinseln 416a innerhalb der ersten ILD-Struktur 304 zweite leitfähige Kontaktinseln 416b innerhalb der zweiten ILD-Struktur 408 entlang der Bondungsgrenzfläche 414. In einigen Ausführungsformen sind die ersten leitfähigen Kontaktinseln 416a mit der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 mittels einer ersten leitfähigen Durchkontaktierung 418a gekoppelt, und die zweiten leitfähigen Kontaktinseln 416b sind mit der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 mittels einer zweiten leitfähigen Durchkontaktierung 418b gekoppelt. In einigen Ausführungsformen können die leitfähigen Kontaktinseln 416a-416b und die leitfähigen Durchkontaktierungen 418a-418b ein Metall wie zum Beispiel Kupfer umfassen.
  • In einigen Ausführungsformen ist die erste Mehrzahl leitfähiger Interconnect-Schichten 306 mit mehreren Umverteilungsschichten 312, die entlang einer Rückseite 102b des ersten Substrats 102 angeordnet sind, mittels einer TSV 308 gekoppelt, die sich durch das erste Substrat 102 erstreckt. Die mehreren Umverteilungsschichten 312 koppeln die erste Mehrzahl leitfähiger Interconnect-Schichten 306 mit einer Bondinsel 318, die entlang der Rückseite 102b des ersten Substrats 102 angeordnet ist. Die mehreren Umverteilungsschichten 312 definieren eine Induktionsspule 110, die mehrere Windungen 112 umfasst, die um eine Achse 113 herum gewickelt sind, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet. Die mehreren Windungen 112 umfassen jeweils mehrere Umverteilungs-Durchkontaktierungen 314 und mehrere Umverteilungsdrähte 316.
  • 5 veranschaulicht eine Querschnittsansicht einiger alternativer Ausführungsformen einer gestapelten integrierten Schaltkreisstruktur 500 mit einer Induktionsspule.
  • Die gestapelte integrierte Schaltkreisstruktur 500 umfasst einen ersten integrierten Chip-Die 402, der in einer Face-to-Face (F2F)-Hybridbondungskonfiguration auf den zweiten integrierten Chip-Die 404 gestapelt ist. Der erste integrierte Chip-Die 402 umfasst ein erstes Substrat 102 und eine erste ILD-Struktur 304, die entlang einer Vorderseite 102f des ersten Substrats 102 angeordnet ist. Die erste ILD-Struktur 304 umgibt eine erste Mehrzahl leitfähiger Interconnect-Schichten 306. Der zweite integrierte Chip-Die 404 umfasst ein zweites Substrat 406 und eine zweite ILD-Struktur 408, die zwischen der ersten ILD-Struktur 304 und dem zweiten Substrat 406 angeordnet ist. Die zweite ILD-Struktur 408 umgibt eine zweite Mehrzahl leitfähiger Interconnect-Schichten 410.
  • Die erste Mehrzahl leitfähiger Interconnect-Schichten 306 und die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 definieren gemeinsam eine Induktionsspule 110, die mehrere Windungen 112 umfasst, die um eine Achse 113 herum gewickelt sind, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet. Die mehreren Windungen 112 umfassen jeweils eine erste Mehrzahl leitfähiger Interconnect-Drähte und leitfähige Interconnect-Durchkontaktierungen der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 und eine zweite Mehrzahl leitfähiger Interconnect-Drähte und leitfähige Interconnect-Durchkontaktierungen der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410.
  • In einigen Ausführungsformen hat die erste Mehrzahl leitfähiger Interconnect-Schichten 306 eine Größe, die in dem Maße zunimmt, wie eine Distanz von dem ersten Substrat 102 zunimmt. Zum Beispiel kann ein erster leitfähiger Interconnect-Draht 322a eine kleinere Größe haben als ein zweiter leitfähiger Interconnect-Draht 322b, der von dem ersten Substrat 102 durch den ersten leitfähigen Interconnect-Draht 322a getrennt ist. Gleichermaßen kann die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 ebenfalls eine Größe haben, die in dem Maße zunimmt, wie eine Distanz des zweiten Substrats 406 zunimmt. Weil die Größen der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 und der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 in dem Maße zunehmen, wie eine Distanz von einem zugehörigen Substrat zunimmt, kann die Induktionsspule 110 ein sich vertikal erstreckendes Segment haben, das leitfähige Interconnect-Drähte umfasst, die entlang einer Linie, die sich in einer Richtung, welche die Vorderseite 102f des ersten Substrats 102 schneidet, erstreckt, von einer ersten Breite zu einer zweiten Breite größer werden und von der zweiten Breite zu einer dritten Breite kleiner werden (zum Beispiel im Wesentlichen gleich der ersten Breite sind).
  • In einigen Ausführungsformen haben die leitfähigen Interconnect-Durchkontaktierungen und die leitfähigen Interconnect-Drähte innerhalb der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 gewinkelte Seitenwände, die veranlassen, dass eine Größe von jeweiligen der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 in dem Maße zunimmt, wie eine Distanz von dem ersten Substrat 102 zunimmt. Zum Beispiel kann die erste Mehrzahl leitfähiger Interconnect-Schichten 306 eine erste leitfähige Interconnect-Durchkontaktierung 324a umfassen, deren Seitenwände in einem Winkel Θ1 so gewinkelt sind, dass eine Breite der ersten leitfähigen Interconnect-Durchkontaktierung 324a in dem Maße zunimmt, wie eine Distanz von dem ersten Substrat 102 zunimmt. Gleichermaßen haben die leitfähigen Interconnect-Durchkontaktierungen und leitfähigen Interconnect-Drähte innerhalb der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 gewinkelte Seitenwände, die veranlassen, dass eine Größe von jeweiligen der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 in dem Maße zunimmt, wie eine Distanz von dem zweiten Substrat 406 zunimmt. Zum Beispiel kann die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 eine zweite leitfähige Interconnect-Durchkontaktierung 324b umfassen, deren Seitenwände in einem Winkel Θ2 so gewinkelt sind, dass eine Breite der zweiten leitfähigen Interconnect-Durchkontaktierung 324b in dem Maße zunimmt, wie eine Distanz von dem zweiten Substrat 406 zunimmt. Weil die Induktionsspule 110 durch die erste Mehrzahl leitfähiger Interconnect-Schichten 306 und die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 definiert wird, hat das sich vertikal erstreckende Segment der Induktionsspule 110 eine erste leitfähige Interconnect-Durchkontaktierung 324a mit einer Breite, die in dem Maße zunimmt, wie eine Distanz von dem ersten Substrat 102 zunimmt, und eine zweite leitfähige Interconnect-Durchkontaktierung 324b mit einer Breite, die in dem Maße abnimmt, wie eine Distanz von dem ersten Substrat 102 zunimmt.
  • 6 veranschaulicht eine Querschnittsansicht einiger alternativer Ausführungsformen einer gestapelten integrierten Chip-Struktur 600 mit einer Induktionsspule.
  • Die gestapelte integrierte Chip-Struktur 600 umfasst eine Induktionsspule 110, die durch eine oder mehrere einer ersten Mehrzahl leitfähiger Interconnect-Schichten 306, TSVs 308a-308b und eine oder mehrere von mehreren Umverteilungsschichten 312 definiert wird. Die Induktionsspule 110 umfasst mehrere Windungen 112, die sich jeweils durch das erste Substrat 102 erstrecken. Zum Beispiel kann die Induktionsspule 110 eine Windung umfassen, die jeweils ein erstes sich vertikal erstreckenden Segment hat, das eine erste TSV 308a umfasst, die sich durch das erste Substrat 102 erstreckt, und ein zweites sich vertikal erstreckendes Segment hat, das eine zweite TSV 308b umfasst, die sich durch das erste Substrat 102 erstreckt. Die mehreren Windungen 112 winden sich um eine Achse 113 herum, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet.
  • 7 veranschaulicht eine Querschnittsansicht einiger alternativer Ausführungsformen einer gestapelten integrierten Chip-Struktur 700 mit einer Induktionsspule.
  • Die gestapelte integrierte Chip-Struktur 700 umfasst eine Induktionsspule 110, die durch eine erste Mehrzahl leitfähiger Interconnect-Schichten 306, eine zweite Mehrzahl leitfähiger Interconnect-Schichten 410, mehrere TSVs 308a-308b und eine oder mehrere von mehreren Umverteilungsschichten 312 definiert wird. Die Induktionsspule 110 umfasst mehrere Windungen 112, die sich jeweils durch das erste Substrat 102 erstrecken. Zum Beispiel kann die Induktionsspule 110 eine Windung umfassen, die jeweils ein erstes sich vertikal erstreckendes Segment hat, das eine erste TSV 308a umfasst, die sich durch das erste Substrat 102 erstreckt, und ein zweites sich vertikal erstreckendes Segment hat, das eine zweite TSV 308b umfasst, die sich durch das erste Substrat 102 erstreckt. Die Induktionsspule 110 umfasst mehrere Windungen 112, die um eine Achse 113 herum gewickelt sind, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet.
  • In einigen Ausführungsformen können eine oder mehrere der mehreren TSVs 308, die erste Mehrzahl leitfähiger Interconnect-Schichten 306, die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 und/oder die mehreren Umverteilungsschichten 312 verschiedene Materialien umfassen, so dass die sich vertikal erstreckenden Segmente der Induktionsspule 110 Komponenten umfassen, die verschiedene Materialien haben. Zum Beispiel kann die erste Mehrzahl leitfähiger Interconnect-Schichten 306 Kupfer umfassen, die mehreren TSVs 308 können Kupfer umfassen, und die mehreren Umverteilungsschichten 312 können Aluminium umfassen.
  • 8-10 veranschaulichen Querschnittsansichten 800-1000 einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Schaltkreises mit einer Induktionsspule. Obgleich die 8-10 in Bezug auf ein Verfahren beschrieben sind, versteht es sich, dass die in den 8-10 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern statt dessen auch als von dem Verfahren unabhängige Strukturen eigenständig existieren können.
  • Wie in der Querschnittsansicht 800 von 8 gezeigt, ist ein erster leitfähiger Draht 106a, der ein erstes horizontales Segment 116a einer Induktionsspule definiert, innerhalb einer ersten dielektrischen Struktur 104 gebildet, die entlang einer ersten Fläche eines ersten Substrats 102 angeordnet ist.
  • Wie in der Querschnittsansicht 900 von 9 gezeigt, werden ein oder mehrere leitfähige Drähte 106b und/oder leitfähige Durchkontaktierungen 108a-108b gebildet, um ein erstes vertikales Segment 114a und ein zweites vertikales Segment 114b der Induktionsspule zu definieren. In einigen Ausführungsformen können der eine oder die mehreren leitfähigen Drähte 106b und/oder leitfähigen Durchkontaktierungen 108a-108b innerhalb der ersten dielektrischen Struktur 104 gebildet werden. In anderen Ausführungsformen (nicht gezeigt) können der eine oder die mehreren leitfähigen Drähte 106b und/oder leitfähigen Durchkontaktierungen 108a-108b innerhalb einer zweiten dielektrischen Struktur gebildet werden, die entlang einer Rückseite 102b des ersten Substrats 102 gegenüber der ersten Fläche 102a angeordnet ist. In weiteren Ausführungsformen (nicht gezeigt) können der eine oder die mehreren leitfähigen Drähte 106b und/oder leitfähigen Durchkontaktierungen 108a-108b Substrat-Durchkontaktierungen (TSVs) umfassen, die innerhalb des ersten Substrats 102 gebildet werden.
  • Wie in der Querschnittsansicht 1000 von 10 gezeigt, wird ein zweiter leitfähiger Draht 106c, der ein zweites horizontales Segment 116b der Induktionsspule 110 definiert, innerhalb der ersten dielektrischen Struktur 104 oder der zweiten dielektrische Struktur (nicht gezeigt) gebildet. Das zweite horizontale Segment 116b der Induktionsspule 110 vollendet eine Windung 112 der Induktionsspule 110, die sich um eine Achse 113 herum windet, die sich entlang einer Linie erstreckt, die eine Oberfläche des ersten Substrats 102, das direkt unter der Induktionsspule 110 liegt, nicht schneidet.
  • 11 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 1100 zum Bilden eines integrierten Schaltkreises mit einer Induktionsspule.
  • Obgleich die offenbarten Verfahren (zum Beispiel Verfahren 1100 und 1800) unten als eine Reihe von Aktionen oder Ereignissen veranschaulicht und beschrieben sind, versteht es sich, dass die veranschaulichte Reihenfolge solcher Aktionen oder Ereignisse nicht in einem einschränkenden Sinne ausgelegt werden darf. Zum Beispiel können einige Aktionen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Aktionen oder Ereignissen als den im vorliegenden Text veranschaulichten und/oder beschriebenen ausgeführt werden. Darüber hinaus brauchen nicht alle veranschaulichten Aktionen erforderlich zu sein, um einen oder mehrere Aspekte oder Ausführungsformen der Beschreibung im vorliegenden Text zu implementieren, und eine oder mehrere der im vorliegenden Text gezeigten Aktionen können in einer oder mehreren separaten Aktionen und/oder Phasen ausgeführt werden.
  • Bei 1102 wird ein erster leitfähiger Draht innerhalb einer ersten dielektrischen Struktur gebildet, die entlang einer ersten Fläche eines ersten Substrats angeordnet ist, um ein erstes horizontales Segment einer Induktionsspule zu definieren. 8 veranschaulicht eine Querschnittsansicht 800 einiger Ausführungsformen, die der Aktion 1102 entsprechen.
  • Bei 1104 werden ein oder mehrere leitfähige Drähte und/oder leitfähige Durchkontaktierungen gebildet, um ein vertikales Segment der Induktionsspule zu definieren, das mit dem ersten horizontalen Segment gekoppelt ist. 9 veranschaulicht eine Querschnittsansicht 900 einiger Ausführungsformen, die der Aktion 1104 entsprechen.
  • Bei 1106 wird ein zweiter leitfähiger Draht innerhalb einer zweiten dielektrischen Struktur gebildet, die entlang einer zweiten Fläche des ersten Substrats angeordnet ist, um ein zweites horizontales Segment einer Induktionsspule zu definieren. In einigen Ausführungsformen kann die erste dielektrische Struktur die gleiche sein wie die zweite dielektrische Struktur, während in anderen Ausführungsformen die ersten und zweiten dielektrischen Strukturen andere dielektrische Strukturen umfassen können, die durch das erste Substrat getrennt werden. 10 veranschaulicht eine Querschnittsansicht 1000 einiger Ausführungsformen, die der Aktion 1106 entsprechen.
  • 12-17 veranschaulichen Querschnittsansichten 1200-1700 einiger Ausführungsformen eines Verfahrens zum Bilden einer gestapelten integrierten Chip-Struktur mit einer Induktionsspule. Obgleich die 12-17 in Bezug auf ein Verfahren beschrieben sind, versteht es sich, dass die in den 12-17 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind, sondern statt dessen auch als von dem Verfahren unabhängige Strukturen eigenständig existieren können.
  • Wie in der Querschnittsansicht 1200 von 12 gezeigt, wird ein erster integrierter Chip-Die 402 durch Bilden einer ersten Mehrzahl leitfähiger Interconnect-Schichten 306 innerhalb einer ersten ILD-Struktur 304 gebildet, die eine erste Mehrzahl gestapelter ILD-Schichten über einem ersten Substrat 102 umfasst. In einigen Ausführungsformen kann die erste Mehrzahl leitfähiger Interconnect-Schichten 306 unter Verwendung eines Damaszen-Prozesses (zum Beispiel eines Einzel-Damaszen-Prozesses oder eines Dual-Damaszen-Prozesses) gebildet werden. Der Damaszen-Prozess wird ausgeführt durch: Bilden einer ILD-Schicht über dem ersten Substrat 102, Ätzen der ILD-Schicht, um ein Durchkontaktierungsloch und/oder einen Metallgraben zu bilden, und Befüllen des Durchkontaktierungslochs und/oder des Metallgrabens mit einem leitfähigen Material. In einigen Ausführungsformen kann die ILD-Schicht durch eine physikalische Aufdampfungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD usw.) abgeschieden werden, und das leitfähige Material kann unter Verwendung eines Abscheidungsprozesses und/oder eines Plattierungsprozesses (zum Beispiel Elektroplattieren, chemisches Plattieren usw.) gebildet werden. In verschiedenen Ausführungsformen kann die erste Mehrzahl leitfähiger Interconnect-Schichten 306 Wolfram, Kupfer, Aluminium-Kupfer oder dergleichen umfassen.
  • In einigen Ausführungsformen können erste leitfähige Kontaktinseln 416a innerhalb der ersten ILD-Struktur 304 über der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 gebildet werden. Die ersten leitfähigen Kontaktinseln 416a können mit der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 mittels erster leitfähiger Durchkontaktierungen 418a gekoppelt werden. In einigen Ausführungsformen können die ersten leitfähigen Kontaktinseln 416a und die ersten leitfähigen Durchkontaktierungen 418a ein Metall wie zum Beispiel Kupfer umfassen.
  • Wie in der Querschnittsansicht 1300 von 13 gezeigt, wird ein zweiter integrierter Chip-Die 404 durch Bilden einer zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 innerhalb einer zweiten ILD-Struktur 408 gebildet, die eine zweite Mehrzahl gestapelter ILD-Schichten über einem zweiten Substrat 406 umfasst. In einigen Ausführungsformen kann die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 unter Verwendung eines Damaszen-Prozesses (zum Beispiel eines Einzel-Damaszen-Prozesses oder eines Dual-Damaszen-Prozesses) gebildet werden, wie oben beschrieben. In einigen Ausführungsformen können zweite leitfähige Kontaktinseln 416b innerhalb der zweiten ILD-Struktur 408 über der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 gebildet werden. Die zweiten leitfähigen Kontaktinseln 416b können mit der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 mittels zweiter leitfähiger Durchkontaktierungen 418b gekoppelt werden. In einigen Ausführungsformen können die zweiten leitfähigen Kontaktinseln 416b und die zweiten leitfähigen Durchkontaktierungen 418b ein Metall wie zum Beispiel Kupfer umfassen.
  • Wie in 1400 von 14 gezeigt, wird der erste integrierte Chip-Die 402 entlang einer Bondungsgrenzfläche 414 an den zweiten integrierten Chip-Die 404 gebondet. Entlang der Bondungsgrenzfläche 414 liegt die erste ILD-Struktur 304 an der zweiten ILD-Struktur 408 an, und die ersten leitfähigen Kontaktinseln 416a liegen an den zweiten leitfähigen Kontaktinseln 416b an. In einigen Ausführungsformen wird das Bonden ausgeführt durch: Ausrichten der ersten leitfähigen Kontaktinseln 416a und der zweiten leitfähigen Kontaktinseln 416b, und anschließendes Anlegen von Druck und Wärme. Der Druck kann maximal ungefähr 30 MPa betragen, und die Wärme kann in einem Bereich zwischen ungefähr 100°C und 500°C liegen. Der Hybridbondungsprozess führt zur Entstehung einer Bondung zwischen dielektrischen und leitfähigen Materialien.
  • Wie in der Querschnittsansicht 1500 von 15 gezeigt, wird das erste Substrat 102 ausgedünnt, um eine Dicke des ersten Substrats 102 zu verringern (zum Beispiel von einer Dicke t zu einer Dicke t-δ). Das erste Substrat 102 kann mittels eines Ätzprozesses und/oder durch einen physischen Schleifeprozess ausgedünnt werden. In einigen Ausführungsformen kann das erste Substrat 102 eine Dicke haben, die von einer ersten Dicke t in einem Bereich zwischen ungefähr 700 µm und ungefähr 1000 µm auf eine zweite Dicke t-δ in einem Bereich zwischen ungefähr 50 µm und ungefähr 200 µm verringert wird.
  • Wie in der Querschnittsansicht 1600 von 16 gezeigt, werden mehrere TSVs 308 so ausgebildet, dass sie sich durch das erste Substrat 102 erstrecken. Die mehreren TSVs 308 erstrecken sich von der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 zu einer Rückseite des ersten Substrats 102. In einigen Ausführungsformen werden die mehreren TSVs 308 durch Bilden einer Maskierungsschicht auf der Rückseite 102b des ersten Substrats 102 gebildet. In verschiedenen Ausführungsformen kann die Maskierungsschicht ein dielektrisches Material umfassen, wie zum Beispiel Siliziumdioxid, Siliziumnitrid oder dergleichen. Nachdem die Maskierungsschicht gebildet wurde, wird das erste Substrat 102 selektiv mit einem oder mehreren Ätzmitteln behandelt, die dafür konfiguriert sind, Seitenwände zu bilden, die TSV-Öffnungen 1602 definieren, die sich durch das erste Substrat 102 erstrecken. In verschiedenen Ausführungsformen können das eine oder die mehreren Ätzmittel Trocken- und/oder Nassätzmittel umfassen. Nachdem die TSV-Öffnungen 1602 definiert wurden, wird ein leitfähiges Material innerhalb der TSV-Öffnungen 1602 gebildet, um die mehreren TSVs 308 zu bilden. Das leitfähige Material kann durch Abscheiden einer Sperrschicht und/oder einer Keimschicht innerhalb der TSV-Öffnungen 1602 und anschließendes Ausführen eines Plattierungsprozesses (zum Beispiel eines Elektroplattierungsprozesses oder eines chemischen Plattierungsprozesses) zum Ausfüllen der TSV-Öffnungen 1602 mit dem leitfähigen Material gebildet werden.
  • In einigen Ausführungsformen kann das leitfähige Material ein Metall wie zum Beispiel Kupfer umfassen. In einigen Ausführungsformen kann die Sperrschicht Tantal (Ta), Tantalnitrid (TaN), Titan (Ti), Titannitrid (TiN), Kobalt-Wolfram (CoW) oder dergleichen umfassen. In einigen Ausführungsformen kann das leitfähige Material von dem ersten Substrat 102 mittels einer dielektrischen Trennschicht getrennt werden. In verschiedenen Ausführungsformen kann die dielektrische Trennschicht ein Oxid, ein Nitrid oder dergleichen umfassen. Zum Beispiel kann die dielektrische Trennschicht Siliziumoxid umfassen, das durch plasmaverstärktes chemisches Aufdampfen (PECVD) unter Verwendung von Silan oder TEOS als die Siliziumquelle abgeschieden wird. Ein Ätzprozess kann ausgeführt werden, um die dielektrische Trennschicht vom Boden der TSV-Öffnungen 1602 zu entfernen, bevor die Sperrschicht und die Keimschicht gebildet werden.
  • Wie in der Querschnittsansicht 1700 von 17 gezeigt, werden mehrere Umverteilungsschichten 312 über den TSVs 308 gebildet. Die mehreren Umverteilungsschichten 312 können durch Abscheiden eines Metalls und anschließendes Strukturieren des Metalls zum Definieren einer Umverteilungsschicht gebildet werden. Eine Dielektrikumschicht wird dann über der Umverteilungsschicht gebildet. In verschiedenen Ausführungsformen können die mehreren Umverteilungsschichten 312 ein Metall umfassen, wie zum Beispiel Aluminium, Kupfer oder dergleichen. In verschiedenen Ausführungsformen kann die Dielektrikumschicht ein Epoxid, Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO) oder dergleichen umfassen.
  • Wie in der Querschnittsansicht 1700 gezeigt, definieren die mehreren Umverteilungsschichten 312, die TSVs 308, die erste Mehrzahl leitfähiger Interconnect-Schichten 306 und die zweite Mehrzahl leitfähiger Interconnect-Schichten 410 eine Induktionsspule 110, die mehrere Windungen 112 umfasst, die sich jeweils durch das erste Substrat 102 erstrecken. In anderen oben veranschaulichten Ausführungsformen kann die Induktionsspule 110 durch eine oder mehrere der mehreren Umverteilungsschichten 312, der TSVs 308, der ersten Mehrzahl leitfähiger Interconnect-Schichten 306 und der zweiten Mehrzahl leitfähiger Interconnect-Schichten 410 definiert werden.
  • 18 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Bilden eines integrierten Chips mit einer Induktionsspule.
  • Bei 1802 wird ein erster integrierter Chip-Die durch Bilden einer ersten Mehrzahl leitfähiger Interconnect-Schichten innerhalb einer ersten dielektrischen Struktur auf einer Vorderseite eines ersten Substrats gebildet. In einigen Ausführungsformen definiert die erste Mehrzahl leitfähiger Interconnect-Schichten einen Abschnitt einer Induktionsspule. In anderen Ausführungsformen definiert die erste Mehrzahl leitfähiger Interconnect-Schichten keinen Abschnitt einer Induktionsspule. 12 veranschaulicht eine Querschnittsansicht 1200 einiger Ausführungsformen, die der Aktion 1802 entsprechen.
  • Bei 1804 wird ein zweiter integrierter Chip-Die durch Bilden einer zweiten Mehrzahl leitfähiger Interconnect-Schichten innerhalb einer zweiten dielektrischen Struktur auf einem zweiten Substrat gebildet. In einigen Ausführungsformen definiert die zweite Mehrzahl leitfähiger Interconnect-Schichten einen Abschnitt einer Induktionsspule. In anderen Ausführungsformen definiert die zweite Mehrzahl leitfähiger Interconnect-Schichten keinen Abschnitt einer Induktionsspule. 13 veranschaulicht eine Querschnittsansicht 1300 einiger Ausführungsformen, die der Aktion 1804 entsprechen.
  • Bei 1806 wird der erste integrierte Chip-Die entlang einer Hybridbondungsgrenzfläche, die dielektrische und leitfähige Materialien umfasst, an den zweiten integrierten Chip-Die gebondet. 14 veranschaulicht eine Querschnittsansicht 1400 einiger Ausführungsformen, die der Aktion 1806 entsprechen.
  • Bei 1808 wird das erste Substrat ausgedünnt. Das Ausdünnen des ersten Substrats verringert eine Dicke des ersten Substrats. 15 veranschaulicht eine Querschnittsansicht 1500 einiger Ausführungsformen, die der Aktion 1808 entsprechen.
  • Bei 1810 werden TSVs gebildet, die sich durch das erste Substrat zu der ersten Mehrzahl leitfähiger Interconnect-Schichten erstrecken. In einigen Ausführungsformen definieren die TSVs einen Abschnitt einer Induktionsspule. In anderen Ausführungsformen definieren die TSVs keinen Abschnitt einer Induktionsspule. 16 veranschaulicht eine Querschnittsansicht 1600 einiger Ausführungsformen, die der Aktion 1810 entsprechen.
  • Bei 1812 werden eine oder mehrere Umverteilungsschichten entlang einer Rückseite des ersten Substrats gebildet. Die eine oder die mehreren Umverteilungsschichten werden innerhalb einer dielektrischen Struktur angeordnet, die auf einer der ersten ILD-Struktur gegenüberliegenden Seite des ersten Substrats angeordnet ist. In einigen Ausführungsformen definieren die eine oder die mehreren Umverteilungsschichten einen Abschnitt einer Induktionsspule. In anderen Ausführungsformen definieren die eine oder die mehreren Umverteilungsschichten keinen Abschnitt einer Induktionsspule. 17 veranschaulicht eine Querschnittsansicht 1700 einiger Ausführungsformen, die der Aktion 1812 entsprechen.
  • Bei 1814 wird eine Bondinsel über der einen oder den mehreren Umverteilungsschichten gebildet. Die Bondinsel ist mit der ersten Mehrzahl leitfähiger Interconnect-Schichten durch die eine oder die mehreren Umverteilungsschichten gekoppelt. 17 veranschaulicht eine Querschnittsansicht 1700 einiger Ausführungsformen, die der Aktion 1814 entsprechen.
  • Darum betrifft die vorliegende Offenbarung einen integrierten Chip mit einer Induktionsspule, die so orientiert ist, dass sie sich um eine Achse herum windet, die eine Region des Substrats direkt unter der Induktionsspule nicht schneidet.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Schaltkreis. Der integrierte Chip umfasst mehrere leitfähige Verlegeschichten, die leitfähige Drähte und leitfähige Durchkontaktierungen haben, die innerhalb einer oder mehrerer dielektrischer Strukturen angeordnet sind, die an dem ersten Substrat anliegen. Die mehreren leitfähigen Verlegeschichten definieren eine Induktionsspule, die eine oder mehrere Windungen hat, die jeweils ein sich vertikal erstreckendes Segment umfassen, das entlang einer Ebene angeordnet ist, die das erste Substrat schneidet. Das sich vertikal erstreckende Segment umfasst mehrere der leitfähigen Drähte und der leitfähigen Durchkontaktierungen.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein erstes Substrat und mehrere leitfähige Verlegeschichten innerhalb einer oder mehrerer dielektrischer Strukturen, die an dem ersten Substrat anliegen. Die mehreren leitfähigen Verlegeschichten definieren eine Induktionsspule, die eine oder mehrere Windungen hat, die sich um eine Achse herum winden, die sich parallel zu einer ersten Fläche des ersten Substrats erstreckt, die einer der einen oder mehreren dielektrischen Strukturen zugewandt ist.
  • In weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Schaltkreises. Das Verfahren umfasst das Bilden eines ersten leitfähigen Drahtes, der ein erstes horizontales Segment einer Induktionsspule innerhalb einer ersten dielektrischen Struktur entlang einer ersten Fläche eines ersten Substrats definiert. Das Verfahren umfasst des Weiteren das Bilden einer oder mehrerer leitfähiger Drähte oder leitfähiger Durchkontaktierungen, die vertikale Segmente der Induktionsspule definieren. Das Verfahren umfasst des Weiteren das Bilden eines zweiten leitfähigen Drahtes, der ein zweites horizontales Segment der Induktionsspule innerhalb einer zweiten dielektrischen Struktur entlang einer zweiten Fläche des ersten Substrats definiert.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Integrierter Schaltkreis, der Folgendes umfasst: mehrere leitfähige Verlegeschichten, die leitfähige Drähte und leitfähige Durchkontaktierungen umfassen, die innerhalb einer oder mehrerer dielektrischer Strukturen angeordnet sind, die an dem ersten Substrat anliegen; wobei die mehreren leitfähigen Verlegeschichten eine Induktionsspule definieren, die eine oder mehrere Windungen hat, die jeweils ein sich vertikal erstreckendes Segment umfassen, das entlang einer Ebene angeordnet ist, die das erste Substrat schneidet; und wobei das sich vertikal erstreckende Segment mehrere der leitfähigen Drähte und der leitfähigen Durchkontaktierungen umfasst.
  3. Integrierter Schaltkreis nach Anspruch 1, wobei sich die eine oder die mehreren Windungen jeweils um eine Achse herum winden, die sich entlang einer Linie erstreckt, die eine erste Fläche des ersten Substrats, die einer der einen oder mehreren dielektrischen Strukturen zugewandt ist, nicht schneidet.
  4. Integrierter Schaltkreis nach Anspruch 1 oder 2, wobei die mehreren leitfähigen Verlegeschichten eine erste Mehrzahl leitfähiger Interconnect-Schichten umfassen, die innerhalb einer ersten Zwischenschichtdielektrikum (ILD)-Struktur angeordnet sind, die mehrere gestapelte ILD-Schichten umfasst.
  5. Integrierter Schaltkreis nach Anspruch 3, der des Weiteren Folgendes umfasst: ein zweites Substrat; und eine zweite ILD-Struktur, die zwischen dem zweiten Substrat und der ersten ILD-Struktur angeordnet ist und die eine zweite Mehrzahl leitfähiger Interconnect-Schichten umgibt, wobei die mehreren leitfähigen Verlegeschichten des Weiteren die zweite Mehrzahl leitfähiger Interconnect-Schichten umfassen.
  6. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, wobei das sich vertikal erstreckende Segment Folgendes umfasst: eine erste leitfähige Interconnect-Durchkontaktierung, die erste Seitenwände aufweist, die so gewinkelt sind, dass eine erste Breite der ersten leitfähigen Interconnect-Durchkontaktierung in dem Maße zunimmt, wie eine Distanz von dem ersten Substrat zunimmt; und eine zweite leitfähige Interconnect-Durchkontaktierung, die zweite Seitenwände aufweist, die so gewinkelt sind, dass eine zweite Breite der zweiten leitfähigen Interconnect-Durchkontaktierung in dem Maße abnimmt, wie eine Distanz von dem ersten Substrat zunimmt.
  7. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, der des Weiteren Folgendes umfasst: eine erste ILD-Struktur, die entlang einer ersten Fläche des ersten Substrats angeordnet ist; eine erste Mehrzahl leitfähiger Interconnect-Schichten, die von der ersten ILD-Struktur umgeben sind; und mehrere Umverteilungsschichten, die entlang einer zweiten Fläche des ersten Substrats angeordnet und dafür konfiguriert sind, die erste Mehrzahl leitfähiger Interconnect-Schichten mit einer Bondinsel zu koppeln, wobei die mehreren Umverteilungsschichten die mehreren leitfähigen Verlegeschichten umfassen.
  8. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, wobei das sich vertikal erstreckende Segment eine Substrat-Durchkontaktierung (Through-Substrate Via, TSV) umfasst, die sich durch das erste Substrat erstreckt.
  9. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, wobei die leitfähigen Drähte, die das sich vertikal erstreckende Segment definieren, von einer ersten Breite zu einer zweiten Breite größer werden und von der zweiten Breite zu einer dritten Breite entlang einer Linie, die eine erste Fläche des ersten Substrats schneidet, die einer der einen oder mehreren dielektrischen Strukturen zugewandt ist, kleiner werden.
  10. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, wobei sich die eine oder die mehreren Windungen durch das erste Substrat erstrecken.
  11. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, der des Weiteren Folgendes umfasst: eine erste ILD-Struktur, die entlang einer ersten Fläche des ersten Substrats angeordnet ist, wobei die erste ILD-Struktur eine erste Mehrzahl leitfähiger Interconnect-Schichten umgibt; Substrat-Durchkontaktierungen (TSVs), die sich durch das erste Substrat erstrecken; eine dielektrische Struktur, die entlang einer zweiten Fläche des ersten Substrats gegenüber der ersten Fläche angeordnet ist, wobei die dielektrische Struktur mehrere Umverteilungsschichten umgibt, die mit der ersten Mehrzahl leitfähiger Interconnect-Schichten durch die TSVs gekoppelt sind; und wobei das sich vertikal erstreckende Segment durch die erste Mehrzahl leitfähiger Interconnect-Schichten, die TSVs und die mehreren Umverteilungsschichten definiert wird.
  12. Halbleitervorrichtung, die Folgendes umfasst: ein erstes Substrat; mehrere leitfähige Verlegeschichten innerhalb einer oder mehrerer dielektrischer Strukturen, die an dem ersten Substrat anliegen; und wobei die mehreren leitfähigen Verlegeschichten eine Induktionsspule definieren, die eine oder mehrere Windungen hat, die sich um eine Achse herum winden, die sich parallel zu einer ersten Fläche des ersten Substrats erstreckt, die einer der einen oder mehreren dielektrischen Strukturen zugewandt ist.
  13. Halbleitervorrichtung nach Anspruch 11, wobei die eine oder die mehreren Windungen Folgendes umfassen: eine erste Windung, die ein erstes Paar von sich vertikal erstreckenden Segmenten enthält, die jeweils eine erste Mehrzahl leitfähiger Drähte und leitfähiger Durchkontaktierungen umfassen; eine zweite Windung, die ein zweites Paar von sich vertikal erstreckenden Segmenten enthält, die jeweils eine zweite Mehrzahl leitfähiger Drähte und leitfähiger Durchkontaktierungen umfassen; und wobei eines des ersten Paares von sich vertikal erstreckenden Segmenten mit einem des zweiten Paares von sich vertikal erstreckenden Segmenten durch ein sich horizontal erstreckendes Segment, das einen leitfähigen Draht umfasst, gekoppelt ist.
  14. Halbleitervorrichtung nach Anspruch 12, wobei sich die erste Windung und die zweite Windung jeweils durch das erste Substrat erstrecken.
  15. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 11 bis 13, die des Weiteren Folgendes umfasst: eine erste Mehrzahl leitfähiger Interconnect-Schichten, die innerhalb einer ersten Zwischenschichtdielektrikum (ILD)-Struktur angeordnet sind, die mehrere gestapelte ILD-Schichten umfasst, die entlang der ersten Fläche des ersten Substrats angeordnet sind, wobei die mehreren leitfähigen Verlegeschichten die erste Mehrzahl leitfähiger Interconnect-Schichten umfassen.
  16. Halbleitervorrichtung nach Anspruch 14, die des Weiteren Folgendes umfasst: ein zweites Substrat; eine zweite ILD-Struktur zwischen dem zweiten Substrat und der ersten ILD-Struktur; und eine zweite Mehrzahl leitfähiger Interconnect-Schichten innerhalb der zweiten ILD-Struktur, wobei die mehreren leitfähigen Verlegeschichten des Weiteren die zweite Mehrzahl leitfähiger Interconnect-Schichten umfassen.
  17. Halbleitervorrichtung nach Anspruch 14 oder 15, die des Weiteren Folgendes umfasst: Substrat-Durchkontaktierungen (TSVs), die sich durch das erste Substrat erstrecken; und eine oder mehrere Umverteilungsschichten, die auf einer zweiten Fläche des ersten Substrats gegenüber der ersten Fläche angeordnet, wobei die mehreren leitfähigen Verlegeschichten die erste Mehrzahl leitfähiger Interconnect-Schichten, die TSVs und die eine oder die mehreren Umverteilungsschichten umfassen.
  18. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 11 bis 16, die des Weiteren Folgendes umfasst: eine erste Mehrzahl leitfähiger Interconnect-Schichten, die innerhalb einer ersten Zwischenschichtdielektrikum (ILD)-Struktur angeordnet sind, die mehrere gestapelte ILD-Schichten umfasst, die entlang der ersten Fläche des ersten Substrats angeordnet sind, wobei die erste Mehrzahl leitfähiger Interconnect-Schichten die mehreren leitfähigen Verlegeschichten umfassen.
  19. Verfahren zum Bilden eines integrierten Schaltkreises, das Folgendes umfasst: Bilden eines ersten leitfähigen Drahtes, der ein erstes horizontales Segment einer Induktionsspule innerhalb einer ersten dielektrischen Struktur entlang einer ersten Fläche eines ersten Substrats definiert; Bilden eines oder mehrerer leitfähiger Drähte oder leitfähiger Durchkontaktierungen, die vertikale Segmente der Induktionsspule definieren; und Bilden eines zweiten leitfähigen Drahtes, der ein zweites horizontales Segment der Induktionsspule innerhalb einer zweiten dielektrischen Struktur entlang einer zweiten Fläche des ersten Substrats definiert.
  20. Verfahren nach Anspruch 18, wobei die erste Fläche und die zweite Fläche dieselbe Fläche sind.
  21. Verfahren nach Anspruch 18 oder 19, wobei die erste Fläche und die zweite Fläche in entgegengesetzte Richtungen weisen.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10475877B1 (en) 2018-08-21 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-terminal inductor for integrated circuit
US11189563B2 (en) * 2019-08-01 2021-11-30 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US11854967B2 (en) * 2019-08-29 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages
US11107779B2 (en) 2019-10-17 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11043470B2 (en) * 2019-11-25 2021-06-22 Xilinx, Inc. Inductor design in active 3D stacking technology
US11551968B2 (en) 2020-04-24 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Inter-wire cavity for low capacitance
TWI747622B (zh) * 2020-04-24 2021-11-21 台灣積體電路製造股份有限公司 積體電路與其製作方法
US11670583B2 (en) * 2020-06-04 2023-06-06 Microchip Technology Incorporated Integrated inductor with a stacked metal wire
US11715754B2 (en) * 2020-06-09 2023-08-01 Mediatek Inc. Semiconductor package with TSV inductor
US11587894B2 (en) * 2020-07-09 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of fabricating the same
US12062631B2 (en) 2020-09-18 2024-08-13 Intel Corporation Microelectronic assemblies with inductors in direct bonding regions
US20220093547A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Microelectronic assemblies with inductors in direct bonding regions
US11469195B2 (en) * 2020-09-24 2022-10-11 Nanya Technology Corporation Semiconductor device with tilted insulating layers and method for fabricating the same
KR20220058683A (ko) 2020-10-29 2022-05-10 삼성전자주식회사 반도체 패키지
US12040277B2 (en) * 2021-05-12 2024-07-16 Amkor Technology Singapore Holding Pte. Ltd. Electronic devices and methods of manufacturing electronic devices
US20220399269A1 (en) * 2021-06-09 2022-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
US20230069734A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US20230132632A1 (en) * 2021-10-28 2023-05-04 Adeia Semiconductor Bonding Technologies Inc. Diffusion barriers and method of forming same
KR20240037025A (ko) * 2022-09-14 2024-03-21 삼성전자주식회사 집적 회로

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566731B2 (en) 1999-02-26 2003-05-20 Micron Technology, Inc. Open pattern inductor
US6037649A (en) * 1999-04-01 2000-03-14 Winbond Electronics Corp. Three-dimension inductor structure in integrated circuit technology
US6800533B1 (en) * 2000-03-06 2004-10-05 Chartered Semiconductor Manufacturing Ltd. Integrated vertical spiral inductor on semiconductor material
US7924131B2 (en) * 2006-05-19 2011-04-12 Freescale Semiconductor, Inc. Electrical component having an inductor and a method of formation
US7355264B2 (en) 2006-09-13 2008-04-08 Sychip Inc. Integrated passive devices with high Q inductors
US20080204183A1 (en) * 2007-02-23 2008-08-28 Infineon Technologies Ag 3d-coil for saving area used by inductances
CN101295574B (zh) * 2007-04-25 2011-07-27 财团法人工业技术研究院 电感元件
US9999129B2 (en) 2009-11-12 2018-06-12 Intel Corporation Microelectronic device and method of manufacturing same
US9559053B2 (en) * 2011-04-21 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Compact vertical inductors extending in vertical planes
CN102779807A (zh) * 2012-01-16 2012-11-14 中国科学院上海微系统与信息技术研究所 一种与rdl工艺兼容的电感元件及制造方法
US9048283B2 (en) 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US8895360B2 (en) * 2012-07-31 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor device and wafer level method of fabricating the same
US9209131B2 (en) * 2014-01-21 2015-12-08 Qualcomm Incorporated Toroid inductor in redistribution layers (RDL) of an integrated device
CN105084291B (zh) * 2014-04-22 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种垂直型平面螺旋电感及其制备方法、电子装置
US9385110B2 (en) 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
WO2016056426A1 (ja) 2014-10-09 2016-04-14 株式会社村田製作所 インダクタ部品
WO2016136653A1 (ja) 2015-02-27 2016-09-01 株式会社村田製作所 積層コイル部品及びその製造方法、並びに、当該積層コイル部品を備えるdc-dcコンバータモジュール
CN104979333A (zh) * 2015-07-15 2015-10-14 宜确半导体(苏州)有限公司 一种半导体集成电感
US10069474B2 (en) * 2015-11-17 2018-09-04 Qualcomm Incorporated Encapsulation of acoustic resonator devices
US10147682B2 (en) * 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
WO2017197550A1 (zh) 2016-05-16 2017-11-23 博立多媒体控股有限公司 电磁感应器件及其制作方法
JP6464116B2 (ja) 2016-06-17 2019-02-06 太陽誘電株式会社 コモンモードチョークコイル
JP6597541B2 (ja) 2016-09-26 2019-10-30 株式会社村田製作所 電子部品
JP6767274B2 (ja) 2017-02-01 2020-10-14 新光電気工業株式会社 インダクタ装置及びその製造方法
JP6984212B2 (ja) 2017-07-28 2021-12-17 Tdk株式会社 コイル部品
US10734331B2 (en) * 2017-08-16 2020-08-04 Texas Instruments Incorporated Integrated circuit with an embedded inductor or transformer
JP6686991B2 (ja) 2017-09-05 2020-04-22 株式会社村田製作所 コイル部品
US10910321B2 (en) 2017-11-29 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of making the same

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