TW201316490A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，包含：一半導體基板，具有一第一閘極槽，該第一閘極槽具有互相對向的第一和第二側部；一第一擴散區域，在該第一閘極槽之下；一第二擴散區域，位在該半導體基板之中，該第二擴散區域覆蓋該第一閘極槽的該第一側部的上部部分；及一第三擴散區域，位在該半導體基板之中。該第三擴散區域覆蓋該第一閘極槽的該第二側部。該第三擴散區域係連接至該第一擴散區域。該第三擴散區域具有較該第一閘極槽的底部為深的底部。該第三擴散區域的底部在高度上與該第一擴散區域的底部不同。

Description

半導體裝置及其製造方法 【交叉參考之相關申請案】
本申請案主張日本專利申請案第2011-119360號之優先權，該日本專利申請案係在西元2011年5月27日提出申請，其揭露內容藉由參照全體納入作為本案揭示內容的一部分。
本發明大體上係關於半導體裝置及其製造方法。
近年來，例如DRAM(動態隨機存取記憶體)之奈米尺度的半導體裝置持續發展。結果，若電晶體的閘極長度變短，會導致電晶體中的短通道效應變得顯著，次臨界電流增加，且電晶體臨界電壓(Vt)降低。
增加半導體基板的雜質濃度以抑制電晶體臨界電壓(Vt)的降低將會增加接面漏電流。
因此，作為半導體裝置的DRAM中之奈米尺度DRAM記憶單元將劣化再新(refresh)特性。
日本專利申請案公報第JPA 2006-339476號和JPA 2007-081095號揭露所謂的溝槽閘極(trench gate)電晶體(凹槽通道電晶體)，其中將閘極電極埋設在形成於半導體基板的前表面側的溝槽之中。
藉由製作電晶體溝槽閘極電晶體，能夠物理性地且充分地達到有效的通道長度(閘極長度)，藉此使DRAM能夠具有有60 nm或更小之最小製程尺寸的奈米尺度單元。
在日本專利申請案公報第JPA 2007-081095號中，揭露具有在半導體基板中互相鄰接形成的二個溝槽的DRAM，一閘極電極形成於溝槽的每一者之中而有中介閘極絕緣膜於其間，二個閘極電極共同的一第一雜質擴散區形成於半導體基板的表面上且位於 二個閘極電極之間，且一第二雜質擴散區形成於半導體基板的表面上且位於二個閘極電極的元件分離區域側上。
在一個實施例中，一種半導體裝置可包含但不限定於：一半導體基板，具有一第一閘極槽，該第一閘極槽具有互相對向的第一和第二側部；一第一擴散區域，在該第一閘極槽之下；一第二擴散區域，位在該半導體基板之中，該第二擴散區域覆蓋該第一閘極槽的該第一側部的上部部分；及一第三擴散區域，位在該半導體基板之中。該第三擴散區域覆蓋該第一閘極槽的該第二側部。該第三擴散區域係連接至該第一擴散區域。該第三擴散區域具有較該第一閘極槽的底部為深的底部。該第三擴散區域的底部在高度上與該第一擴散區域的底部不同。
在另一實施例中，一種半導體裝置可包含但不限定於：一半導體基板、第一隔離區域、第二隔離區域、第一到第五擴散區域。該半導體基板具有第一和第二閘極槽。該第一閘極槽具有互相對向的第一和第二側部。該第二閘極槽具有互相對向的第三和第四側部。第一隔離區域界定該半導體基板的一主動區域。第二隔離區域界定在該主動區域中的一裝置形成區域。該第一擴散區域配置在該第一閘極槽之下。該第二擴散區域配置在該第二閘極槽之下。該第三擴散區域配置在該半導體基板之中。該第三擴散區域覆蓋該第一閘極槽的該第一側部的上部部分。該第四擴散區域配置在該半導體基板之中。該第四擴散區域覆蓋該第二閘極槽的該第一側部的上部部分。該第五擴散區域配置在該半導體基板之中。該第五擴散區域係配置於該第一和第二閘極槽之間。該第五擴散區域覆蓋該第一和第二閘極槽的該等第二側部。該第五擴散區域連接至該第一和第二擴散區域。該第五擴散區域具有較該第一和第二閘極槽的底部為深的底部。該第五擴散區域的底部在高度上與該第一和第二擴散區域的底部不同。
在又另一實施例中，一種半導體裝置可包含但不限定於：一 半導體基板、一第一擴散區域、一第二擴散區域、及一通道區域。該半導體基板具有一第一閘極槽，其具有互相對向的第一和第二側部。該第一擴散區域配置在該半導體基板之中。該第一擴散區域覆蓋該第一閘極槽的該第一側部的上部部分。該第二擴散區域配置在該半導體基板之中。該第二擴散區域至少覆蓋該第一閘極槽的該第二側部和底部。該通道區域係沿著該第一閘極槽的該第一側部且於該第一和第二擴散區域之間延伸。
在說明本實施例之前，為了促進對本發明之實施例的理解，將參考圖26和27詳細地說明相關的技術。
在例如日本專利申請案公報第JPA 2006-339476號和第JPA 2007-081095號所述之具有溝槽閘極電晶體的DRAM中，上述電晶體的通道區域係形成於溝槽的三個表面上，該三個表面係二個側表面及底面。
本案發明人察覺到，隨著具有上述構造的奈米尺度電晶體進一步地發展，無法達成足夠的電晶體導通電流，而使正常的DRAM操作變得困難。如上所述，這起因於由於形成於溝槽的三個表面上的電晶體的通道區域的形成所造成的通道電阻的增加。
若溝槽閘極配置節距變窄，在電晶體運作時，其操作狀態會干擾另一鄰近的電晶體，造成難以獨立地操作電晶體。
同樣地，吾人認為形成於鄰近溝槽閘極之間的通道區域具有不良效應。
在一溝槽閘極電晶體中，因為形成閘極電極，其向上突出半導體基板的表面之外，該突出閘極電極本身造成在隨後的製程中待形成之位元線和電容器的形成相當困難，而使得DRAM的製造變得困難。
因此，期望一種半導體裝置和製造該半導體裝置的方法，縱使在具有利用溝槽之電晶體的DRAM的狀況下，不僅達到足夠的電晶體導通電流，亦避免鄰近電晶體之間的操作干擾，且解決製 造困難的問題。
現在將參考例示實施例，說明本發明的實施例。熟習此技術者明瞭，利用本發明實施例的教示可完成許多替代實施例，且本發明不限定於以解釋為目的而說明的該等實施例。
在一個實施例中，一個半導體裝置可包含但不限定於：一半導體基板，具有第一閘極槽，該第一閘極槽具有互相對向的第一和第二側部；一第一擴散區域，在該第一閘極槽之下；一第二擴散區域，位在該半導體基板之中，該第二擴散區域覆蓋該第一閘極槽的該第一側部的上部部分；及一第三擴散區域，位在該半導體基板之中。該第三擴散區域覆蓋該第一閘極槽的該第二側部。 該第三擴散區域係連接至該第一擴散區域。該第三擴散區域具有一底部，其較該第一閘極槽的底部為深。該第三擴散區域的底部在高度上與該第一擴散區域的底部不同。
在若干實例中，該第一擴散區域的底部較該第三擴散區域的底部為深。
在若干實例中，該第一擴散區域的底部較該第三擴散區域的底部為淺。
在若干實例中，該第一擴散區域包含一第一側擴散部，其沿著該第一槽的該第一側部的下部部分延伸。該第一側擴散部係與該第二擴散區域分離。
在若干實例中，該半導體裝置可更包含但不限定於：一第一閘極絕緣體、一第一閘極電極、及一第一埋設絕緣體。該第一閘極絕緣體覆蓋該第一閘極槽的內部表面。該第一閘極電極係設置於該第一閘極槽的下部部分之中且設置於該第一閘極絕緣體之上。該第一埋設絕緣體係被埋設於該第一閘極槽的上部部分之中。該第一埋設絕緣體係位於該第一閘極槽之上。
在若干實例中，該半導體基板具有一第二閘極槽。該第三擴散區域係位於該第一和第二閘極槽之間。
在若干實例中，該半導體裝置可更包含但不限定於：一第四擴散區域，位於該第二閘極槽之下；及一第五擴散區域，位在該 半導體基板中。該第五擴散區域覆蓋該第二閘極槽的第一側部的上部部分。該第三擴散區域覆蓋該第二閘極槽的第二側部。該第三擴散區域係連接至該第四擴散區域。該第三擴散區域的底部係較該第二閘極槽的底部為深。該第三擴散區域的底部在高度上與該第四擴散區域的底部不同。
在若干實例中，該第四擴散區域的底部較該第三擴散區域的底部為深。
在若干實例中，該第四擴散區域的底部較該第三擴散區域的底部為淺。
在若干實例中，該第四擴散區域包含一第二側擴散部，其沿著該第二閘極槽的該第一側部的下部部分延伸，該第二側擴散部係與該第五擴散區域分離。
在若干實例中，該半導體裝置可更包含但不限定於：一第二閘極絕緣體，覆蓋該第二閘極槽的內部表面；一第二閘極電極，在該第二閘極槽的下部部分之中及在該第二閘極絕緣體之上；及一第二埋設絕緣體，在該第二閘極槽的上部部分，該第二埋設絕緣體係位於該第二閘極槽之上。
在若干實例中，該半導體裝置可更包含但不限定於：一第一隔離區域，在該半導體基板之中，該第一隔離區域界定一主動區域(active region)；及一第二隔離區域，在該半導體基板之中，該第二隔離區域在該主動區域中界定一裝置形成區域。
在若干實例中，該第一和第三擴散區域的底部係較該第一和第二隔離區域的底部為淺。
在若干實例中，該第一和第二隔離區域可包含但不限定於：一絕緣體，埋設於該半導體基板中的第一和第二隔離槽。
在若干實例中，該第一和第二隔離區域可包含但不限定於：一絕緣體，埋設於在該半導體基板中的第一和第二隔離槽的下部部分；一絕緣層，覆蓋該第一和第二隔離槽的上部部分的內部表面；及一導體，於該絕緣層之上，且埋設於該第一和第二隔離槽的上部部分之中。
在若干實例中，該半導體裝置可更包含但不限定於：一位元線，連接至該第三擴散區域；一接觸窗插塞(contact plug)，連接至該第二擴散區域；及一電容器，連接至該接觸窗插塞。
在另一實施例中，一半導體裝置可包含但不限定於：一半導體基板、第一隔離區域、第二隔離區域、第一到第五擴散區域。該半導體基板具有第一和第二閘極槽。該第一閘極槽具有互相對向的第一和第二側部。該第二閘極槽具有互相對向的第三和第四側部。第一隔離區域界定該半導體基板的一主動區域。第二隔離區域界定在該主動區域中的一裝置形成區域。該第一擴散區域係位於該第一閘極槽之下。該第二擴散區域係位於該第二閘極槽之下。該第三擴散區域係位於該半導體基板之中。該第三擴散區域覆蓋該第一閘極槽的該第一側部的上部部分。該第四擴散區域係配置於該半導體基板之中。該第四擴散區域覆蓋該第二閘極槽的該第一側部的上部部分。該第五擴散區域係配置於該半導體基板之中。該第五擴散區域配置於該第一和第二閘極槽之間。該第五擴散區域覆蓋該第一和第二閘極槽的該等第二側部。該第五擴散區域連接至該第一和第二擴散區域。該第五擴散區域具有一底部，其較該第一和第二閘極槽的底部為深。該第五擴散區域的底部在高度上與該第一和第二擴散區域的底部不同。
在又另一實施例中，一半導體裝置可包含但不限定於：一半導體基板、一第一擴散區域、一第二擴散區域、及一通道區域。該半導體基板具有一第一閘極槽，其具有互相對向的第一和第二側部。該第一擴散區域係配置於該半導體基板之中。該第一擴散區域覆蓋該第一閘極槽的該第一側部的上部部分。該第二擴散區域係配置於該半導體基板之中。該第二擴散區域至少覆蓋該第一閘極槽的該第二側部和底部。該通道區域係沿著該第一閘極槽的第一側部且於該第一和第二擴散區域之間延伸。
在若干實例中，該第二擴散區域包含一第一側擴散部，其沿著該第一閘極槽的該第一側部的下部部分延伸。該第一側擴散部係與該第二擴散區域分離。
在若干實例中，該半導體基板具有一第二閘極槽，其具有互相對向的第三和第四側部。該第二擴散區域係配置於該第一和第二閘極槽之間，且該第二擴散區域覆蓋該第二閘極槽的該第二側部和底部。
根據本實施例的半導體裝置，藉由具備設置於一閘極電極溝槽的底部部分的一第一雜質擴散區域、設置於半導體基板之上以覆蓋位於一第一側表面之上的一閘極絕緣膜的上部部分的一第二雜質擴散區域、及連接至該第一雜質擴散區域且設置於該半導體基板之上以至少覆蓋位於一第二側表面之上的閘極絕緣膜的一第三雜質擴散區域，該通道區域僅形成於位於該第一雜質擴散區域和該第二雜質擴散區域之間的該第一側表面之上，以使得與習知的半導體裝置相比(其中通道區域係形成於三個表面，其為閘極電極溝槽的底部表面和對向側表面)能夠降低通道電阻。如此，能夠達到充足的電晶體導通電流。
此外，藉由在該閘極電極溝槽的第二側表面側上設置另一閘極電極溝槽，且配置鄰近於這個閘極電極溝槽的另一電晶體，沒有通道區域在該等閘極電極溝槽之間形成。如此，當閘極電極溝槽的配置節距變窄，因為一電晶體的操作狀態不會干擾與其鄰近的另一電晶體的操作狀態，所以能夠獨立地操作各個電晶體。
藉由設置配置成掩蓋一閘極電極溝槽的下部部分且一中介閘極絕緣膜於其間的一閘極電極、及配置成掩蓋閘極電極溝槽以覆蓋該閘極電極的上部表面的一埋設絕緣膜，在半導體基板的表面之上沒有閘極電極的突出部。如此，在半導體裝置為例如DRAM的實例中，由於有助於在隨後製程步驟中位元線和電容器的形成，因而易於製造該半導體裝置。
實施例：
本案發明人最近察覺到，隨著在DRAM中奈米尺度的記憶單元的發展，由於設置於一個主動區域的二個鄰近的單元之間的間距的縮小，在一個實例中，其中一個單元儲存資料「0」而另一 單元儲存資料「1」，且其中對儲存資料「0」的單元進行重複連續的存取，儲存於資料「1」單元的資料被鄰近單元之間的干擾故障(disturbance failure)(以下簡稱為「干擾故障」)所破壞。這個干擾故障可為半導體裝置可靠性喪失的原因。
圖26係平面圖，顯示習知DRAM佈局的範例，且圖27係圖26所示DRAM沿著線段Z-Z的橫剖面圖。
以下將參考圖26和圖27，說明本案發明人對於上述干擾故障之知識。
參考圖26，複數主動區域302係以有規律的方式配置於半導體基板301的表面上。主動區域302的每一者係由元件分離區域303所圍繞，其中形成於半導體基板301的表面之中的一溝槽係由一絕緣膜所掩蓋。在Y方向延伸的複數字元線WL係配置於與主動區域302交叉的Y方向上。
參考圖27，字元線WL1及WL2係藉由透過中介閘極絕緣膜305掩蓋跨設於在半導體基板的表面之中複數主動區域302及元件分離區域303的溝槽而形成。
蓋絕緣膜(cap insulating film)306在字元線WL1和WL2的上部表面處被埋設進溝槽中。二個字元線WL1和WL2設置成與一個主動區域302交叉。
二個字元線WL1和WL2構成二個對應的電晶體Tr1和Tr2的閘極電極。除了由字元線WL1所構成的閘極電極之外，電晶體Tr1由一汲極擴散層307和一源極擴散層308所構成。
除了由字元線WL2所構成的閘極電極之外，電晶體Tr2由一汲極擴散層312和一源極擴散層308所構成。源極擴散層308係為電晶體Tr1和Tr2所共用，且連接至在位元線接觸窗311之位元線BL。
汲極擴散層307和312，經由形成於層間絕緣膜309之中的中介接觸窗插塞310，分別連接至下部電極313和314(儲存節點)。
下部電極313和314，與未顯示的電容器絕緣膜和上部電極一起，各自形成電容元件316和317。與以字元線所掩蓋的溝槽的 底部表面和二個對向側表面相對的半導體基板301的表面，係電晶體Tr1和Tr2的通道。
舉例來說，在導通狀態的字元線WL1形成電晶體Tr1的通道的狀況下，若施加低準位電位於位元線319，下部電極313改變為低準位，之後藉由將字元線WL1置於截止狀態，低準位(資料「0」)資訊被儲存於下部電極313。
舉例來說，在字元線WL2處於形成電晶體Tr2的通道之導通狀態之時，若施加高準位電位至位元線319，下部電極314改變至高準位，之後藉由將字元線WL2置於截止狀態，將高準位(資料「1」)資訊儲存於下部電極314。
基於這些操作狀態，形成一個狀態，其中下部電極313儲存低準位且下部電極314儲存高準位。在這個狀態下，對應於下側下部電極313之字元線WL1的導通和截止被重複進行(對應於利用相同字元線WL1的另一主動區域的單元操作)。
結果，在電晶體Tr1的通道中所感應的電子e-到達鄰近汲極擴散層312，破壞儲存於下部電極314的高準位資訊而將其狀態改變為低準位。
亦即是，發生一種故障模式，其中將一個「1」資料改變為「0」資料。這個故障係取決於字元線WL1的導通/截止操作的數量，且當重複導通/截止操作例如10,000次時，破壞複數單元其中之一單元，其以每100,000操作10次的單元破壞頻率發生。
雖然鄰近單元應該獨立地維持其個別的資訊，但是當干擾故障發生時，存在有一個鄰近單元的操作狀態導致另一單元中的儲存狀態改變的問題，半導體裝置(DRAM)的正常操作因而受到妨礙，且其可靠性喪失。
在大單元尺寸的狀況下，即如圖26所示由最小製程尺寸F所決定的字元線WL1和字元線WL2之間的間距L係70 nm，此干擾故障不會造成問題。
然而，隨著記憶單元縮小，當字元線WL1和字元線WL2之間的間距變成小於50 nm之時，這個問題變得顯著。當間距變 得更小時，這成為更大的問題。
以下將參考圖式描述應用本發明之實施例。在以下說明中所使用的圖式係以說明本發明的實施例的構造為目的，且其中所示各種部件的尺寸、厚度、面積等等可能與實際半導體裝置之中的尺寸關係不同。
第一實施例：
圖1係設置在根據本發明第一實施例的半導體裝置中的記憶單元陣列的簡化平面圖，且圖2係圖1所示記憶單元陣列沿著線段A-A的橫剖面圖。
在圖1和圖2中，顯示一DRAM作為根據第一實施例的半導體裝置10的範例。圖1顯示在DRAM中記憶單元陣列之佈局的範例。
在圖1中，X方向表示位元線34的延伸方向，且Y方向表示閘極電極22、第二元件分離區域17的延伸方向(第一方向)，Y方向係垂直於X方向。
在圖1中，為了說明的方便，記憶單元陣列11的組成元件中，僅顯示半導體基板13、第一元件分離區域14、主動區域16、第二元件分離區域17、閘極電極溝槽18、閘極電極22、位元線34、電容器接觸窗插塞42、電容器接觸墊44、及複數元件形成區域R，其他記憶單元陣列11的組成元件則在圖式中省略。
在圖2中，以示意圖形式顯示在圖1中所示實際上延伸於X方向上的位元線34，且在圖2中與圖1所示半導體裝置10之中相同的組成元件被分配以相同的參考符號。
根據第一實施例的半導體裝置10具有記憶單元區域，圖1和圖2所示記憶單元陣列11形成於該記憶單元區域之中，且將未顯示的周邊電路區域(周邊電路系統形成於該區域之中)配置於該記憶單元區域的周邊之中。
參考圖1和圖2，設置於根據第一實施例的半導體裝置10之中的記憶單元陣列11具有半導體基板13、第一元件分離區域 14、具有複數元件形成區域R的主動區域16、第二元件分離區域17、閘極電極溝槽18、第一和第二電晶體19-1和19-2、閘極絕緣膜21、閘極電極22(其為一埋設閘極電極)、埋設絕緣膜24、遮罩絕緣膜26、第一雜質擴散區域27、第二雜質擴散區域28、第三雜質擴散區域29、開口部32、位元線接觸窗插塞33、位元線34、蓋絕緣膜36、側壁膜37、層間絕緣膜38、接觸窗開口41、電容器接觸窗插塞42、電容器接觸墊44、矽氮化物膜46、及電容器48。
參考圖1和圖2，半導體基板13係一片狀基板。一p型單晶矽基板可用以作為半導體基板13。在此狀態，半導體基板13的p型雜質濃度可例如1×1016 atoms/cm2。
參考圖1，第一元件分離區域14具有一第一元件分離溝槽51及一第一元件分離絕緣膜52。該第一元件分離溝槽51係形成於半導體基板13之上，以在對於圖1所示X方向呈一給定的傾斜角度之方向(第二方向)上延伸。複數第一元件分離溝槽51係具有在圖1所示Y方向一給定的間距而形成。該第一元件分離溝槽51的深度可例如250 nm。
第一元件分離絕緣膜52被配置以掩蓋該第一元件分離溝槽51。雖未加以描繪，第一元件分離絕緣膜52的上部表面係對於半導體基板13的表面13a齊平。舉例來說，矽氧化物膜(SiO2膜)可用以作為第一元件分離絕緣膜52。
具有上述構造的第一元件分離區域14分割主動區域16，其在第二方向呈帶狀延伸。主動區域16的每一者具有複數元件形成區域R。
參考圖1和圖2，第二元件分離區域17具有一第二元件分離溝槽54及一第二元件分離絕緣膜55。該第二元件分離溝槽54係形成於半導體基板13之上，以延伸於圖1所示Y方向(第一方向)上。如此，第二元件分離溝槽54與第一元件分離區域14的一部份相交。第二元件分離溝槽54被形成以夾設配置成互相鄰近的兩個閘極電極22。
閘極電極22之每一者構成一記憶單元字元線。亦即，在本實施例之中的記憶單元中，延伸於Y方向的一個第二元件分離區域17與二個閘極電極22(字元線)形成一個配對，如此重複地配置於X方向。
第二元件分離溝槽54的深度可例如250 nm。
配置第二元件分離絕緣膜55，以掩蓋第二元件分離溝槽54和形成於遮罩絕緣膜26的一開口部26A。第二元件分離絕緣膜55的上部表面55a係相對於遮罩絕緣膜26的上部表面26a齊平。舉例來說，矽氧化物膜(SiO2膜)可用以作為第二元件分離絕緣膜55。
具有上述構造的第二元件分離區域17在第二方向分割複數元件形成區域R。
以此方式，藉由設置形成於半導體基板13之第一元件分離區域14之中的第一元件分離溝槽51，其建構成以第一元件分離絕緣膜52加以掩蓋，以及設置形成於半導體基板13之第二元件分離區域17之中的第二元件分離溝槽54，其建構成以第二元件分離絕緣膜55加以掩蓋，以將主動區域16分割成複數個元件形成區域R，與將施加以負電位之虛擬閘極電極(未顯示)設置於第二元件分離溝槽54之中且閘極絕緣膜21介於其間而分割出複數元件形成區域R的實例相比，由於沒有虛擬閘極電極之電位於第一和第二電晶體19-1和19-2上的不良效應，不僅能夠易於開啟第一和第二電晶體19-1和19-2，且能夠增進記憶單元陣列11的資料保持特性。
參考圖1和圖2，兩個閘極電極溝槽18設置於半導體基板13之中，以在二個第二元件分離區域17之間延伸於Y方向。閘極電極溝槽18以內表面分割，該內表面係由底部表面18c和對向的第一和第二側表面18a及18b所構成。兩個閘極電極溝槽18設置成其第二側表面18b係互相對向。
閘極電極溝槽18建構成具有較第一和第二元件分離溝槽51和54的深度(第一和第二元件分離區域14和17的深度)為淺的 深度。若第一和第二元件分離溝槽51和54的深度係250 nm，閘極電極溝槽18的深度可為例如150 nm。
參考圖2，第一和第二電晶體19-1和19-2係溝槽閘極電晶體，其具有閘極絕緣膜21、閘極電極22、埋設絕緣膜24、第一雜質擴散區域27、第二雜質擴散區域28、及第三雜質擴散區域29。
如圖2所示，第一和第二電晶體19-1和19-2係配置成互相鄰近。第三雜質擴散區域29係作為第一和第二電晶體19-1和19-2共用的雜質擴散區域(在圖2所示構造中之一汲極區域)。
亦即是，第一電晶體19-1的閘極電極溝槽18的第二側表面18b與第二電晶體19-2的閘極電極溝槽18的第二側表面18b係建構成互相對向，而第三雜質擴散區域29位於其間。
圖3係圖1所示記憶單元陣列沿著線段A-A方向的橫剖面圖。在圖3中，僅顯示說明所需要的圖1所示記憶單元陣列的組成元件的部分。在圖3中，與圖1和圖2所示結構中相同的組成元件被分配以相同的參考符號。
參考圖1和圖3，複數元件形成區域R在第二方向上由第二元件分離區域17加以分離。
藉此，形成於元件形成區域R之中的第一和第二電晶體19-1和19-2，在第二方向上，藉由第二元件分離區域17，與形成於配置在上述元件形成區域R鄰近位置的另一元件形成區域R之中的第一和第二電晶體19-1和19-2加以分離。
參考圖2，閘極絕緣膜21設置成覆蓋各個閘極電極溝槽18第一和第二側表面18a和18b與閘極電極溝槽18的底部表面18c。 單層矽氧化物膜(SiO2膜)、氮化矽氧化物膜(SiON膜)、疊層(laminated)矽氧化物膜(SiO2膜)、或在矽氧化物膜(SiO2膜)之上的矽氮化物膜(SiN膜)的疊層膜等等，可用以作為閘極絕緣膜21。
在使用一單層的矽氧化物膜(SiO2膜)作為閘極絕緣膜21的實例中，閘極絕緣膜21的厚度可為例如6 nm。
參考圖2，閘極電極22配置成掩蓋於閘極電極溝槽18的下 部部分，而閘極絕緣膜21介於其間。藉此，閘極電極22的上部表面22a配置於較半導體基板13的表面13a為低的位置。可使閘極電極22具有例如鈦氮化物膜和鎢膜之依序疊層的疊層結構。
參考圖2，埋設絕緣膜24配置成覆蓋閘極電極22的上部表面22a，且掩蓋閘極絕緣膜21於其中形成之閘極電極溝槽18。
埋設絕緣膜24的上部部分突出半導體基板13的表面13a之外，且這個突出部分的上部表面24a係相對於遮罩絕緣膜26的上部表面26a齊平。矽氧化物(SiO2膜)可用以作為埋設絕緣膜24。
參考圖2，遮罩絕緣膜26係設置於第二雜質擴散區域28的上部表面28a之上。遮罩絕緣膜26具有呈形成於第二元件分離區域54中之溝槽之形狀的開口部26A。遮罩絕緣膜26作為以非等向蝕刻在半導體基板13之中形成第二元件分離溝槽54之時的蝕刻遮罩。矽氮化物膜係用以作為遮罩絕緣膜26，其中遮罩絕緣膜26的厚度可為例如50 nm。
參考圖2，第一雜質擴散區域27係設置於兩個閘極電極溝槽18每一者的底部部分。
第一雜質擴散區域27係藉由將具有不同於半導體基板13(p型矽基板)之傳導型式的n型雜質植入兩個閘極電極溝槽18的底部表面18c所形成的區域。第一雜質擴散區域27覆蓋閘極絕緣膜21，其形成於兩個閘極電極溝槽18的底部表面18c之上。
兩個第一雜質擴散區域27的底部部分27A係連接至第三雜質擴散區域29的底部部分29。第一雜質擴散區域27的底部部分27A，較第三雜質擴散區域29的底部部分29A更朝向半導體基板13的後表面13b側突出。
藉此，階部56被設置於第一雜質擴散區域27的底部部分27A和第三雜質擴散區域29的底部部分29A之間。對照第三雜質擴散區域29的底部部分29A之第一雜質擴散區域27的底部部分27A的突出量，可為例如30 nm。
具有上述構造的兩個第一雜質擴散區域27，與第三雜質擴散區域29一起，作為第一及第二電晶體19-1及19-2共用之源極/ 汲極區域(具體而言，在圖2所示本實施例的結構的實例中的汲極區域)。
第一雜質擴散區域27配置於與第二雜質擴散區域28分離的位置(具體而言，在圖2的實例中，向下分離)，且不連接至第二雜質擴散區域28。
設置於第一側表面18a之上的閘極絕緣膜21在第一雜質擴散區域27和第二雜質擴散區域28之間被暴露。在第一側表面18a中，自第一和第二雜質擴散區域27和28所暴露的部分，係作為第一和第二電晶體19-1和19-2的通道區域。
參考圖2，第二雜質擴散區域28係設置於在半導體基板13之中該第一側表面18a側的位置，以覆蓋形成於閘極電極溝槽18的第一側表面18a之上的閘極絕緣膜21的上部部分21A。
亦即，該構造為：第一電晶體19-1的閘極電極溝槽18的第一側表面18a及第二電晶體19-2的閘極電極溝槽18的第一側表面18a，與第二元件分離溝槽54的側表面對向，而半導體基板13介於其間。
因此，第二雜質擴散區域28係設置成包含夾設於第一側表面18a和第二元件分離溝槽54之間的半導體基板13的上部表面13a，且亦覆蓋形成於該第一側表面18a之上的閘極絕緣膜21的上部部分21A。
第二雜質擴散區域28的底部表面28b係配置於較埋設於閘極電極溝槽18內部的閘極電極22的上部表面22a為高的位置(在半導體基板13的上部表面13a側的位置)。所期望的是，包含第二雜質擴散區域28的底部表面28b的水平線與包含被埋設之閘極電極22的上部表面22a的水平線之間的距離在10 nm之內。
第二雜質擴散區域28係相對於第一和第二電晶體19-1和19-2的閘極電極22的每一者而加以設置。
第二雜質擴散區域28係一雜質擴散區域，其作為第一和第二電晶體19-1和19-2的源極/汲極區域(具體而言，圖2所示本實施例的結構的實例中的源極區域)。在p型矽基板作為半導體基 板13的實例中，第二雜質擴散區域28係藉由將n型雜質離子植入半導體基板13而形成。
參考圖2，第三雜質擴散區域29係設置於配置在兩個閘極電極溝槽18之間的半導體基板13的整體之上。藉此，第三雜質擴散區域29配置成覆蓋設置在兩個閘極電極溝槽18的第二側表面18b之上的全部閘極絕緣膜21。在p型矽基板作為半導體基板13的實例中，第三雜質擴散區域29係藉由將n型雜質離子植入半導體基板13而加以形成。
如上所述，第三雜質擴散區域29係連接至第一雜質擴散區域27的底部部分27A，並且與第一雜質擴散區域27一起，作為第一和第二電晶體19-1和19-2共同的源極/汲極區域(具體而言，在圖2所示結構的實例中的汲極區域)。
以此方式，藉由設置：在互相鄰近配置的兩個閘極電極溝槽18的底部部分上的第一雜質擴散區域27、覆蓋配置於兩個閘極電極溝槽18的第一側表面18a之上的閘極絕緣膜21之上部部分21A的第二雜質擴散區域28、覆蓋配置於兩個閘極電極溝槽18的第二側表面18b的全部閘極絕緣膜21並連接至第一雜質擴散區域27的第三雜質擴散區域29、及第一雜質擴散區域27的底部部分27A和第三雜質擴散區域29的底部部分29A之間的階部56，本實施例能夠僅在與位於第一雜質擴散區域27和第二雜質擴散區域28之間的第一側表面18a接觸之半導體基板13的部分之中形成通道區域。
具體而言，通道區域不形成於與第二側表面18b接觸的半導體基板13之中(換言之，位於第一和第二電晶體19-1和19-2之間的半導體基板13)以及與底部部分18c接觸的半導體基板13之中。
亦即，本實施例能夠形成一構造，俾使在構成閘極電極溝槽18的三個表面中，僅有兩個表面，即一個側表面(第一側表面18a)及底部表面(底部表面18c)，形成通道區域，而另一側表面(第二側表面18b)則不形成通道區域。
亦即，本實施例能夠形成較習知電晶體之中者為小的通道區域，其中在第一和第二電晶體19-1和19-2在導通狀態時，導通電流流動。藉此，縱使在奈米尺度記憶單元中，能夠降低通道電阻而增加導通電流。
此外，本實施例能夠在第一和第二電晶體19-1和19-2其中之一運作時，抑制造成另一個電晶體誤動作的不良效應。
因此，縱使在半導體裝置10係奈米尺度的且閘極電極22以一狹窄的配置節距加以配置的實例中，能夠達到第一和第二電晶體19-1和19-2獨立而穩定的運作。
此外，藉由具有第一雜質擴散區域27，其設置在互相鄰近配置的兩個閘極電極溝槽18的底部部分，以及第三雜質擴散區域29，其設置成覆蓋配置於該二個閘極電極溝槽18的第二側表面18b上的全部閘極絕緣膜21且連接第一雜質擴散區域27，當建立一個狀態，其中低準位儲存於電連接第一電晶體19-1的下部電極57之中而高準位儲存於電連接第二電晶體19-2的下部電極57之中，且在此狀態中假設對應於第一電晶體19-1之閘極電極22(字元線)的導通/截止係重複進行，因為在第一電晶體19-1的通道之中所感應的電子e-(未顯示)被捕捉(trap)於由n型雜質所構成的第一和第三雜質擴散區域27和29，所以能夠抑制在第一電晶體19-1的通道中所感應的電子e-到達第二電晶體19-2的第二雜質擴散區域28(汲極區域)。
藉此，由於在第一電晶體19-1的通道中所感應的電子e-不會破壞儲存於電連接至第二電晶體19-2的下部電極57之中的高準位資訊而將其改變為低準位狀態，因此能夠抑制干擾故障(一個鄰近單元的操作狀態改變另一單元的儲存狀態)的發生。
此外，縱使在具有等於或小於50 nm之互相鄰近配置的兩個閘極電極22之間的間距的DRAM之中，本實施例能夠抑制上述干擾故障。
參考圖2，開口部32係形成於由兩個閘極電極溝槽18突出的埋設絕緣膜24之間。開口部32被形成以暴露第三雜質擴散區 域29的上部表面29a。
參考圖2，位元線接觸窗插塞33設置成掩蓋開口部32，且係與位元線34整體地構成。位元線接觸窗插塞33的下端，與第三雜質擴散區域29的下部表面29a接觸。在位元線34係由多晶矽膜、鈦氮化物(TiN)膜、及鎢(W)膜之依序的疊層膜所構成的實例中，位元線接觸窗插塞33可由多晶矽膜所構成。
參考圖2，位元線34係設置在埋設絕緣膜24的上部表面24a之上，且係與位元線接觸窗插塞33整體性地加以構成。藉此，位元線34經由位元線接觸窗插塞33電連接至第三雜質擴散區域29。
用於位元線34的材料可為多晶矽膜、鈦氮化物膜、及鎢膜之依序的疊層膜的疊層膜，或鈦氮化物膜等等。
參考圖2，蓋絕緣膜36被設置以覆蓋位元線34的上部表面。除了保護位元線34的上部表面之外，當藉由非等向蝕刻圖案化成為位元線34的基材之時，蓋絕緣膜36係作為蝕刻遮罩。可使用矽氮化物膜(SiN膜)和矽氧化物膜(SiO2膜)之相繼的疊層膜作為蓋絕緣膜36。
參考圖2，側壁膜37設置成覆蓋位元線34的側表面。側壁膜37具有保護位元線34側壁的功能。可使用矽氮化物膜(SiN膜)和矽氧化物膜(SiO2膜)之依次疊層膜作為側壁膜37。
參考圖2，層間絕緣膜38係設置於遮罩絕緣膜26的上部表面26a之上，以及第二元件分離絕緣膜55的上部表面55a之上。層間絕緣膜38的上部表面38a係與蓋絕緣膜36的上部表面36a齊平。由CVD(化學氣相沉積)所形成的矽氧化物膜(SiO2)或由SOG(旋轉塗佈玻璃)所形成的絕緣膜(矽氧化物膜(SiO2))可用以作為層間絕緣膜38。
參考圖2，接觸窗開口41係形成於埋設絕緣膜24、遮罩絕緣膜26、及層間絕緣膜38之中，以暴露第二雜質擴散區域28的上部表面28a的一部分。
參考圖2，電容器接觸窗插塞42設置成掩蓋接觸窗開口41。電容器接觸窗插塞42的下端，與第二雜質擴散區域28的上部表 面28a的一部分接觸。
藉此，電容器接觸窗插塞42係電連接至第二雜質擴散區域28。電容器接觸窗插塞42的上部表面42a係與層間絕緣膜38的上部表面38a齊平。電容器接觸窗插塞42可建構成例如鈦氮化物膜和鎢氮化物膜的依次疊層膜之疊層結構。
參考圖2，電容器接觸墊44係設置於層間絕緣膜38的上部表面38，以使其一部分連接至電容器接觸窗插塞42的上部表面42a。構成電容器48的下部電極57，係連接至電容器接觸墊44之上。藉此，電容器接觸墊44係電連接至電容器接觸窗插塞和下部電極57。
參考圖1，電容器接觸墊44係製作成圓形，且在Y方向上相對於電容器接觸窗插塞42以鋸齒形態加以配置。這些電容器接觸墊44係配置在X方向上鄰近位元線之間。
亦即，將電容器接觸墊44配置成：在Y方向每隔一個閘極電極22之上配置電容器接觸墊44的中心部，或是在Y方向每隔一個閘極電極22的側表面之上配置電容器接觸墊44的中心部，且以這些位置其中一者在Y方向以鋸齒狀配置重複。換言之，電容器接觸墊44係以鋸齒形態在Y方向加以配置。
參考圖2，矽氮化物膜39設置在第二層間絕緣膜33的上部表面33a之上，以圍繞電容器接觸墊38的外周圍。
一電容器48具有：一下部電極57、複數下部電極共同的電容器絕緣膜58、及複數下部電極57共同的上部電極。
下部電極57係設置於電容器接觸墊44之上，且連接至電容器接觸墊44。下部電極57係冠狀。
電容器絕緣膜58設置成覆蓋自矽氮化物膜46暴露的複數下部電極57的表面以及矽氮化物膜46的上部表面。
上部電極59設置成覆蓋電容器絕緣膜58的表面。上部電極59配置成掩蓋其中形成有電容器絕緣膜58的下部電極58的內部，以及該複數下部電極57之間。
上述構造之電容器48經由電容器接觸墊44電連接至第二雜 質擴散區域28。
覆蓋上部電極59的上部表面59a的層間絕緣膜(未顯示)、設置於該層間絕緣膜之內的接觸窗插塞(未顯示)、及連接至該接觸窗插塞的互連件亦可加以設置。
根據第一實施例的半導體裝置，藉由設置：在互相鄰接配置的兩個閘極電極溝槽18的底部部分之上的第一雜質擴散區域27、設置於半導體基板13之上以覆蓋配置於兩個閘極電極溝槽18的第一側表面18a之上的閘極絕緣膜21的上部部分21A之第二雜質擴散區域28、設置於半導體基板13之上以覆蓋在兩個閘極電極溝槽18的第二側表面18b之上的整個閘極絕緣膜21且連接至第一雜質擴散區域27的第三雜質擴散區域29，且一階部56係設置於第一雜質擴散區域27的底部部分27A與第三雜質擴散區域29的底部部分29A之間，一個通道區域僅形成於接觸位在第一雜質擴散區域27和第二雜質擴散區域28之間的第一側表面18a的半導體基板13的第一側表面18a的部分。
因此，與其中在閘極電極溝槽的三個表面(二個對向側表面和底部表面)上形成通道區域的習知半導體裝置相比，由於能夠降低通道電阻，可達到足夠的第一和第二電晶體19-1和19-2導通電流。
二個閘極電極溝槽18係設置於第三雜質擴散區域29的兩側，以包夾該第三雜質擴散區域29，且第三雜質擴散區域29亦係設置於由第二側表面18b所包夾的的半導體基板13的上部表面13a到閘極電極溝槽18的底部表面18c的全體部分，以使得沒有通道區域在兩個閘極電極溝槽18之間形成。
藉此，在閘極電極溝槽18的配置節距係窄的實例中，當操作第一和第二電晶體19-1和19-2其中一者之時，因為其操作狀態不干擾另一鄰近的電晶體，所以能夠獨立地操作第一和第二電晶體19-1和19-2。
此外，藉由具有：設置在互相鄰近配置的兩個閘極電極溝槽18的底部部分的第一雜質擴散區域27、及設置在半導體基板13 之中以覆蓋在兩個閘極電極溝槽18的第二側表面18b之上的整個閘極絕緣膜21且連接該第一雜質擴散區域27的第三雜質擴散區域29，當建立一個狀況，其中在電連接第一電晶體19-1的下部電極57之中儲存低準位且在電連接第二電晶體19-2的下部電極之中儲存高準位，並且假設在這個狀況中對應於第一電晶體19-1的閘極電極22(字元線)的導通/截止被重複進行，由於在第一電晶體19-1的通道之中所感應的電子e-(未顯示)被捕捉於由n型雜質所構成的第一和第三雜質擴散區域27和29之中，能夠抑制第一電晶體19-1的通道之中所感應的電子e-到達第二電晶體19-2的第二雜質擴散區域28(汲極區域)。
藉此，因為在第一電晶體19-1的通道之中所感應的電子e-不會將儲存於電連接至第二電晶體19-2的下部電極57之中的高準位資訊改變為低準位，本實施例能夠抑制干擾故障(一個鄰近單元的操作狀態改變另一單元所儲存的狀態)的發生。
此外，縱使在具有等於或小於50 nm之互相鄰近配置的兩個閘極電極22之間的間距的DRAM之中，本實施例能夠抑制上述干擾故障的發生。
藉由設置配置成掩蓋閘極電極溝槽18的下部部分的閘極電極22(閘極絕緣膜21介於其間)、及配置成掩蓋閘極電極溝槽18以覆蓋閘極電極22的上部表面22a的埋設絕緣膜24，在半導體基板13的表面13a之上沒有閘極電極22的突出部。
藉此，在其中半導體裝置10如在第一實施例中DRAM的實例中，由於有助於在形成閘極電極22之製程步驟之隨後的製程步驟中形成位元線34和電容器48，半導體裝置10可容易地加以製造。
圖4係橫剖面圖，顯示設置在根據本發明第一實施例的變形範例的半導體裝置中的記憶單元陣列的一般構造。圖4所示之剖面對應圖2所示記憶單元陣列的剖面。對於與圖2所示結構相同的構成部件，在圖4中分配以相同的參考符號。在圖4中，提供一DRAM，作為根據第一實施例之變形範例的半導體裝置60的範 例。
參考圖4，除了造成設置在已描述的第一實施例的半導體裝置10的記憶單元陣列11之中的第三雜質擴散區域29的底部部分29A較第一雜質擴散區域27的底部部分27A更為朝向半導體基板13的後表面13b突出，藉此在第一雜質擴散區域27的底部部分27A和第三雜質擴散區域29的底部部分29A之間提供一階部62之外，設置於第一實施例的變形範例的半導體裝置60之中的記憶單元陣列61係與記憶單元陣列11具相同構造。
根據具有上述構造之第一實施例的變形之半導體裝置60，藉由具有連接至第一雜質擴散區域27並且由第一雜質擴散區域27的底部部分27A朝向半導體基板13的後表面13b側突出之第三雜質擴散區域29，當建立一種狀態，其中低準位儲存於電連接第一電晶體19-1的下部電極57之中而高準位儲存於電連接第二電晶體19-2的下部電極57之中，且在這個狀態中對應於第一電晶體19-1的閘極電極22(字元線)的導通/截止係重複進行，在第一電晶體19-1的通道中所感應的電子e-(未顯示)可被捕捉於第三雜質擴散區域29的底部部分29A，且該電子不會被捕捉於第一雜質擴散區域27之中。
亦即，與第一實施例的半導體裝置10的構造相比，能夠增進捕捉在第一電晶體19-1的通道中所感應的電子e-(未顯示)之機率。
藉此，因為在第一電晶體19-1的通道中所感應的電子e-不會將儲存於電連接至第二電晶體19-2之下部電極57的高準位資訊改變為低準位狀態而將該資訊破壞，所以能夠準確地抑制干擾故障(其中一個鄰近單元的操作狀態改變另一單元所儲存的狀態)的發生。
第一實施例的變形範例的半導體裝置60可達成與第一實施例的半導體裝置10的相同功效。
具體而言，因為能夠使在第一和第二電晶體19-1和19-2在導通狀態時導通電流流動於其中的通道區域較習知電晶體小，縱 使在奈米尺度記憶單元之中，亦能夠降低通道電阻且增加導通電流。
此外，因為能夠在第一和第二電晶體19-1和19-2其中一者操作時抑制造成另一個電晶體誤動作的不良效應，縱使在半導體裝置60係奈米尺度且閘極電極22係以窄的配置節距加以配置的實例中，亦能夠達到第一和第二電晶體19-1和19-2之獨立而穩定的操作。
圖5A到圖18係顯示製造根據本發明的第一實施例之半導體裝置之內的記憶單元陣列的製程步驟。
以下將參考圖5A到圖18，描述根據第一實施例之半導體裝置10(具體而言，記憶單元陣列11)的製造方法。
首先，在圖5A到圖5C所示製程步驟之中，形成墊氧化物膜65於半導體基板13的表面13a之上。然後，形成具有溝槽狀開口部66a的矽氮化物膜66於墊氧化物膜65之上。
當完成上述步驟時，形成複數開口部66a，其以對於如圖5A所示之X方向之一給定的傾斜角度在一方向(第二方向)上呈帶狀而延伸，且在Y方向具有一給定的間距。
形成開口部66a，以將對應於第一元件分離溝槽51的形成區域之墊氧化膜65的上部表面暴露。藉由形成圖案化光阻(未顯示)於矽氮化物膜66之上，且藉由利用該光阻作為遮罩之非等向蝕刻，蝕刻該矽氮化物膜66，形成開口部66a。在形成該開口部66a之後，移除該光阻。
接著，利用具有開口部66a之矽氮化物膜66作為遮罩進行非等向蝕刻(具體而言，乾式蝕刻)，以蝕刻半導體基板13，並形成延伸於第二方向的第一元件分離溝槽51。
第一元件分離溝槽51的寬度W1可為例如43 nm。第一元件分離溝槽51的深度D1(關於半導體基板13的表面13a的深度)可為例如250 nm。
接著，在圖6A到6C所示製程步驟中，形成掩蓋該第一元件分離溝槽51的第一元件分離絕緣膜52。
具體而言，第一元件分離溝槽51係以藉由HDP(高密度電漿)CVD所形成的矽氧化物膜(SiO2膜)加以掩蓋，或以藉由利用SOG(旋轉塗佈玻璃)方法之塗佈所形成的矽氧化物膜(SiO2膜)而加以掩蓋。
之後，執行CMP(化學機械拋光法)，以移除沉積於矽氮化物膜66的上部表面之上的矽氧化物膜(SiO2膜)，藉此將由矽氧化物膜(SiO2膜)所構成的第一元件分離絕緣膜52形成於第一元件分離溝槽51之中。
藉此，形成第一元件分離區域14，其由第一元件分離溝槽51和第一元件分離絕緣膜52所構成，並且將延伸於第二方向的帶狀主動區域16分割。
接下來，在圖7A到圖7C的製程步驟中，移除圖6A到圖6C所示的矽氮化物膜66，在這之後，移除墊氧化物膜65。具體而言，使用熱磷酸以移除矽氮化物膜66，之後，使用HF(氟化氫)蝕刻液體以移除墊氧化物膜65。藉此，暴露帶狀主動區域16。
接著，在第一元件分離絕緣膜52之中，移除突出半導體基板13的表面13a的部分，以使第一元件分離絕緣膜52的上部表面52a與半導體基板13的表面13a齊平。由半導體基板13的表面13a突出的第一元件分離絕緣膜52係藉由例如濕式蝕刻而加以移除。
接下來，在圖8A到圖8C所示的製程步驟中，具有溝槽狀開口部26A的遮罩絕緣膜26被形成於圖7A到圖7C所示之半導體基板13的表面13a及第一元件分離絕緣膜52的上部表面52a之上。
具體而言，形成遮罩絕緣膜26，係藉由形成覆蓋半導體基板13的表面13a及第一元件分離絕緣膜52的上部表面52a的矽氮化物膜(遮罩絕緣膜26的基材)，且接著形成圖案化至矽氮化物膜之上的光阻(未顯示)，且利用該光阻作為遮罩而藉由非等向蝕刻處理開口部26A。
當完成上述步驟，形成延伸於Y方向(第一方向)的複數 開口部26A，其以對於X方向(參考圖6A)預定的間距分離。開口部26A亦被形成以暴露對應於第二元件分離溝槽54的形成區域的半導體基板13的表面13a。在形成開口部26A之後，將光阻(未顯示)加以移除。
接著，執行非等向蝕刻(具體而言，乾式蝕刻)以蝕刻半導體基板13且形成延伸於第一方向的第二元件分離溝槽54，其中該非等向蝕刻係利用具有開口部26A之遮罩絕緣膜26作為遮罩。
第二元件分離溝槽54的深度D2(對於半導體基板13的表面13a的深度)可為例如250 nm。
接下來，形成掩蓋第二元件分離溝槽54的第二元件分離絕緣膜55。
具體而言，第二元件分離溝槽54係以由HDP CVD所形成的矽氧化物膜(SiO2膜)加以掩蓋，或以由利用SOG方法之塗佈所形成的矽氧化物膜(SiO2膜)加以掩蓋。
接下來，執行CMP以移除沉積於遮罩絕緣膜26的上部表面26a之上的絕緣膜，藉此在第二元件分離溝槽54之中形成第二元件分離絕緣膜55，該第二元件分離絕緣膜55由矽氧化物膜(SiO2膜)所構成的，且亦具有與遮罩絕緣膜26的上部表面26a齊平的上部表面55a。
藉此，形成第二元件分離區域17，其由第二元件分離溝槽54和第二元件分離絕緣膜55所構成，且將圖7A到7C所示之帶狀主動區域16分割成複數個元件形成區域R。
藉此，在形成第一元件分離區域14(由形成於半導體基板13之上的第一元件分離溝槽51以及掩蓋該第一元件分離溝槽51的第一元件分離絕緣膜52所構成，且分割帶狀主動區域16)之後，形成第二元件分離區域17，其由形成於半導體基板13之中的第二元件分離溝槽54以及掩蓋該第二元件分離溝槽54的第二元件分離絕緣膜55所構成，並且分割出複數個元件形成區域R；並且藉此，與將施加以負電位之虛擬閘極電極(未顯示)設置於第二元件分離溝槽54之中且中介以閘極絕緣膜21而分割出複數元 件形成區域R的情況相比，由於沒有虛擬閘極電極之電位於第一和第二電晶體19-1和19-2上的不良效應，不僅能夠易於開啟第一和第二電晶體19-1和19-2(參考圖2)，且能夠增進記憶單元陣列11的資料保持特性。
接著，在圖9A到9C所示製程步驟中，在位於兩個第二元件分離區域17之間的遮罩絕緣膜26之中形成延伸於Y方向的兩個溝槽狀的開口部26B。
當完成上述步驟，形成開口部26B，以暴露對應於閘極電極溝槽18的形成區域的半導體基板13的表面13a。
開口部26B形成圖案化於遮罩絕緣膜26之上的光阻(未顯示)，藉以藉由利用該光阻作為遮罩之非等向蝕刻(具體而言，乾式蝕刻)而將遮罩絕緣膜26加以蝕刻。在形成開口部26B之後，移除該光阻。
然後，執行非等向蝕刻(具體而言，乾式蝕刻)以蝕刻半導體基板13並且形成具有底部表面18c及對向之第一和第二側表面18a和18c的兩個第二閘極電極溝槽18，其中該非等向蝕刻係利用具有開口部26B的遮罩絕緣膜26作為遮罩。
當完成這個步驟，形成兩個閘極電極溝槽18，俾使二者之第二側表面18b透過半導體基板13(具體而言，半導體基板13的一部分，其中形成第三雜質擴散區域)而對向。形成閘極電極溝槽18的深度D3(對於半導體基板13的表面13a的深度)，俾使該深度較第一和第二元件分離溝槽51和54的深度D1和D2為淺。
當第一和第二元件分離溝槽51和54的深度D1和D2為250 nm時，閘極電極溝槽18的深度D3可為例如150 nm。
接下來，在圖10A到圖10C所示製程步驟中，於閘極電極溝槽18的底部表面18c執行選擇性的離子植入，其在10 keV能量及1×1013 atoms/cm2劑量的條件下導入n型雜質(與作為半導體基板13的p型矽基板不同之導電型雜質)砷(As)，藉以在閘極電極溝槽18的底部部分處形成第一雜質擴散區域27。
藉此，形成第一雜質擴散區域27，以覆蓋閘極電極溝槽18 的底部表面18c與對應於閘極電極溝槽18的底部部分之第一和第二側表面18a和18b的部分。
第一雜質擴散區域27被形成，俾使其深度較第一和第二元件分離區域14和17之深度為淺。
由抑制將砷(As)植入閘極電極溝槽18的第一和第二側表面18a和18b的觀點，而非圖10A到圖10C所示製程步驟中植入砷(As)，在形成閘極絕緣膜21之後，砷(As)可如圖10A到圖10C所示製程步驟所述加以植入，以在閘極電極溝槽18每一者之底部部分形成第一雜質擴散區域27。
然後，在圖11A到圖11C所示製程步驟中，形成閘極絕緣膜21，該閘極絕緣膜21覆蓋閘極電極溝槽18的第一和第二側表面18a和18b以及其底部表面18c。
可利用單層矽氧化物膜(SiO2膜)、氮化膜氧化物膜(SiON膜)、疊層矽氧化物膜(SiO2膜)、在矽氧化物膜(SiO2膜)之上矽氮化物膜(SiN膜)的疊層膜等等，作為閘極絕緣膜21。
在利用一單層矽氧化物膜(SiO2膜)作為閘極絕緣膜21的實例中，可藉由熱氧化形成閘極絕緣膜21。在這個實例中，閘極絕緣膜21的厚度可為例如6 nm。
接著，掩蓋閘極電極溝槽18的下部部分的閘極電極22被形成，而閘極絕緣膜21中介於其間，俾使該下部表面22a低於半導體基板13的表面13a。
具體而言，利用例如CVD，鈦氮化物膜和鎢膜被依次地加以疊層，以掩蓋閘極電極溝槽18，接著回蝕(etch back)鈦氮化物膜和鎢膜的全部表面，以在閘極電極溝槽18的下部部分中留下鈦氮化物膜和鎢膜，藉以形成由鈦氮化物膜和鎢膜所構成的閘極電極22。閘極電極22每一者構成記憶單元的一個字元線。
形成埋設絕緣膜24，其覆蓋閘極電極22的上部表面22a並且亦掩蓋閘極電極溝槽18和溝槽狀的開口部26B。
具體而言，由HDP CVD所形成的絕緣膜(舉例來說，矽氧化物(SiO2)膜)、或由SOG所形成的塗佈絕緣膜(舉例來說， 矽氧化物(SiO2)膜)，掩蓋閘極電極溝槽18的上部部分及開口部26B。
接下來，利用CMP，以移除在遮罩絕緣膜26的上部表面26a之上所形成的絕緣膜。藉此，形成埋設絕緣膜24，其由掩蓋閘極電極溝槽18及開口部26B的絕緣膜(舉例來說，矽氧化物(SiO2)膜)所構成，且具有與遮罩絕緣膜26的上部表面26a齊平的上部表面24a。
藉此，形成用於掩蓋形成閘極電極22的閘極電極溝槽18的埋設絕緣膜24，以覆蓋閘極電極22的上部表面22a，俾使閘極電極22不會向上突出超過半導體基板13的表面13a。
藉此，在半導體裝置10係如第一實施例中之DRAM的實例中，由於有助於晚於形成閘極電極22的製程步驟之隨後製程步驟之中位元線34和電容器48的形成，可容易地製造半導體裝置10。
接下來，在圖12A到圖12C所示製程步驟中，藉由離子植入，在100 keV之能量及1×1014 atoms/cm2劑量的條件下，將n型雜質(與作為半導體基板13的p型矽基板不同的導電型雜質)磷(P)導入圖11A到圖11C所示結構的整個表面，藉此在位於閘極電極溝槽18和第二元件分離區域17之間的半導體基板13之中形成第二雜質擴散區域28，並且亦形成雜質擴散區域71，其將成為位於兩個閘極電極溝槽18之間的半導體基板13之中的第三雜質擴散區域29的部分。
藉此，位於閘極電極溝槽18的第一表面18a側處的半導體基板13之上形成第二雜質擴散區域28，以覆蓋閘極絕緣膜21的上部部分21A，其形成於第一側表面18a之上。
第二雜質擴散區域28形成為包含第一側表面18a和第二元件分離溝槽54所包夾的半導體基板13的上部表面13a，並且第二雜質擴散區域28亦具有底部表面28b，其位置較被埋設的閘極電極22的上部表面22a為高。在這個階段，遮罩絕緣膜26的厚度可例如50 nm。
接著，在圖13A到圖13C所示的製程步驟之中，在埋設絕 緣膜24的上部表面24a、遮罩絕緣膜26的上部表面26a、及第二元件分離絕緣膜55的上部表面55a之上，形成光阻73，其中具有暴露位於埋設絕緣膜24之間的遮罩絕緣膜26的上部表面26a的溝槽狀開口部73a。
然後，利用光阻73作為遮罩，執行蝕刻(濕式蝕刻或乾式蝕刻)，以移除自開口部73a暴露之遮罩絕緣膜26。藉此，暴露雜質擴散區域71的上部表面71a，並且亦暴露與雜質擴散區域71的上部表面71a齊平之第一元件分離絕緣膜52的上部表面52a的一部分。
接著，在圖14A到圖14C所示的製程步驟之中，在80 keV之能量及5×1013 atoms/cm2劑量的條件下，藉由選擇性離子植入，將n型雜質(具有與作為半導體基板13的p型矽基板不同之導電型態的雜質)磷導入自光阻73暴露的雜質擴散區域71(或換句話說，形成雜質擴散區域71於其中的半導體基板13)，之後，執行熱處理，藉以在位於兩個閘極電極溝槽18之間的整個半導體基板13之中形成第三雜質擴散區域29，其連接至兩個第一雜質擴散區域27，且位於較第一雜質擴散區域27的下部部分27A之位置為淺的位置。
藉此，形成第三雜質擴散區域29，以覆蓋形成於兩個閘極電極溝槽18的第二側表面18b之上的整個閘極絕緣膜21，並且，具有閘極絕緣膜21、閘極電極22、埋設絕緣膜24、第一雜質擴散區域27、第二雜質擴散區域28、及第三雜質擴散區域29的第一和第二電晶體19-1、19-2亦被形成。
藉由將第三雜質擴散區域29的底部部分29A的位置形成為淺於第一雜質擴散區域27的底部部分27A的位置，在第三雜質擴散區域29的底部部分29A和兩個第一雜質擴散區域27的底部部分27A之間形成階部56。
由此形成第一雜質擴散區域27於互相鄰近配置的兩個閘極電極溝槽18的底部部分，且形成覆蓋位於該二個閘極電極溝槽18的第一側表面18a之上的閘極絕緣膜21的上部表面21A的第二雜 質擴散區域28，並且將第三雜質擴散區域29與第一雜質擴散區域27連接以覆蓋位於該二個閘極電極溝槽18的第二側表面18b之上的整個閘極絕緣膜21。藉此，通道區域僅形成在位於第一雜質擴散區域27和第二雜質擴散區域28之間之一部分的第一側表面18a處。
藉此，與通道區域形成於閘極電極溝槽的三個表面(二個對向側表面和底部表面)之上的習知半導體裝置相比，本發明能夠降低通道電阻。這賦予充足的第一和第二電晶體19-1和19-2的導通電流。
第三雜質擴散區域29係形成於由第二側表面18b所包夾的半導體基板13的上部表面13a至閘極電極溝槽18的底部表面18c之全體部分之上，俾使無通道區域形成於兩個閘極電極溝槽18之間。
藉此，在使閘極電極溝槽18的配置節距為狹窄的實例中，由於當第一和第二電晶體19-1和19-2其中一者被加以操作時，其操作狀態不會干擾另一鄰近電晶體，而能夠獨立地操作第一和第二電晶體19-1和19-2。
此外，藉由在互相鄰近配置的兩個閘極電極溝槽18各自的底部部分形成第一雜質擴散區域27，並且亦形成第三雜質擴散區域29以覆蓋配置於兩個閘極電極溝槽18的第二側表面18b之上的整個閘極絕緣膜21且連接至該第一雜質擴散區域27，當建立一個狀態，其中在電連接第一電晶體19-1的下部電極57之中儲存低準位且在電連接第二電晶體19-2的下部電極之中儲存高準位，並且假設在這個狀況中對應於第一電晶體19-1的閘極電極22(字元線)的導通/截止被重複進行，由於在第一電晶體19-1的通道之中所感應的電子e-(未顯示)被捕捉於由n型雜質所構成的第一和第三雜質擴散區域27和29之中，能夠抑制第一電晶體19-1的通道之中所感應的電子e-到達第二電晶體19-2的第二雜質擴散區域28(汲極區域)。
藉此，因為在第一電晶體19-1的通道之中所感應的電子e- 不會將儲存於電連接至第二電晶體19-2的下部電極57之中的高準位資訊改變為低準位狀態而加以改變，本實施例能夠抑制干擾故障(一個鄰近單元的操作狀態改變另一單元的儲存狀態)的發生。
此外，縱使在具有等於或小於50 nm之互相鄰近配置的兩個閘極電極22之間的間距的DRAM之中，本發明能夠抑制上述干擾故障的發生。
接下來，在圖15A到圖15C所示製程步驟之中，移除圖14A到圖14B所示之光阻73。
接著，在圖16所示製程步驟中，將延伸於X方向之被埋入開口部32的位元線接觸窗插塞33及配置於位元線接觸窗插塞33之上的位元線34(參考圖1)同時加以形成。
具體而言，未顯示之多晶矽膜、鈦氮化物膜、及鎢膜被依次地形成於埋設絕緣膜24的上部表面24a之上，以掩蓋開口部32(此時，形成多晶矽膜以掩蓋開口部32)。
接著，在未顯示之鎢膜上形成未顯示之矽氮化物膜(SiN膜)，該矽氮化物膜將作為蓋絕緣膜36之基材。
之後，運用光微影術形成光阻(未顯示)，以覆蓋在矽氮化物膜(SiN膜)之上的位元線34的形成區域。
接下來，藉由利用該光阻作為遮罩之非等向蝕刻(具體而言，乾式蝕刻)，將矽氮化物膜(SiN膜)、鎢膜、鈦氮化物膜、及多晶矽膜加以圖案化，藉以同時形成由矽氮化物膜(SiN膜)所構成的蓋絕緣膜36、由多晶矽膜所構成並接觸第三雜質擴散區域29的上部表面29a的位元線接觸窗插塞33、及配置於位元線接觸窗插塞33之上的位元線34，該位元線34係由多晶矽膜、鈦氮化物膜、和鎢膜所構成的。
未顯示之矽氮化物膜(SiN膜)及矽氧化物膜(SiO2膜)被依次地疊層，以覆蓋蓋絕緣膜36及位元線34的側壁，之後，藉由回蝕矽氧化物膜(SiO2膜)及矽氮化物膜(SiN膜)的整個表面，形成側壁膜37，其覆蓋蓋絕緣膜36的側表面及位元線34的側表面。
藉此，因為矽氮化物膜(SiN膜)和矽氧化物膜(SiO2膜)之依次疊層所形成側壁膜37，在藉由SOG所形成的塗佈絕緣膜(具體而言，矽氧化物膜(SiO2))被形成作為層間絕緣膜38之時，增進矽氧化物膜(塗佈絕緣膜)的可溼性，本發明能夠抑制在矽氧化物膜(塗佈絕緣膜)之中孔洞的發生。
接下來，在埋設絕緣膜24的上部表面24a、遮罩絕緣膜26的上部表面26a、及第二元件分離絕緣膜55的上部表面55a之上形成層間絕緣膜38，其覆蓋側壁膜37且具有與蓋絕緣膜36的上部表面36a齊平的上部表面38a。藉此，將蓋絕緣膜36的上部表面36a自層間絕緣膜38暴露。
具體而言，使用SOG以塗佈絕緣膜(矽氧化物膜(SiOS膜))於埋設絕緣膜24的上部表面24a、遮罩絕緣膜26的上部表面26a、及第二元件分離絕緣膜55的上部表面55a之上，以將側壁膜37覆蓋，且接著執行熱處理以使該矽氧化物膜(所塗佈的絕緣膜)更緻密地堆積。
此外，當利用上述SOG形成矽氧化物膜(所塗佈的絕緣膜)之時，使用含聚矽氮烷之塗佈液體。上述熱處理較佳執行於一水蒸氣氛圍之內。
接下來，使用CMP以拋光經熱處理的矽氧化物膜(所塗佈的絕緣膜)，直到暴露蓋絕緣膜36的上部表面36a為止。藉此，形成層間絕緣膜38，其具有與蓋絕緣膜36的上部表面36a齊平的上部表面38a。
雖然未顯示於圖13所示的結構之中，在拋光上述矽氧化物膜(所塗佈的絕緣膜)之後，可利用CVD以形成覆蓋蓋絕緣膜36的上部表面36a與層間絕緣膜38的上部表面38a的矽氧化物膜(SiO2膜)。
接著，在圖17所示製程步驟中，利用SAC(自對準接觸窗)，非等向蝕刻(具體而言，乾式蝕刻)層間絕緣膜38、遮單絕緣膜26、埋設絕緣膜24、及閘極絕緣膜21，藉此形成接觸窗開口41，其暴露一部分第二雜質擴散區域28的上部表面28a。
當完成上述步驟，將乾式蝕刻分為兩個步驟：選擇性地蝕刻矽氧化物膜(SiO2膜)的步驟、以及選擇性地蝕刻矽氮化物膜(SiN膜)的步驟。
接著，在接觸窗開口41之中，形成電容器接觸窗插塞42，其上部表面42a係與層間絕緣膜38的上部表面38a齊平，且其下緣與第二雜質擴散區域28的上部表面28a接觸。
具體而言，未顯示之鈦氮化物膜及鎢膜係，利用CVD依次地疊層，以掩蓋接觸窗開口41，之後，利用CMP進行拋光以移除在層間絕緣膜38的上部表面38a之上所形成的多餘的鈦氮化物膜及鎢膜，藉此在接觸窗開口41之內形成由鈦氮化物膜及鎢膜所構成的電容器接觸窗插塞42。
接下來，在層間絕緣膜38的上部表面38a之上形成電容器接觸墊44，其接觸電容器接觸窗插塞42的上部表面42a的一部分。
具體而言，形成將作為電容器接觸墊44之基材的金屬膜(未顯示)，以覆蓋蓋絕緣膜36的上部表面36a、電容器接觸窗插塞42的上部表面42a、及層間絕緣膜38的上部表面38a。
接著，使用光微影術形成光阻(未顯示)，以覆蓋對應於該金屬膜的上部表面的電容器接觸墊44形成區域的表面，之後，藉由利用該光阻作為遮罩的乾式蝕刻，移除自該光阻所暴露的多餘的金屬膜，藉此形成由該金屬膜所構成的電容器接觸墊44。在形成電容器接觸墊44之後，移除該光阻(未顯示)。
接著，在蓋絕緣膜36的上部表面36a、電容器接觸窗插塞42的上部表面42a、及層間絕緣膜38的上部表面38a之上，形成覆蓋電容器接觸墊44的矽氮化物膜46。
接著，在圖18所示製程步驟之中，在矽氮化物膜46之上形成未顯示之厚的矽氧化物膜(SiO2膜)。該矽氧化物膜(SiO2膜)的厚度可為例如1500 nm。
接著，利用光微影術形成圖案化於該矽氧化物膜(SiO2膜)之上的光阻(未顯示)，之後，藉由利用該光阻作為遮罩的乾式蝕刻，形成至電容器接觸墊44之上的矽氧化物膜(未顯示)及矽氮 化物膜46被蝕刻，藉此形成暴露電容器接觸墊44之圓柱開口(cylinder hole)(未顯示)。之後，移除該光阻(未顯示)。
接下來，在該圓柱開口(未顯示)的內表面及電容器接觸墊44的上部表面之上形成導電膜(舉例來說，鈦氮化物膜)，藉此形成由該導電膜所構成的冠狀下部電極57。
接著，利用濕式蝕刻移除矽氧化物膜(未顯示)，以暴露矽氮化物膜46的上部表面。然後，形成覆蓋矽氮化物膜46的上部表面和下部電極57的電容器絕緣膜58。
接著，形成上部電極59以覆蓋電容器絕緣膜58的表面。當完成上述步驟，形成上部電極59，俾使上部電極59的上部表面59a係配置於電容器絕緣膜58之上。藉此，由下部電極57、電容器絕緣膜58、及上部電極59所構成的電容器48，被形成於電容器接觸墊44每一者之上。
藉此，將根據第一實施例的半導體裝置10加以製造。雖然未顯示於圖式，層間絕緣膜、介層窗、互連件等等係實際上形成於上部電極59的上部表面59a之上。
依據第一實施例的半導體裝置，第一雜質擴散區域27係形成於位在互相鄰近配置的二個閘極電極溝槽18的底部部分處的半導體基板13之上，第二雜質擴散區域28係形成於半導體基板13之上以覆蓋配置於兩個閘極電極溝槽18的第一側表面18a上的閘極絕緣膜21的的上部部分21A，且第三雜質擴散區域29係形成於半導體基板13之上以覆蓋配置於兩個閘極電極溝槽18的第二側表面18b上的整個閘極絕緣膜21且連接至第一雜質擴散區域27，藉此能夠僅在位於第一雜質擴散區域27和第二雜質擴散區域28之間的半導體基板13的一部分(部分的第一側表面18a)之中形成通道區域，且能夠在第一和第二電晶體19-1和19-2之間不形成通道區域。
亦即是，本實施例能夠使在第一和第二電晶體19-1和19-2在導通狀態時導通電流流動的通道區域小於在習知電晶體之中者。藉此，縱使在奈米尺度記憶單元之中，也能夠降低通道電阻 且增加導通電流。
此外，本實施例能夠在第一和第二電晶體19-1和19-2其中之一操作時，抑制造成另一個電晶體誤動作的不良效應。藉此，縱使在半導體裝置10係奈米尺度的並且閘極電極22係配置以窄的配置節距之實例中，使第一和第二電晶體19-1和19-2能夠獨立而穩定的操作。
形成閘極電極22，以掩蓋閘極電極溝槽18的下部部分之每一者，而閘極絕緣膜21介於其間，之後，形成覆蓋閘極電極22的上部表面22a的埋設絕緣膜24，以掩蓋閘極電極溝槽18之每一者，並且藉由這個構造，不會有在半導體基板13的表面13a之上的閘極電極22的突出部。
藉此，在其中半導體裝置10係如第一實施例之中的DRAM的實例中，可有助於在形成閘極電極22的製程步驟之後的製程步驟中形成位元線34和電容器48。亦即，可容易地製造半導體裝置10。
此外，藉由在互相鄰近配置的兩個各別的閘極電極溝槽18的底部部分之中形成第一雜質擴散區域27，且亦形成第三雜質擴散區域29以覆蓋配置在兩個閘極電極溝槽18的第二側表面18b上的整個閘極絕緣膜21並連接至第一雜質擴散區域27，當建立一個狀態，其中低準位儲存於電連接第一電晶體19-1的下部電極57之中而高準位儲存於電連接第二電晶體19-2的下部電極57之中，且在此狀態中假設對應於第一電晶體19-1之閘極電極22(字元線)的導通/截止係重複進行，因為在第一電晶體19-1的通道之中所感應的電子e-(未顯示)被捕捉於由n型雜質所構成的第一和第三雜質擴散區域27和29，所以能夠抑制在第一電晶體19-1的通道中所感應的電子e-到達第二電晶體19-2的第二雜質擴散區域28(汲極區域)。
藉此，由於在第一電晶體19-1的通道中所感應的電子e-不會改變儲存於電連接至第二電晶體19-2的下部電極57之中的高準位資訊(將其改變為低準位狀態)，因此能夠抑制干擾故障(一個 鄰近單元的操作狀態改變另一單元所儲存的狀態)的發生。
因此，縱使在具有等於或小於50 nm之互相鄰近配置的兩個閘極電極22之間的間距的DRAM之中，能夠抑制上述干擾故障的發生。
在第一實施例中，雖然已說明使用矽氧化物膜(SiO2膜)作為埋設絕緣膜24且使用矽氮化物膜(SiN膜)作為遮罩絕緣膜26的實例作為範例，矽氮化物膜(SiN膜)可被使用作為埋設絕緣膜24且矽氧化物膜(SiO2膜)可被使用作為遮罩絕緣膜26。
藉此，在圖17所示製程步驟中，當形成接觸窗開口41之時，由於將作為埋設絕緣膜24的矽氮化物膜(SiN膜)可作為蝕刻阻止層(etching stopper)，接觸窗開口41不會暴露閘極電極22的上部表面22a，因此防止電容器接觸墊44和閘極電極22經由在接觸窗開口41中所形成的電容器接觸窗插塞42而電連接。
此外，在第一實施例中，當形成第二雜質擴散區域28(參照圖12)之時，雖然以形成將成為第三雜質擴散區域29的一部分之雜質擴散區域71的實例作為範例而加以說明，但在圖12所示製程步驟中，可藉由僅在對應第二雜質擴散區域28的形成區域的半導體基板13中選擇性地離子植入n型雜質而形成第二雜質擴散區域28，之後，在圖13所示製程步驟中，可藉由僅在對應於第三雜質擴散區域29的形成區域的半導體基板13之中選擇性地離子植入n型雜質而形成第三雜質擴散區域29。
此外，半導體裝置60，其係第一實施例的變形範例(參照圖4)，在已說明之圖14所示製程步驟中，除了形成第三雜質擴散區域29的底部部分29A俾使其較第一雜質擴散區域27的底部部分27A更為朝向半導體基板13的後表面13b突出，且在第一雜質擴散區域27的底部部分27A與第三雜質擴散區域29的底部部分29A之間形成階部62之外，可用與第一實施例的半導體裝置10的製造方法相同的方式製造半導體裝置60。
第二實施例：
圖19係設置於根據本發明第二實施例的半導體裝置之中的記憶單元的橫剖面圖，其對應於圖1中沿著線段A-A方向的剖面。
在圖19中，提供一DRAM作為根據第二實施例之半導體裝置80的範例，且在圖19中，以圖式形式顯示實際上延伸於圖1所示X方向的位元線34。此外，在圖19中與圖2所示第一實施例的半導體裝置10之中者相同的的組成元件，被分配以相同的參考符號，且此處省略其說明。
參照圖19，根據第二實施例的半導體裝置80具有記憶單元陣列81，代替設置於第一實施例的半導體裝置10之中的記憶單元陣列11，半導體裝置80之構造的其他方面則與半導體裝置10相同。
記憶單元陣列81具有第二元件分離區域82，而不是設置在第一實施例中所述之記憶單元陣列11之中的第二元件分離區域17，記憶單元陣列81之構造的其他方面則與記憶單元陣列11相同。
第二元件分離區域82係由第二元件分離溝槽54、第二元件分離絕緣膜55、閘極絕緣膜21、虛擬閘極電極85、及埋設絕緣膜24所構成。
第二元件分離絕緣膜55設置成掩蓋第二元件分離溝槽54的下部。第二元件分離絕緣膜55的上部表面55a係與閘極電極溝槽18的底部表面18c實質上齊平。
閘極絕緣膜21設置成覆蓋第二元件分離溝槽54的上部側表面與第二元件分離絕緣膜55的上部表面55a。
虛擬閘極電極85係設置在位於第二元件分離絕緣膜55之上的第二元件分離溝槽54之中，且有閘極絕緣膜21介於其間。虛擬閘極電極85具有與閘極電極22相同的結構。
具體而言，虛擬閘極電極85可具有例如鈦氮化物膜和鎢膜之依次疊層的疊層結構。虛擬閘極電極85的上部表面85a係與閘極電極22的上部表面22a實質上齊平。虛擬閘極電極85係獨立於閘極電極22而加以驅動之電極。
埋設絕緣膜24設置成掩蓋位於虛擬閘極電極85之上的第二元件分離溝槽54而有閘極絕緣膜21介於其間，且埋設絕緣膜24亦掩蓋開口部26A。
藉此，埋設絕緣膜24覆蓋虛擬閘極電極85的上部表面85a，且自半導體基板13的表面13a突出。
埋設絕緣膜24的上部表面24a係平坦表面，且與遮罩絕緣膜26的上部表面26a實質上齊平。
根據第二實施例的半導體裝置，藉由設置其電位可獨立於閘極電極22而改變之虛擬閘極電極85，在形成於元件形成區域R之中第一和第二電晶體19-1和19-2以及位於上述元件形成區域R鄰近位置之元件形成區域中所形成的第一和第二電晶體19-1和19-2作為在第二方向分離之第二元件分離區域17的構造的一部分的狀態下，本實施例能夠降低在第二雜質擴散區域28和虛擬閘極電極85之間的電位差且降低接面漏電流。
藉此，在其中半導體裝置80係DRAM的實例中，能夠增進DRAM儲存特性。
如上述所構成的第二實施例的半導體裝置80，可達到第一實施例的半導體裝置10的相同的功效。
具體而言，若閘極電極溝槽18的配置節距是狹窄的，當操作第一和第二電晶體19-1和19-2其中一者之時，由於其操作狀態不會干擾另一鄰近電晶體，本實施例能夠獨立地操作第一和第二電晶體19-1和19-2，且能夠抑制干擾故障(其中一個鄰近單元的操作狀態導致其他單元中的儲存狀態的改變)的發生。
圖20係橫剖面圖，顯示設置在本發明的第二實施例的變形範例中的半導體裝置之中的記憶單元陣列的一般構造。圖20所示剖面對應於圖19所示記憶單元陣列的剖面。在圖20中，與圖19所示第二實施例的半導體裝置80之中相同的組成部分，被分配以相同的參考符號。在圖20中，提供一DRAM作為第二實施例的變形範例的半導體裝置90的範例。
參照圖20，除了設置於已經描述之第二實施例的半導體裝 置80的記憶單元陣列81之中的第三雜質擴散區域29的底部部分29A，較第一雜質擴散區域27的底部部分27A更為朝向半導體基板13的後表面13b突出，從而形成在第一雜質擴散區域27的底部部分27A與第三雜質擴散區域29的底部部分29A之間的階部62之外，設置於第二實施例的變形範例之半導體裝置90之中的記憶單元陣列91係與記憶單元陣列81具相同的構造。
根據第二實施例的變形範例的半導體裝置，藉由具備第三雜質擴散區域29，其連接第一雜質擴散區域27並且自第一雜質擴散區域27的底部部分27A朝向半導體基板13的後表面13b突出，當建立一個狀態，其中低準位儲存於電連接第一電晶體19-1的下部電極57之中而高準位儲存於電連接第二電晶體19-2的下部電極57之中，且在此狀態中假設對應於第一電晶體19-1之閘極電極22(字元線)的導通/截止係重複進行，在第一電晶體19-1的通道之中所感應且未被第一雜質擴散區域27所捕捉的電子e-(未顯示)，可在第三雜質擴散區域29的底部部分29A被捕捉(trap)。
亦即是，與第一實施例的半導體裝置10的構造相比，能夠提高捕捉在第一電晶體19-1的通道中所感應的電子e-(未顯示)的機率。
藉此，因為在第一電晶體19-1的通道中所感應的電子e-不會改變儲存於電連接至第二電晶體19-2的下部電極57的高準位資訊為低準位狀態而將該資訊破壞，所以能夠準確地抑制干擾故障(其中一個鄰近單元的操作狀態改變另一單元中的儲存狀態)的發生。
半導體裝置90，其為第二實施例的變形範例，能夠達成與第二實施例的半導體裝置80相同的功效。
具體而言，藉由設置作為部分的第二元件分離區域17的構造之虛擬閘極電極85，該虛擬閘極電極85可使其電位獨立於閘極電極22而改變，因而能夠降低第二雜質擴散區域28和虛擬閘極電極85之間的電位差且降低接面漏電流，藉此在半導體裝置80係DRAM的情況下增進DRAM儲存特性。
第二實施例的變形範例的上述半導體裝置90可達成與第一實施例的半導體裝置10相同的功效。
具體而言，若閘極電極溝槽18的配置節距是狹窄的，當操作第一和第二電晶體19-1和19-2其中一者時，由於其操作狀態不會干擾另一鄰近電晶體，因而能夠獨立地操作第一和第二電晶體19-1和19-2。
圖21A到圖21C、圖22A到圖22C、圖23A到圖23C、及圖24係顯示製造設置在根據本發明的第二實施例的半導體裝置中之記憶單元陣列的製程步驟之圖式。
圖21A、圖22A、及圖23A所示線段A-A對應圖1所示線段A-A。圖24係橫剖面圖，其對應圖80所示半導體裝置80的剖面。
以下將主要參照圖21A到圖21C、圖22A到圖22C、圖23A到圖23C、及圖24，描述第二實施例的半導體裝置80(具體而言，記憶單元陣列81)的製造方法。
首先，藉由執行與第一實施例所述圖5A到圖5C之製程步驟至圖9A到圖9C的製程步驟相同之處理程序，形成類似於圖9A到圖9C所示之結構(具體而言，去除其中參考符號17之元件(第二元件分離區域17)的圖9A和圖9B所示結構)。
接著，在圖21到圖21C所示製程步驟中，藉由選擇性回蝕圖9B所示第二元件分離絕緣膜55，在回蝕之後第二元件分離絕緣膜55的上部表面55a，與閘極電極溝槽18的底部表面18c實質上齊平。藉此，形成掩蓋閘極電極溝槽18的下部的第二元件分離絕緣膜55。
在回蝕之後第二元件分離絕緣膜55的上部表面55a的深度D4(相對於半導體基板13的表面13a)係實質上相等於閘極電極溝槽18的深度D3。
接下來，在圖22A到圖22C所示製程步驟中，形成光阻(未顯示)以掩蓋第二元件分離溝槽54，俾使n型離子植入不會執行至在第二元件分離溝槽54的頂部部分所暴露的半導體基板13。
接著，利用類似於第一實施例中所述顯示於圖10A到圖10C的製程步驟之方法，在閘極電極溝槽18每一者的底部部分形成第一雜質擴散區域27，之後，將該光阻(未顯示)移除。
接著，在圖23A到圖23C所示製程步驟中，形成閘極絕緣膜21以覆蓋各個閘極電極溝槽18的第一和第二側表面18a和18b及底部表面18c，以及第二元件分離溝槽54的頂部內表面(包含第二元件分離絕緣膜55的上部表面55a)。
然後，形成將作為閘極電極22及虛擬閘極電極85之基材的導電膜，以掩蓋形成於閘極絕緣膜21之中的閘極電極溝槽18和第二元件分離溝槽54，之後，藉由回蝕該導電膜俾使上部表面22a和85a低於半導體基板13的表面13a，同時形成配置於閘極電極溝槽18之中的閘極電極22與配置於第二元件分離溝槽54之中的虛擬閘極電極85。
由例如鈦氮化物膜和鎢膜之依次疊層所形成的TiN/W疊層膜，可使用作為導電膜，該導電膜係作為閘極電極22和虛擬閘極電極85的基材。閘極電極22之每一者構成記憶單元的一個字元線。
接著，形成埋設絕緣膜24，其覆蓋閘極電極22的上部表面22a及虛擬閘極電極85的上部表面85a，且亦掩蓋閘極電極溝槽18、第二元件分離溝槽54、及溝槽狀的開口部26A和26B。
具體而言，閘極電極溝槽18的頂部部分、第二元件分離溝槽54的頂部部分、及開口部26A和26B係以一絕緣膜加以掩蓋，該絕緣膜係藉由HDP CVD所形成的絕緣膜(舉例來說，矽氧化物膜(SiO2膜))或藉由利用SOG方法之塗佈所形成的絕緣膜(舉例來說，矽氧化物膜(SiO2膜))。
接下來，利用CMP移除沉積於遮罩絕緣膜26的上部表面26a之上的絕緣膜。藉此，形成埋設絕緣膜24，其由掩蓋閘極電極溝槽18、第二元件分離溝槽54、及開口部26A和26B的絕緣膜(舉例來說，矽氧化物膜(SiO2膜))所構成，並亦具有與遮罩絕緣膜26的上部表面26a實質上齊平的上部表面24a。
接下來，如圖24所示，藉由將在第一實施例中所述顯示於圖12A到圖12C、圖13A到圖13C、圖14A到圖14C、圖15A到圖15C、圖16、圖17、及圖18之中的處理步驟相繼地執行，形成具有記憶單元陣列81的第二實施例的半導體裝置80。
根據第二實施例的半導體裝置的製造方法，在形成於元件形成區域R之中第一和第二電晶體19-1和19-2以及位於上述元件形成區域R鄰近位置之元件形成區域中所形成的第一和第二電晶體19-1和19-2作為在第二方向分離之第二元件分離區域17的構造的一部分的狀態下，藉由形成虛擬閘極電極85，該電極之上的電位可相對於閘極電極22獨立地變化，本發明能夠降低在第二雜質擴散區域28和虛擬閘極電極85之間的電位差且降低接面漏電流。
藉此，在半導體裝置80係DRAM的實例中，能夠增進DRAM的儲存特性。
藉此，上述第二實施例的半導體裝置80的製造方法，可達成與第一實施例的半導體裝置10的製造方法相同的功效。
雖然以上已詳細地描述本發明的較佳實施例，本發明不限定於該等特定的實施例，且在申請專利範圍所述之本發明的精神之內，可有各種的變形和變化。
在圖25中，與圖1所示之結構中相同的組成元件被分配以相同的參考符號。
就第一和第二實施例所述之半導體裝置10、60、80、及90，亦可適用於圖25所示之主動區域16和位元線34的曲折狀佈局。
本實施例可適用於半導體裝置和該半導體裝置的製造方法。
在使用於此處時，以下方向的術語「向前、向後、之上、向下、垂直、水平、之下、及橫過」及任何其他類似的方向的術語係關於配備有本實施例的裝置的那些方向。因此，這些術語，在用以描述本實施例時，應該相對於配備本實施例的裝置而加以解釋。
此外，在一個以上的實施例中特別的特徵、結構、或特性可以任何適合的方式加以組合。
程度的術語，例如「實質上」、「大於」、「近乎」，在使用於此處時，意指不會顯著改變最終結果之所修飾項目的合理偏移量。舉例來說，這些術語可視為包含所修飾項目的正負百分之五的偏移，只要這個偏移不會導致其所修飾的字的意義無效。
顯而易見地，本發明不限定於上述實施例，且在不偏離本發明的範圍與精神的狀態下，可加以修正與改變。
BL‧‧‧位元線
WL‧‧‧字元線
WL1、WL2‧‧‧字元線
Tr1、Tr2‧‧‧電晶體
R‧‧‧元件形成區域
10‧‧‧半導體裝置
11‧‧‧記憶單元陣列
13‧‧‧半導體基板
13a‧‧‧表面
13b‧‧‧後表面
14‧‧‧第一元件分離區域
16‧‧‧主動區域
17‧‧‧第二元件分離區域
18‧‧‧閘極電極溝槽
18a、18b‧‧‧側表面
18c‧‧‧底部表面
19-1、19-2‧‧‧電晶體
21‧‧‧閘極絕緣膜
21A‧‧‧上部部分
22‧‧‧閘極電極
22a‧‧‧表面
24‧‧‧埋設絕緣膜
24a‧‧‧表面
26‧‧‧遮罩絕緣膜
26a‧‧‧表面
26A‧‧‧開口部
26B‧‧‧開口部
27‧‧‧第一雜質擴散區域
27A‧‧‧底部部分
28‧‧‧第二雜質擴散區域
28a‧‧‧表面
28b‧‧‧底部表面
29‧‧‧第三雜質擴散區域
29a‧‧‧表面
29A‧‧‧底部部分
32‧‧‧開口部
33‧‧‧位元線接觸窗插塞
34‧‧‧位元線
36‧‧‧蓋絕緣膜
36a‧‧‧表面
37‧‧‧側壁膜
38‧‧‧層間絕緣膜
38a‧‧‧表面
39‧‧‧矽氮化物膜
41‧‧‧接觸窗開口
42‧‧‧電容器接觸窗插塞
42a‧‧‧表面
44‧‧‧電容器接觸墊
46‧‧‧矽氮化物膜
48‧‧‧電容器
51‧‧‧第一元件分離溝槽
52‧‧‧第一元件分離絕緣膜
52a‧‧‧表面
54‧‧‧第二元件分離溝槽
55‧‧‧第二元件分離絕緣膜
55a‧‧‧表面
56‧‧‧階部
57‧‧‧下部電極
58‧‧‧電容器絕緣膜
59‧‧‧上部電極
59a‧‧‧表面
60‧‧‧半導體裝置
62‧‧‧階部
65‧‧‧墊氧化物膜
66‧‧‧矽氮化物膜
66a‧‧‧開口部
71‧‧‧雜質擴散區域
71a‧‧‧表面
73‧‧‧光阻
73a‧‧‧開口部
80‧‧‧半導體裝置
81‧‧‧記憶單元陣列
82‧‧‧第二元件分離區域
85‧‧‧虛擬閘極電極
85a‧‧‧表面
90‧‧‧半導體裝置
91‧‧‧記憶單元陣列
301‧‧‧半導體基板
302‧‧‧主動區域
303‧‧‧元件分離區域
305‧‧‧中介閘極絕緣膜
306‧‧‧蓋絕緣膜
307‧‧‧汲極擴散層
308‧‧‧源極擴散層
309‧‧‧層間絕緣膜
310‧‧‧中介接觸窗插塞
311‧‧‧位元線接觸窗
312‧‧‧汲極擴散層
313、314‧‧‧下部電極
316、317‧‧‧電容元件
319‧‧‧位元線
由說明書中若干較佳實施例的說明與隨附圖式，將更為明白本發明的上述特徵與優點，其中：圖1係根據本發明一個以上實施例的半導體裝置的記憶單元陣列的局部平面圖；圖2係根據本發明一個以上實施例的半導體裝置的記憶單元陣列沿著圖1線段A-A之局部剖面前視圖；圖3係根據本發明一個以上實施例的半導體裝置的記憶單元陣列沿著自圖1線段A-A的延伸線之局部剖面前視圖；圖4係根據本發明實施例的變形例之半導體裝置的記憶單元陣列沿著圖1線段A-A之局部剖面前視圖；圖5A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法之步驟的局部平面圖；圖5B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法之步驟沿著圖5A線段A-A之局部剖面前視圖；圖5C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法之步驟沿著圖5A線段B-B之局部剖面前視圖；圖6A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖5A、5B、及5C的步驟之後的步驟之局部平面圖；圖6B係根據本發明一個以上實施例關於圖1、2、及3的半 導體裝置的形成方法繼圖5A、5B、及5C的步驟之後的步驟沿著圖6A線段A-A之局部剖面前視圖；圖6C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖5A、5B、及5C的步驟之後的步驟沿著圖6A線段B-B之局部剖面前視圖；圖7A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖6A、6B、及6C的步驟之後的步驟之局部平面圖；圖7B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖6A、6B、及6C的步驟之後的步驟沿著圖7A線段A-A之局部剖面前視圖；圖7C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖6A、6B、及6C的步驟之後的步驟沿著圖7A線段B-B之局部剖面前視圖；圖8A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖7A、7B、及7C的步驟之後的步驟之局部平面圖；圖8B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖7A、7B、及7C的步驟之後的步驟沿著圖8A線段A-A之局部剖面前視圖；圖8C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖7A、7B、及7C的步驟之後的步驟沿著圖8A線段B-B之局部剖面前視圖；圖9A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖8A、8B、及8C的步驟之後的步驟之局部平面圖；圖9B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖8A、8B、及8C的步驟之後的步驟沿著圖9A線段A-A之局部剖面前視圖；圖9C係根據本發明一個以上實施例關於圖1、2、及3的半 導體裝置的形成方法繼圖8A、8B、及8C的步驟之後的步驟沿著圖9A線段B-B之局部剖面前視圖；圖10A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖9A、9B、及9C的步驟之後的步驟之局部平面圖；圖10B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖9A、9B、及9C的步驟之後的步驟沿著圖10A線段A-A之局部剖面前視圖；圖10C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖9A、9B、及9C的步驟之後的步驟沿著圖10A線段B-B之局部剖面前視圖；圖11A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖10A、10B、及10C的步驟之後的步驟之局部平面圖；圖11B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖10A、10B、及10C的步驟之後的步驟沿著圖11A線段A-A之局部剖面前視圖；圖11C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖10A、10B、及10C的步驟之後的步驟沿著圖11A線段B-B之局部剖面前視圖；圖12A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖11A、11B、及11C的步驟之後的步驟之局部平面圖；圖12B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖11A、11B、及11C的步驟之後的步驟沿著圖12A線段A-A之局部剖面前視圖；圖12C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖11A、11B、及11C的步驟之後的步驟沿著圖12A線段B-B之局部剖面前視圖；圖13A係根據本發明一個以上實施例關於圖1、2、及3的 半導體裝置的形成方法繼圖12A、12B、及12C的步驟之後的步驟之局部平面圖；圖13B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖12A、12B、及12C的步驟之後的步驟沿著圖13A線段A-A之局部剖面前視圖；圖13C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖12A、12B、及12C的步驟之後的步驟沿著圖13A線段B-B之局部剖面前視圖；圖14A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖13A、13B、及13C的步驟之後的步驟之局部平面圖；圖14B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖13A、13B、及13C的步驟之後的步驟沿著圖14A線段A-A之局部剖面前視圖；圖14C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖13A、13B、及13C的步驟之後的步驟沿著圖14A線段B-B之局部剖面前視圖；圖15A係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖14A、14B、及14C的步驟之後的步驟之局部平面圖；圖15B係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖14A、14B、及14C的步驟之後的步驟沿著圖15A線段A-A之局部剖面前視圖；圖15C係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖14A、14B、及14C的步驟之後的步驟沿著圖15A線段B-B之局部剖面前視圖；圖16係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖15A、15B、及15C的步驟之後的步驟沿著與圖2相同的剖面線之局部剖面前視圖；圖17係根據本發明一個以上實施例關於圖1、2、及3的半 導體裝置的形成方法繼圖16的步驟之後的步驟沿著與圖2相同的剖面線之局部剖面前視圖；圖18係根據本發明一個以上實施例關於圖1、2、及3的半導體裝置的形成方法繼圖17的步驟之後的步驟沿著與圖2相同的剖面線之局部剖面前視圖；圖19係根據本發明的其他實施例之半導體裝置的記憶單元陣列的局部剖面前視圖；圖20係根據本發明的該等其他實施例之進一步變形實施例之半導體裝置的記憶單元陣列的局部剖面前視圖；圖21A係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法之步驟的局部平面圖；圖21B係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法之步驟沿著圖21A的線段A-A之局部剖面前視圖；圖21C係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法之步驟沿著圖21A的線段B-B之局部剖面前視圖；圖22A係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法繼圖21A、21B、及21C的步驟之後的步驟的局部平面圖；圖22B係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法的步驟沿著圖22A的線段A-A之局部剖面前視圖；圖22C係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法的步驟沿著圖22A的線段B-B之局部剖面前視圖；圖23A係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法繼圖22A、22B、及22C的步驟之後的步驟的局部平面圖；圖23B係根據本發明的該等其他實施例之關於圖20的半導 體裝置的形成方法的步驟沿著圖23A的線段A-A之局部剖面前視圖；圖23C係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法的步驟沿著圖23A的線段B-B之局部剖面前視圖；圖24係根據本發明的該等其他實施例之關於圖20的半導體裝置的形成方法繼圖23A、23B、及23C的步驟之後的步驟之沿著與圖19相同的剖面線之局部剖面前視圖；圖25係適用於根據本發明實施例之半導體裝置的記憶單元陣列的另一佈局之局部平面圖；圖26係根據相關技術之半導體裝置的記憶單元陣列的局部平面圖；及圖27係根據相關技術之半導體裝置的記憶單元陣列沿著圖26線段Z-Z之局部剖面前視圖。
10‧‧‧半導體裝置
11‧‧‧記憶單元陣列
13‧‧‧半導體基板
13a‧‧‧表面
13b‧‧‧後表面
17‧‧‧第二元件分離區域
18‧‧‧閘極電極溝槽
18a、18b‧‧‧側表面
18c‧‧‧底部表面
19-1、19-2‧‧‧電晶體
21‧‧‧閘極絕緣膜
21A‧‧‧上部部分
22‧‧‧閘極電極
22a‧‧‧表面
24‧‧‧埋設絕緣膜
24a‧‧‧表面
26‧‧‧遮罩絕緣膜
26a‧‧‧表面
26A‧‧‧開口部
27‧‧‧第一雜質擴散區域
27A‧‧‧底部部分
28‧‧‧第二雜質擴散區域
28a‧‧‧表面
28b‧‧‧底部表面
29‧‧‧第三雜質擴散區域
29a‧‧‧表面
29A‧‧‧底部部分
32‧‧‧開口部
33‧‧‧位元線接觸窗插塞
34‧‧‧位元線
36‧‧‧蓋絕緣膜
36a‧‧‧表面
37‧‧‧側壁膜
38‧‧‧層間絕緣膜
38a‧‧‧表面
41‧‧‧接觸窗開口
42‧‧‧電容器接觸窗插塞
42a‧‧‧表面
44‧‧‧電容器接觸墊
46‧‧‧矽氮化物膜
48‧‧‧電容器
54‧‧‧第二元件分離溝槽
55‧‧‧第二元件分離絕緣膜
55a‧‧‧表面
56‧‧‧階部
57‧‧‧下部電極
58‧‧‧電容器絕緣膜
59‧‧‧上部電極
59a‧‧‧表面

Claims (20)

  1. 一種半導體裝置，包含：一半導體基板，具有一第一閘極槽，該第一閘極槽具有互相對向的第一和第二側部；一第一擴散區域，在該第一閘極槽之下；一第二擴散區域，位在該半導體基板之中，該第二擴散區域覆蓋該第一閘極槽的該第一側部的上部部分；及一第三擴散區域，位在該半導體基板之中，該第三擴散區域覆蓋該第一閘極槽的該第二側部，該第三擴散區域係連接至該第一擴散區域，該第三擴散區域具有較該第一閘極槽的底部為深的底部，且該第三擴散區域的底部在高度上與該第一擴散區域的底部不同。
  2. 如申請專利範圍第1項的半導體裝置，其中該第一擴散區域的底部較該第三擴散區域的底部為深。
  3. 如申請專利範圍第1項的半導體裝置，其中該第一擴散區域的底部較該第三擴散區域的底部為淺。
  4. 如申請專利範圍第1項的半導體裝置，其中該第一擴散區域包含一第一側擴散部，該第一側擴散部沿著該第一槽的該第一側部的下部部分延伸，該第一側擴散部係與該第二擴散區域分離。
  5. 如申請專利範圍第1項的半導體裝置，更包含：一第一閘極絕緣體，覆蓋該第一閘極槽的內部表面；一第一閘極電極，其在該第一閘極槽的下部部分之中及該第一閘極絕緣體之上；及一第一埋設絕緣體，其在該第一閘極槽的上部部分之中，該第一埋設絕緣體係位於該第一閘極槽之上。
  6. 如申請專利範圍第1項的半導體裝置，其中該半導體基板具有一第二閘極槽，且該第三擴散區域係配置在該第一和第二閘極槽之間。
  7. 如申請專利範圍第6項的半導體裝置，更包含：一第四擴散區域，在該第二閘極槽之下；及一第五擴散區域，位在該半導體基板中，該第五擴散區域覆蓋該第二閘極槽的第一側部的上部部分，其中，該第三擴散區域覆蓋該第二閘極槽的第二側部，該第三擴散區域係連接至該第四擴散區域，該第三擴散區域的底部係較該第二閘極槽的底部為深，且該第三擴散區域的底部在高度上與該第四擴散區域的底部不同。
  8. 如申請專利範圍第7項的半導體裝置，其中該第四擴散區域的底部較該第三擴散區域的底部為深。
  9. 如申請專利範圍第7項的半導體裝置，其中該第四擴散區域的底部較該第三擴散區域的底部為淺。
  10. 如申請專利範圍第7項的半導體裝置，其中該第四擴散區域包含一第二側擴散部，該第二側擴散部沿著該第二閘極槽的第一側部的下部部分延伸，該第二側擴散部係與該第五擴散區域分離。
  11. 如申請專利範圍第6項的半導體裝置，更包含：一第二閘極絕緣體，覆蓋該第二閘極槽的內部表面；一第二閘極電極，在該第二閘極槽的下部部分之中及在該第二閘極絕緣體之上；及一第二埋設絕緣體，其在該第二閘極槽的上部部分之中，該第二埋設絕緣體係位於該第二閘極槽之上。
  12. 如申請專利範圍第1項的半導體裝置，更包含：一第一隔離區域，位在該半導體基板之中，該第一隔離區域界定一主動區域；及一第二隔離區域，位在該半導體基板之中，該第二隔離區域在該主動區域中界定一裝置形成區域。
  13. 如申請專利範圍第1項的半導體裝置，其中該第一和第三擴散區域的底部係較該第一和第二隔離區域的底部為淺。
  14. 如申請專利範圍第1項的半導體裝置，其中該第一和第二隔離區域包含一絕緣體，其埋設於該半導體基板中的第一和第二隔離槽。
  15. 如申請專利範圍第1項的半導體裝置，其中該第一和第二隔離區域包含：一絕緣體，埋設於在該半導體基板之中的第一和第二隔離槽的下部部分；一絕緣層，覆蓋該第一和第二隔離槽的上部部分的內部表面；及一導體，於該絕緣層之上，且埋設於該第一和第二隔離槽的上部部分之中。
  16. 如申請專利範圍第1項的半導體裝置，更包含：一位元線，連接至該第三擴散區域；一接觸窗插塞，連接至該第二擴散區域；及一電容器，連接至該接觸窗插塞。
  17. 一種半導體裝置，包含：一半導體基板，具有第一和第二閘極槽，該第一閘極槽具有互相對向的第一和第二側部，且該第二閘極槽具有互相對向的第 三和第四側部；第一隔離區域，界定該半導體基板的一主動區域；第二隔離區域，界定在該主動區域中的一裝置形成區域；一第一擴散區域，在該第一閘極槽之下；一第二擴散區域，在該第二閘極槽之下；一第三擴散區域，位在該半導體基板之中，該第三擴散區域覆蓋該第一閘極槽的該第一側部的上部部分；一第四擴散區域，位在該半導體基板之中，該第四擴散區域覆蓋該第二閘極槽的該第一側部的上部部分；一第五擴散區域，位在該半導體基板之中，該第五擴散區域係配置於該第一和第二閘極槽之間，該第五擴散區域覆蓋該第一和第二閘極槽的該等第二側部，該第五擴散區域連接至該第一和第二擴散區域，該第五擴散區域具有較該第一和第二閘極槽的底部為深的底部，且該第五擴散區域的底部在高度上與該第一和第二擴散區域的底部不同。
  18. 一種半導體裝置，包含：一半導體基板，具有一第一閘極槽，該第一閘極槽具有互相對向的第一和第二側部；一第一擴散區域，位在該半導體基板之中，該第一擴散區域覆蓋該第一閘極槽的該第一側部的上部部分；一第二擴散區域，位在該半導體基板之中，該第二擴散區域至少覆蓋該第一閘極槽的該第二側部和底部；及一通道區域，沿著該第一閘極槽的該第一側部且於該第一和第二擴散區域之間延伸。
  19. 如申請專利範圍第18項的半導體裝置，其中該第二擴散區域包含一第一側擴散部，該第一側擴散部沿著該第一閘極槽的該第一側部的下部部分延伸，該第一側擴散部係與該第二擴散區域分離。
  20. 如申請專利範圍第19項的半導體裝置，其中該半導體基板具有一第二閘極槽，其具有互相對向的第三和第四側部，且該第二擴散區域係配置於該第一和第二閘極槽之間，且該第二擴散區域覆蓋該第二閘極槽的該第二側部和底部。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI560853B (en) * 2015-09-15 2016-12-01 Inotera Memories Inc Cell contact structure
US9691609B2 (en) 2014-11-19 2017-06-27 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US10636902B2 (en) 2018-09-13 2020-04-28 Ptek Technology Co., Ltd. Multiple gated power MOSFET device
TWI749273B (zh) * 2018-07-18 2021-12-11 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
US8741781B2 (en) * 2012-06-21 2014-06-03 Micron Technology, Inc. Methods of forming semiconductor constructions
JP2014022388A (ja) * 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US20160086956A1 (en) * 2013-04-30 2016-03-24 Ps5 Luxco S.A.R.L. Semiconductor device and method for manufacturing semiconductor device
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
US8999805B1 (en) * 2013-10-05 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced gate length
US9704871B2 (en) 2014-09-18 2017-07-11 Micron Technology, Inc. Semiconductor device having a memory cell and method of forming the same
JP2016066775A (ja) 2014-09-18 2016-04-28 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
CN106653754B (zh) * 2015-11-03 2019-09-17 华邦电子股份有限公司 动态随机存取存储器
CN108305876A (zh) * 2017-01-11 2018-07-20 联华电子股份有限公司 半导体元件与其制作方法
JP7331720B2 (ja) * 2020-02-06 2023-08-23 三菱電機株式会社 半導体装置
CN114496929B (zh) * 2020-11-12 2023-10-31 长鑫存储技术有限公司 具有埋入式位线的半导体装置及其制备方法
CN113035871B (zh) * 2021-03-04 2022-04-26 长鑫存储技术有限公司 半导体结构及其制造方法
US20240079326A1 (en) * 2022-09-06 2024-03-07 International Business Machines Corporation Buried metal signal rail for memory arrays
CN116546815B (zh) * 2023-06-21 2023-11-24 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US20010003367A1 (en) * 1998-06-12 2001-06-14 Fwu-Iuan Hshieh Trenched dmos device with low gate charges
JP4406535B2 (ja) * 2003-01-14 2010-01-27 新電元工業株式会社 ショットキーダイオード付きトランジスタ
KR100549950B1 (ko) * 2003-12-23 2006-02-07 삼성전자주식회사 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조
US6974743B2 (en) * 2004-02-02 2005-12-13 Infineon Technologies Ag Method of making encapsulated spacers in vertical pass gate DRAM and damascene logic gates
KR100593443B1 (ko) * 2004-02-11 2006-06-28 삼성전자주식회사 트랜지스터들 및 그 제조방법들
KR100593445B1 (ko) * 2004-02-13 2006-06-28 삼성전자주식회사 채널부 홀들 사이에 채널 영역을 갖는 트랜지스터들 및 그제조방법들
KR100549010B1 (ko) * 2004-06-17 2006-02-02 삼성전자주식회사 채널부 홀의 일 측벽에 채널 영역을 갖는 트랜지스터의형성방법들
KR100593447B1 (ko) * 2004-09-09 2006-06-28 삼성전자주식회사 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는디램들 및 그 형성방법들
JP2006339476A (ja) 2005-06-03 2006-12-14 Elpida Memory Inc 半導体装置及びその製造方法
JP4773169B2 (ja) 2005-09-14 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
JP5694625B2 (ja) * 2006-04-13 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR100691018B1 (ko) 2006-04-18 2007-03-09 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자 및 그의 제조방법
KR101079202B1 (ko) * 2009-04-09 2011-11-03 주식회사 하이닉스반도체 리세스게이트를 구비하는 반도체 장치 및 그 제조방법
KR101142335B1 (ko) 2009-06-15 2012-05-17 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
JP2011040421A (ja) * 2009-08-06 2011-02-24 Elpida Memory Inc 半導体装置およびその製造方法
JP2011054629A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
JP2011060825A (ja) * 2009-09-07 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2012039077A (ja) * 2010-07-15 2012-02-23 Elpida Memory Inc 半導体装置及びその製造方法
JP2012134439A (ja) * 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691609B2 (en) 2014-11-19 2017-06-27 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US9941119B2 (en) 2014-11-19 2018-04-10 Hitachi Kokusai Electric Inc. Method of forming silicon layer in manufacturing semiconductor device and recording medium
TWI560853B (en) * 2015-09-15 2016-12-01 Inotera Memories Inc Cell contact structure
TWI749273B (zh) * 2018-07-18 2021-12-11 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法
US10636902B2 (en) 2018-09-13 2020-04-28 Ptek Technology Co., Ltd. Multiple gated power MOSFET device
TWI700832B (zh) * 2018-09-13 2020-08-01 力芯科技股份有限公司 多重閘極功率mosfet元件

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