JP5445944B2 - 埋め込みゲートを具えたｄｒａｍトランジスタ、およびその製造方法 - Google Patents

埋め込みゲートを具えたｄｒａｍトランジスタ、およびその製造方法 Download PDF

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Description

本発明は、メモリアレイに関し、またメモリアレイの製造方法にも関する。
メモリは一種の集積回路であって、コンピュータシステムにてデータを格納するために使用されている。こうしたメモリは典型的には、個々のメモリセルからなるひとつ以上のアレイとして製造される。こうしたメモリセルは揮発性であってもよいし、半揮発性でもよく、もしくは不揮発性でもかまわない。不揮発性メモリセルは、長時間にわたって──多くの場合、コンピュータの電源が落ちているときを挟んだとしても──データを格納していられる。揮発性メモリは消散するので、（多くの場合は秒間に何度もの）リフレッシュ／再書き込みを必要とする。
揮発性半導体メモリの一例がダイナミック・ランダム・アクセス・メモリ（DRAM）であり、図１に示してあるのが従来技術にかかるDRAMセルの例である。図１は、個々の／単一のDRAMセル 10 を示しており、電界効果アクセストランジスタ 12 および蓄積キャパシタ 14 が含まれている。電界効果トランジスタ 12 は、一対のソース／ドレイン領域 15,16 と、ゲート 17 とを有している。ソース／ドレイン領域 16 は、蓄積キャパシタ 14 に接続しているように描かれており、その一方でソース／ドレイン領域 15 は、ビット線18 に電気的に接続している。ゲート17 は、典型的には細長いワード線の形態をとっており、このワード線が、「行」をなす電界効果トランジスタ群のゲート群をつくりだしている。ビット線 18 は典型的には、「列」をなす電界効果トランジスタ群の複数のソース／ドレイン領域15 と接続する。この「列」は、典型的にはゲート／ワード線の行に対してほぼ直交する。多くの場合、じかに隣接している電界効果トランジスタ同士の対が、ビット線が電気的に接続した共通ソース／ドレイン領域 15 を共有している。
キャパシタを用いたデュアルトランジスタDRAMセルも既に提案されており、例えばU.S.Patent No. 6,818,937に開示のものがある。
本発明は、上記の事柄を指向した動機を持ってはいたが、これらに限定はされない。本発明は、明細書の解釈もしくは他の限定的な参照をすることなく、付随する請求項に均等論に従って文言的に限定されるのみである。
（対応する記載なし）
本発明の好ましい実施形態群について、下記の付図を参照しつつ以降で説明してゆく。
従来技術にかかるDRAMセルの模式図である。 本発明の種々の態様にかかる、基板の一部を切り出した斜視図、およびメモリセルを含んだ部分模式図である。 本発明の或る態様にかかる、単一の／個々のメモリセルの模式図である。 図２に描いたものなどといったメモリセルを含んだ、基板の一部についての上方から見た拡張平面模式図である。 図４の線 5-5 で切った断面図である。 図４の線 6-6 で切った断面図である。 本発明の態様にかかる、基板の一部についての上方からのさらに拡大した平面図である。
本発明の態様群は、メモリアレイ、およびメモリアレイを製造する方法を包括する。メモリアレイの構造は任意の方法で製造でき、本明細書にて開示するメモリアレイの製造方法に限定する必然性はない。同様に、メモリアレイの製造方法を、本明細書にて開示するメモリアレイ構造に限定する必然性もない。
まずはメモリアレイ構造の態様例を、図２を参照して説明する。種々の実施例では、本発明に応じて製造されたメモリアレイが、半導体基板上に形成された複数のメモリセルを含む。本明細書の文章では、「半導体（性）基板」（"semiconductor substrate" or "semiconductivesubstrate"）という語は、半導体材料を含んだ任意の構造体のことを意味するように定義されている。なおこの半導体材料としては、バルク半導体材料（半導体ウェハなど、単独でもよいし他の材料と組み合わせたものでもよい）、ならびに半導体材料層（単独でもよいし他の材料と組み合わせたものでもよい）が含まれるが、これらに限定はされない。「基板」（"substrate"）という語は、任意の支持構造を指し、上述の半導体基板を含むがこれに限定はされない。好ましい半導体基板の例はバルク半導体基板であり、例えばバルク単結晶珪素である。また、動作可能なメモリアレイをその内部かもしくは上かに製造できるような、semiconductor-on-insulator（SOI）基板および他の任意の基板（既存のものでもよいし開発途上のものでもよい）に対しても、当然のことながら本発明の態様を利用可能である。
こうしたメモリアレイには、複数のメモリセルが含まれる。本発明の種々の実施例にかかる個々のメモリセルの例を、図２の参照番号 20 としておおまかに示してある。かならずしもメモリアレイ中のすべてのメモリセルが同じ構造を持たなくてもよく、典型的には複数のほぼ同じように構築された個々のメモリセルを含められる。とはいえあくまで一例として図２には、半導体材料 23 を含んだ半導体基板 22 を描いてある。半導体材料 23 には、バルク半導体材料を含めてもよく、例えば、全体的にかまたは比較的小さな分離領域および／もしくはウェルに、導電性を増進する不純物で適切にバックグラウンド添加されたようなバルク単結晶珪素を含めてもよい。他の半導体材料および基板も当然想定されている。一例として、半導体材料 23 のバックグラウンド添加の例を適切な量／濃度のp型とすると、n型の電界効果トランジスタのチャネル領域を、ゲート活性化により形成できる。
個々のメモリセル 20 には、第一の電界効果トランジスタ24 および第二の電界効果トランジスタ 26 が含まれる。これらのトランジスタはそれぞれが、ゲートと、チャネル領域と、一対のソース／ドレイン領域とを有している。一例として、第一の電界効果トランジスタ 24 はゲート 28 を含み、第二の電界効果トランジスタ 26 はゲート 30 を含むように描いてある。示した一例に過ぎない好ましい実施形態では、半導体基板 22 の半導体材料 23 内の、開口部29 の中にゲート 28 が、開口部 31 の中にゲート 30 が、それぞれ設けられている。或る実施例では、開口部 29, 31 を細長いトレンチの形態でつくり、その中に導電性材料を受けて、複数のメモリセルのためのワード線／ゲートをつくりだせる。あくまで一例として、開口部 29 および開口部 31 の開口幅の例と、示した隣接する開口部同士の間隔とを、500オングストローム以下にするのが好ましい。示したトレンチの開口部29, 31の深さの例は、半導体材料 23 の最外表面から数えて100オングストロームから500オングストロームの範囲である。ゲート 28, 30 にとって好ましい導電性材料の例は、導電性添加を施した半導体材料および／もしくは金属である。本明細書の文章では、「金属」（"metal"）とは、金属元素、金属元素の合金もしくは混合物、または導電性金属化合物のうちのいずれをも指す語である。あくまで一例として、ゲート 28, 30 にとって好ましい導電性材料のひとつは、窒化チタンである。
ゲート誘電体 32 は、開口部 29, 31 の上塗りをするように描かれている。任意の適切な既存もしくは開発途上の誘電体を使用でき、二酸化珪素がその一例であって、好ましい厚さの例は30オングストロームから80オングストロームの範囲である。
第一の電界効果トランジスタ 24 は、一対のソース／ドレイン領域 34, 36を含む。また第二の電界効果トランジスタ 26 は、一対のソース／ドレイン領域 38, 40 を含む。これらは、イオン注入、拡散添加など、ならびに既存もしくは開発中の任意の他の工程、のいずれかで形成できる。これらのソース／ドレイン領域 36, 36, 38, 40 の好ましい厚さの例は、材料 23 の外表面から数えて500オングストローム以下である。図示した例示的な好ましい実施形態では、一対のソース／ドレイン領域のうちの一方が、ゲート 28 とゲート 30 の基板面方向の中間（laterally intermediate）に設けられており、第一のトランジスタ 24 および第二のトランジスタ 26 により共有されている。図示した例示的な実施形態では、第一の電界効果トランジスタ 24 のソース／ドレイン領域 36 と、第二の電界効果トランジスタ 26 のソース／ドレイン領域 40 とが、同じソース／ドレイン領域をなしており、つまりこれら第一の電界効果トランジスタと第二の電界効果トランジスタとに共有されている。或る実施例では、示してあるように、対 34/36 のうちの他方のソース／ドレイン領域 34 がゲート 28 の基板面方向の外（laterally outward）に設けられており、また対 38/40のうちの他方のソース／ドレイン領域 38 がゲート 30 の基板面方向の外に設けられている。図示した例示的な好ましい実施形態では、共有されるソース／ドレイン領域 36/40 の双方が、ゲート 28 およびゲート 30 の基板面方向の中間であって、かつ、それらの高さ方向の外方（elevationallyoutward）に設けられている。図示した好ましい実施形態ではさらに、他方のソース／ドレイン領域34, 38 の各々が、ゲート 28, 30 の外方で迫り上がって設けられている。或る好ましい実施例では、示したソース／ドレイン領域は、バルク半導体材料 23 の中に形成される。しかし当然のことながら他の構造も想定されており、例えば迫り上げ型ソース／ドレインを想定できる。
第一の電界効果トランジスタ24 はチャネル領域 42 を含み、また第二の電界効果トランジスタ 26 はチャネル領域 44 を含む。（或る好ましい実施形態では）組み合わせると、図示した断面にてだいたいW字型になる。チャネル領域 42, 44 の各々は、基板の少なくともひとつの断面において、共有されたソース／ドレイン領域 36/40 と、他方のソース／ドレイン領域34 もしくは他方のソース／ドレイン領域38 のそれぞれとの間に延びる、切り換え可能な電流路46 を有している。好ましくは示しているように、各電流路 46 は、相互接続された第一のほぼ垂直な区域 48 および第二のほぼ垂直な区域 50 を含んでいる。図示した例示的な実施形態では、第一のほぼ垂直な区域 48 および第二のほぼ垂直な区域 50 がそれぞれ、高さ方向の内側の端部分 52 および相互接続区域 56 を含んでいると考えられる。なおこの相互接続区域 56 は、高さ方向の内側の端部分 52 に隣接して、第一のほぼ垂直な区域 48 と、第二のほぼ垂直な区域 50 との間に設けられている。図示した実施例では、相互接続区域 56 が、図示しただいたいの基板方向に対してほぼ水平を向いている。
図２は、ソース／ドレイン領域34/36 およびソース／ドレイン領域 38/40 のうちの他方のソース／ドレイン領域 34, 38 の各々に電気的に接続した、導電データ線（conductive data line） 60 の模式図である。或る例示的な好ましい実施形態では、導電データ線60 が、ゲート 28 およびゲート30 の高さ方向の外方に設けられている。また図２では、共有されたソース／ドレイン領域 36/40 に電気的に接続した電荷蓄積デバイス 62 も模式的に描いてある。図示した例示的な好ましい実施形態では、電荷蓄積デバイス 62 はキャパシタを含む。
図２には、導電データ線 60 および電荷蓄積デバイス 62 が、各々のソース／ドレイン領域に電気的に結合しているようすを描いており、こうした接続は、任意のやりかたもしくは任意の実施で行うことができると考えられる。或る好ましい態様では、電荷蓄積デバイス 62 は、ゲート 28 およびゲート30 の外方に迫り上げ式に設けられている。そして或る好ましい態様では、導電データ線 60 が、ゲート 28 およびゲート 30 の高さ方向の外方に設けられる。或る好ましい例示的な態様ではさらに、電荷蓄積デバイス 62 が、導電データ線 60 の高さ方向の外方に設けられており、例えば続く説明で例示してゆくように或る好ましい実施例ではそうなっている。さらに或る好ましい実施例では、個々のメモリセル 20 がDRAMセルを含み、導電データ線 60 がビット線を含む。
或る好ましい実施例では、導電性材料が、第一のトランジスタ 24 のゲート 28 と第二のトランジスタ 26 のゲート 30 とを電気的に相互接続する。例えば、図２には、導電ゲート 28 および導電ゲート 30 を電気的に接続する導電性材料の領域もしくは区域 64 を模式的に描いてある。或る実施例では、ゲート 28 とゲート 30 を相互接続する導電性材料 64 は、半導体基板 22 内に（より好ましくは、半導体基板 22 の半導体材料 23 の内部に）形成されているトレンチの中に設けられている。なお図２の切り出し斜視図では、材料 23 および周辺の絶縁性材料 32 については、わかりやすくするために、導電性材料 64 の近傍には図示されていない。
本発明の或る態様には、半導体基板上に形成された複数のメモリセルを有したメモリアレイが含まれる。これらのメモリセルの各々には、第一の電界効果トランジスタおよび第二の電界効果トランジスタが含まれており、そしてこれらのトランジスタにはそれぞれ、ゲートと、チャネル領域と、一対のソース／ドレイン領域とが含まれる。第一の電界効果トランジスタのゲートと、第二の電界効果トランジスタのゲートとは、結線されて繋っている。導電データ線は、ソース／ドレイン領域群のうちの二つに結線されており、その一方で、電荷蓄積デバイスは、ソース／ドレイン領域群のうちの上記二つ以外の少なくともひとつに結線されている。あくまで一例として、図２にはこうしたメモリアレイ中の個々のメモリセルについての例示的な好ましい構造を描いてあり、そして図３には、そうした例示的な個々のメモリセルを模式的に描いてある。
こうした態様にかかる或る好ましい実施例では、ソース／ドレイン領域群のうちのひとつが、ゲートとゲートの基板面方向の間に設けられる。或る好ましい実施例では、ソース／ドレイン領域群のうちのひとつが、第一の電界効果トランジスタと第二の電界効果トランジスタとに共有されており、そして或る好ましい態様では、その共有された１つのソース／ドレイン領域に、電荷蓄積デバイスが接続されている。こうした態様にかかる或る好ましい実施例では、ゲート同士がともに導電性材料によって結線されていて、ここでその導電性材料は、半導体基板の半導体材料内に形成されたひとつ以上のトレンチの中に設けられ、ゲート同士の間に延びている。しかしながらゲート同士を電気的に相互接続することに関しては他の態様も想定されており、例えば、別々の相互接続線もしくは相互接続層を用いることによって行ってもよいし、または、既存もしくは開発途上の他の手法（本開示の任意の態様について適用してもよい）を用いることによって行うことも可能である。或る好ましい実施例では、各チャネル領域は、少なくとも１つの横断面において、ソース／ドレイン領域同士の間に延びる電流路を有しており、この電流路は、相互接続された第一のほぼ垂直な区域および第二のほぼ垂直な区域を有する。また、最初に記載した図２の実施形態についての他のいずれかの例示的特質も、想定されている。
あくまで一例として、図４から図６には、導電データ線構造および電荷蓄積デバイス構造を組み込んだ、図２の構造への例示的な付加構造が描いてある。適切である場合には図２と同様の番号を使っており、そして付加構造は付加的な番号で示してある。絶縁性キャップ 70 が、導電ゲート 28, 30 に被せるように設けられている。好ましい材料の例は窒化珪素である。間在（中間レベル）誘電体（interleveldielectric） 72 が、半導体材料 23 の高さ方向の外方に形成されている。材料の例は、二酸化珪素（添加済のものでも未添加のものでもよい）である。導電データ線のコンタクト開口部 74 が、間在誘電体 72 を貫いてソース／ドレイン領域 34, 38 へと至るようにして形成されている。導電性材料 75 を堆積してパターン化することで、導電データ線 60 をつくっている。導電データ線 60 は一例として、ダマシン様の工程でつくってもよいし、または、堆積、サブトラクティブパターン化、及びエッチング工程によってつくってもかまわない。或る例示的な好ましい方法には、一種以上の導電性材料 75 の堆積と、その後のパターン化と、サブトラクティブエッチングとが含まれる。材料 75 のパターン化に先立ってかもしくは後に、材料 75 の上に被せるようにして絶縁性材料76 を堆積可能である。そして、同じか異なる絶縁性材料76 を堆積した後に、異方性エッチングを施すことで、絶縁性の導電データ線側壁スペーサー（不図示）をつくる。データ線 60 を形成するためのエッチングにより、図５の断面図に描いたように、材料75 をコンタクト開口部 74 の中に効率的に埋め込み得る。この後、図５の断面図に示すように、絶縁性スペーサーを形成するための何らかの材料 76 を、コンタクト開口部 74内の材料上に堆積する。
別の間在誘電層 78 （図５）も堆積されている。好ましい材料の例としては、添加済かもしくは未添加の二酸化珪素がある。間在誘電層 78, 72 を貫いて、共有されたソース／ドレイン領域 36/40 へと至るようにしてエッチングを施すことで、コンタクト開口部 80 がつくられている。（一種以上の）導電性のプラグ材料（plugging material） 81 が、このコンタクト開口部 80 内に設けられる。電荷蓄積デバイス 62 は、キャパシタを有しているように描いてあり、このキャパシタは、コンタクト開口部 80 内に設けられた導電プラグ 81 と電気的に接続されたストレージノード（蓄積ノード）電極 82 を持つ。キャパシタ誘電体 84 は、ストレージノード電極 82 の外方に被せるように設けられている。そして外部導電セル板電極 86 が、その誘電体 84 に被せるようにして形成されている。当然のことながら、あらゆる例示的な材料もしくは開発途上の材料が、キャパシタ誘電体 84 と導電性のキャパシタ電極 82, 86 への適用にあたって想定されている。
図２と図４から図６に描いた構造は、本発明の種々の態様にかかる、個々のメモリセルおよびメモリアレイのあくまで例示的な描写である。こうした構造が、厖大な手法群（既存のものであってもよいし開発途上のものでもよい）のうちのいずれかを使って製造可能であるということを、当業者は容易に理解できる。あくまで一例として、メモリアレイの製造方法にかかる発明性を有する態様の例を、図７を参照しつつ説明する。図７は半導体基板の上面図であって、あくまで一例としてメモリアレイ領域 100 を含んでいる。活性領域の線101 と、トレンチ分離領域の線 102 とが互い違いに並ぶようにして、適切な半導体基板（最初に述べた実施形態での基板22 など）内に形成されている。一連の競技トラック形状のトレンチ 104 は、活性領域 101 およびトレンチ分離領域 102 の中へとエッチングを施して得られたものである。なおこの競技トラック形状のトレンチ 104 は、互い違いに並んだ活性領域101 およびトレンチ分離領域 102 に対してほぼ直交している。あくまで一例として、個々のメモリセルの製造にあたり、こうした構造を図２の開口部 29, 31 のような形態にできる。導電性材料を競技トラック形状のトレンチ 104 の中に形成することで、競技トラック形状のトレンチの各々に関して、電気的に接続された一対のワード線を形成できる。好ましい材料の例は、ゲート 28 およびゲート 30 について上述したものである。つまり或る例示的な好ましい実施形態でも、ゲート誘電体（わかりやすくするため図７では図示していない）を、ゲート材料 28/30 の提供に先立って、例示的な図示した競技トラック形状のトレンチ104 を上塗りするようにして形成できる。
競技トラック形状のトレンチ 104 の基板面方向の内部（laterally internal）と、競技トラック形状のトレンチ 104 の基板面方向の外部（laterally external）とにおいて、活性領域の中にソース／ドレイン領域を形成できる。あくまで一例として図２の実施形態を参照すると、こういった基板面方向の内部のソース／ドレイン領域の例は図７の番号 36/40 で示されており、基板面方向の外部のソース／ドレイン領域の例は図７の番号 34/38 で示される。
導電データ線（わかりやすくするため図７では図示していない）を、競技トラック形状のトレンチの基板面方向の外部に設けられるソース／ドレイン領域（例えば、図２と図４から図６に関する例示的実施形態群のソース／ドレイン領域 34, 38 ）と電気的に接続するように形成する。電荷蓄積デバイス（わかりやすくするため図７では図示していない）を、競技トラック形状のトレンチ 104 の基板面方向の内側に設けられるソース／ドレイン領域の各々と電気的に接続するように形成する。あくまで一例として、キャパシタやその他のデバイスを、図２と図４から図６に関する実施形態群のソース／ドレイン領域 36/40 に対して形成することが可能である。そして各ワード／ゲートの対へのアクセス／活性化のために導電性材料（すなわち、各トレンチ 104 に関しての導電性材料 28, 30 ）に対して電気的接続を確立するための、例示的な別個の導電性コンタクト 110 が、あくまで一例として、メモリアレイ100 の外部に設けられるように示してある。
本発明の態様は、メモリアレイの製造方法も包括しており、この方法には、互い違いに並んだ活性領域の線とトレンチ分離領域の線とを、半導体基板の中に形成すること、が含まれる。こうして互い違いに並んだ線の例を、あくまで一例として図７に描いてある。一連のトレンチの対は、活性領域とトレンチ分離領域との中へとエッチングを施して得られ、このトレンチの対は互い違いに並んだ活性領域およびトレンチ分離領域に対してほぼ直交する。あくまで一例として、図７に描いたトレンチ開口部の例 29, 31 は、こういった一連のトレンチの対の例であって、競技トラック形状のトレンチを形成するかどうかとは無関係である。
とはいえ或る実施例では、半導体基板の中のいずこかへとエッチングを施すことで、各対のトレンチのそれぞれを相互接続するひとつ以上の相互接続トレンチを得ている。あくまで一例として、描いてある半円／円弧型のトレンチ区域の例 112 は、トレンチの対 29, 31 のそれぞれを相互接続している相互接続トレンチの例である。こうしたトレンチ 112 のうちのひとつだけをつくりだしてもよいし、もしくはそれに代わる形状または構造のトレンチをエッチングによりつくりあげてもかまわない。さらには、例示的なトレンチの対を、同時にエッチングでつくりだしてもよいし、および／もしくは、共通するマスキング工程を用いてもよく、あるいは、マスキング工程および／もしくはエッチングを別々に施してもかまわない。
導電性材料を、そうしたトレンチの対の中と相互接続トレンチの中とに形成することで、トレンチの対の各々に対して、電気的に互いに接続された一対のワード線をつくる。こうした工程には、導電性材料を、トレンチの対の中および相互接続トレンチの中の少なくとも一部に、同時に、または全く別々の時間に、堆積することを含めてもよいだろう（なお、図２の相互接続材料／領域 64 は、こうした相互接続トレンチおよび導電性材料に相当する）。
各対をなすトレンチの各々の中間の活性領域の中と、各対をなすトレンチの各々の基板面方向の外部の活性領域の中とに、ソース／ドレイン領域を形成する。各対をなすトレンチの各々の基板面方向の外部に設けられるソース／ドレイン領域と電気的に接続するように、導電データ線を形成する。各対をなすトレンチの各々の中間に設けられたソース／ドレイン領域のそれぞれと電気的に接続するように、電荷蓄積デバイスを形成する。あくまで一例としてこうした構造を、図２および図４〜６にかかる実施形態群にからめて描いてある。
上述した例示的な図２、図４〜６、および図７にかかる実施形態群は、既存もしくは開発途上の数多の技術のうちのいずれかを用いて製造可能である。さらにあくまで一例として、図２、図４〜６、および図７に描いたトレンチ開口部 29, 31 を、リソグラフィー寸法以下の大きさ（sublithographic）になるようにして製造できる。あくまで一例として、第一のハードマスク層内にてリソグラフィーにより実施可能な最小のフィーチャサイズとなるように、トレンチ開口部の輪郭を作製してもよい。その後、適切な薄いハードマスク材料を、追加でその上に堆積することで、（ひとつ以上の）第一のハードマスク層の中に形成されたトレンチの側壁と底を上塗りできる。こうした構造に異方性スペーサーエッチングと同様のエッチングを施すことで、トレンチ開口部 29 およびトレンチ開口部 31 を基板材料 23 へのエッチングでつくりだすのに先立って、トレンチの開口幅を縮めることができる。このようにすると、図示したようなトレンチをリソグラフィー寸法以下にできる。さらには、基板面方向の厚みが、フォトリソグラフィーによる現時点で最小とされているフィーチャサイズの厚み未満となるようにして堆積した、異方性エッチングによるハードマスクスペーサーを使うことにより、同様のやりかたで、トレンチ同士のあいだに在るハードマスクブロックについてもリソグラフィー寸法以下になるように製造できる。
とはいえさらに、周辺回路ゲート材料を、トレンチ開口部 29, 31 の形成に先立って堆積可能であり、この後、トレンチ開口部 29, 31 を、アレイ領域内の周辺回路ゲート材料を貫くようにして形成してから、周辺ゲート材料をパターン化して、周辺回路領域内に電界効果トランジスタゲートを形成する。さらにあくまで一例として、描いたゲート誘電体の例 32 および（ひとつ以上の）ゲート材料の例 28, 30 を堆積してから、アレイ内の周辺導電ゲート材料まで平坦化を行い、その後、周辺ゲート材料をアレイから除去するようにしてもよい。さらにあくまで一例として、例示的に描いた、メモリアレイ内の導電ゲート材料 28, 30 の埋め込みは、周辺ゲート材料に施すエッチングと同等のものとなるであろう。さらにはあくまで一例として、導電ゲート材料 28, 30 に被せるように形成した絶縁性材料70を、周辺ゲート構造に対して形成される絶縁性スペーサーの製造と同等のやりかたで、かつその絶縁性スペーサーと同じ材料を用いて形成できる。なお当然のことながら、本明細書にて示し請求したうちのいずれかの構造の製造、そして本明細書にて請求し記載したメモリアレイの製造方法との組み合わせに際して、他の既存もしくは開発途上の処理のいずれかが想定されている。

Claims (41)

  1. 半導体基板上に形成された複数のメモリセルを含むメモリアレイであって、
    前記複数のメモリセルの各々が、
    ゲート、チャネル領域、および一対のソース／ドレイン領域を各々が含む第一および第二の電界効果トランジスタであって、前記ゲートが、前記基板の半導体材料内に形成された一対の開口部のうちの対応する開口部の中に設けられ、前記一対のソース／ドレイン領域のうちの一方が、前記ゲート同士の基板面方向の中間に設けられて、かつ前記第一および第二の電界効果トランジスタにより共有され、前記第一および第二の電界効果トランジスタの前記一対のソース／ドレイン領域のうちの他方の各々が、対応する電界効果トランジスタのゲートの基板面方向の外方に設けられ、前記開口部は、前記ゲートの上面の高さが前記一対のソース／ドレイン領域の底面の高さと略同一となるよう、前記ゲートによって充填されている、第一および第二の電界効果トランジスタと、
    前記一対の開口部を相互接続する、導電性材料で充填された相互接続トレンチと、
    前記ゲートの高さ方向の外方に設けられ、かつ、前記一対のソース／ドレイン領域のうちの前記他方の各々と電気的に接続されている、導電データ線と、
    前記共有されたソース／ドレイン領域と電気的に接続されている電荷蓄積デバイスと、
    を含むメモリアレイ。
  2. 前記半導体材料がバルク半導体材料を含む、請求項１記載のメモリアレイ。
  3. 前記バルク半導体材料がバルク単結晶珪素を含む、請求項２記載のメモリアレイ。
  4. 前記一対のソース／ドレイン領域のうちの前記一方が、前記ゲートの高さ方向の外方に設けられている、請求項１記載のメモリアレイ。
  5. 前記一対のソース／ドレイン領域のうちの前記他方の各々が、前記ゲートの高さ方向の外方に設けられている、請求項１記載のメモリアレイ。
  6. 前記一対のソース／ドレイン領域のうちの前記一方、および前記一対のソース／ドレイン領域のうちの前記他方の各々が、前記ゲートの高さ方向の外方に設けられている、請求項１記載のメモリアレイ。
  7. 前記電荷蓄積デバイスが、前記ゲートの高さ方向の外方に設けられている、請求項１記載のメモリアレイ。
  8. 前記電荷蓄積デバイスが、前記ゲートの高さ方向の外方であって、かつ前記導電データ線の高さ方向の外方に、設けられている、請求項１記載のメモリアレイ。
  9. 各チャネル領域は、少なくとも１つの断面内において、前記共有されたソース／ドレイン領域と前記他方のソース／ドレイン領域の各々との間に延びる電流路を含み、該電流路は、相互接続された第一および第二のほぼ垂直な区域を含んでいる、請求項１記載のメモリアレイ。
  10. 前記相互接続トレンチ内の前記導電性材料が、前記第一および第二の電界効果トランジスタの前記ゲート同士を電気的に相互接続している、請求項１記載のメモリアレイ。
  11. 各チャネル領域は、少なくとも１つの断面内において、前記共有されたソース／ドレイン領域と前記他方のソース／ドレイン領域の各々との間に延びる電流路を含み、該電流路は、相互接続された第一および第二のほぼ垂直な区域を含んでおり、
    前記導電性材料が、前記第一および第二の電界効果トランジスタの前記ゲート同士を電気的に相互接続している、請求項１記載のメモリアレイ。
  12. 前記複数のメモリセルがＤＲＡＭセルを含む、請求項１記載のメモリアレイ。
  13. 半導体基板上に形成された複数のメモリセルを含むメモリアレイであって、
    前記複数のメモリセルの各々が、
    ゲート、チャネル領域、および一対のソース／ドレイン領域を各々が含む第一および第二の電界効果トランジスタであって、前記ゲートが、前記基板の半導体材料内に形成された一対の開口部のうちの対応する開口部の中に設けられ、前記一対のソース／ドレイン領域のうちの一方が、前記ゲート同士の基板面方向の中間に設けられて、かつ前記第一および第二の電界効果トランジスタにより共有され、前記第一および第二の電界効果トランジスタの前記一対のソース／ドレイン領域のうちの他方の各々が、対応する電界効果トランジスタのゲートの基板面方向の外方に設けられ、前記開口部は、前記ゲートの上面の高さが前記一対のソース／ドレイン領域の底面の高さと略同一となるよう、前記ゲートによって充填されており、各チャネル領域は、少なくとも１つの断面内において、前記共有されたソース／ドレイン領域と前記他方のソース／ドレイン領域の各々との間に延びる電流路を含み、該電流路は、相互接続された第一および第二のほぼ垂直な区域を含んでいる、第一および第二の電界効果トランジスタと、
    前記一対のソース／ドレイン領域のうちの前記他方の各々に電気的に接続されている導電データ線と、
    前記第一および第二の電界効果トランジスタの前記ゲートの各々を相互接続する、導電性材料で充填された相互接続トレンチと、
    前記共有されたソース／ドレイン領域と電気的に接続されている電荷蓄積デバイスと、
    を含むメモリアレイ。
  14. 前記第一および第二のほぼ垂直な区域が、高さ方向の内側の端部を含み、前記少なくとも１つの断面内における前記電流路が、前記第一および第二のほぼ垂直な区域の間であって前記高さ方向の内側の端部に隣接して設けられた相互接続区域を含む、請求項１３記載のメモリアレイ。
  15. 前記少なくとも１つの断面における前記電流路が、前記第一および第二のほぼ垂直な区域の間に設けられたほぼ水平な相互接続区域を含む、請求項１３記載のメモリアレイ。
  16. 前記導電データ線が、前記ゲートの高さ方向の外方に設けられている、請求項１３記載のメモリアレイ。
  17. 前記電荷蓄積デバイスが、前記ゲートの高さ方向の外方に設けられている、請求項１３記載のメモリアレイ。
  18. 前記電荷蓄積デバイスが、前記ゲートの高さ方向の外方であって、かつ前記導電データ線の高さ方向の外方に、設けられている、請求項１３記載のメモリアレイ。
  19. 前記導電データ線がビット線を含み、前記複数のメモリセルがＤＲＡＭセルを含む、請求項１３記載のメモリアレイ。
  20. 半導体基板上に形成された複数のメモリセルを含むメモリアレイであって、
    前記複数のメモリセルの各々が、
    ゲート、チャネル領域、および一対のソース／ドレイン領域を各々が含む第一および第二の電界効果トランジスタであって、前記ゲートが、前記基板の半導体材料内に形成された一対の開口部のうちの対応する開口部の中に設けられ、前記一対のソース／ドレイン領域のうちの一方が、前記ゲート同士の基板面方向の中間に設けられて、かつ前記第一および第二の電界効果トランジスタにより共有されており、前記第一および第二の電界効果トランジスタの前記一対のソース／ドレイン領域のうちの他方の各々が、対応する電界効果トランジスタのゲートのそれぞれの基板面方向の外方に設けられており、前記開口部は、前記ゲートの上面の高さが前記一対のソース／ドレイン領域の底面の高さと略同一となるよう、前記ゲートによって充填されている、第一および第二の電界効果トランジスタと、
    前記第一および第二の電界効果トランジスタの前記ゲート同士を相互接続する、導電性材料で充填された相互接続トレンチと、
    前記一対のソース／ドレイン領域のうちの前記他方の各々に電気的に接続されている導電データ線と、
    前記共有されたソース／ドレイン領域と電気的に接続されている電荷蓄積デバイスと、
    を含むメモリアレイ。
  21. 前記導電データ線が、前記ゲートの高さ方向の外方に設けられている、請求項２０記載のメモリアレイ。
  22. 前記電荷蓄積デバイスが、前記ゲートの高さ方向の外方に設けられている、請求項２０記載のメモリアレイ。
  23. 前記電荷蓄積デバイスが、前記ゲートの高さ方向の外方であって、かつ前記導電データ線の高さ方向の外方に、設けられている、請求項２０記載のメモリアレイ。
  24. 前記電荷蓄積デバイスがキャパシタを含む、請求項２０記載のメモリアレイ。
  25. バルク半導体基板上に形成された複数のメモリセルを含むメモリアレイであって、
    前記複数のメモリセルの各々が、
    ゲート、チャネル領域、および一対のソース／ドレイン領域を各々が含む第一および第二の電界効果トランジスタであって、前記ゲートが、前記バルク半導体基板のバルク半導体材料の内部に形成されたトレンチの中に設けられ、前記一対のソース／ドレイン領域のうちの一方が、前記ゲート同士の基板面方向の中間のバルク半導体材料の中に設けられ、かつ前記第一および第二の電界効果トランジスタにより共有されており、前記第一および第二の電界効果トランジスタの前記一対のソース／ドレイン領域のうちの他方の各々が、バルク半導体材料の中であって対応する電界効果トランジスタのゲートのそれぞれの基板面方向の外方に設けられ、前記トレンチは、前記ゲートの上面の高さが前記一対のソース／ドレイン領域の底面の高さと略同一となるよう、前記ゲートによって充填されており、各チャネル領域は、少なくとも１つの断面内において、前記共有されたソース／ドレイン領域と前記他方のソース／ドレイン領域の各々との間に延びる電流路をバルク半導体材料中に含み、該電流路は、相互接続された第一および第二のほぼ垂直な区域を含んでいる、第一および第二の電界効果トランジスタと、
    前記第一および第二の電界効果トランジスタの前記ゲート同士を相互接続する、導電性材料で充填された相互接続トレンチと、
    前記ゲートの高さ方向の外方に設けられ、かつ、前記一対のソース／ドレイン領域のうちの前記他方の各々に電気的に接続されている、導電データ線と、
    前記共有されたソース／ドレイン領域と電気的に接続され、かつ、前記導電データ線の高さ方向の外方に設けられた、電荷蓄積デバイスと、
    を含むメモリアレイ。
  26. 前記導電性材料が金属を含む、請求項２５記載のメモリアレイ。
  27. 前記金属がＴｉＮを含む、請求項２６記載のメモリアレイ。
  28. 半導体基板上に形成された複数のメモリセルを含むメモリアレイであって、
    前記複数のメモリセルの各々が、
    ゲート、チャネル領域、および一対のソース／ドレイン領域を各々が含む第一および第二の電界効果トランジスタであって、前記ゲートが、前記基板の半導体材料内に形成された一対の開口部のうちの対応する開口部の中に設けられ、前記一対のソース／ドレイン領域のうちの一方が、前記ゲート同士の基板面方向の中間に設けられて、かつ前記第一および第二の電界効果トランジスタにより共有され、前記第一および第二の電界効果トランジスタの前記一対のソース／ドレイン領域のうちの他方の各々が、対応する電界効果トランジスタのゲートの基板面方向の外方に設けられ、前記開口部は、前記ゲートの上面の高さが前記一対のソース／ドレイン領域の底面の高さと略同一となるよう、前記ゲートによって充填されている、第一および第二の電界効果トランジスタと、
    前記第一および第二の電界効果トランジスタの前記ゲート同士が互いに結線されるよう、前記第一および第二の電界効果トランジスタの前記ゲート同士を相互接続する、導電性材料で充填された相互接続トレンチと、
    前記ソース／ドレイン領域のうちの二つに結線された導電データ線と、
    前記ソース／ドレイン領域のうちの前記二つ以外の少なくとも１つに結線された電荷蓄積デバイスと、
    を含むメモリアレイ。
  29. 前記ソース／ドレイン領域のうちの前記少なくとも１つが、前記ゲート同士の基板面方向の中間に設けられている、請求項２８記載のメモリアレイ。
  30. 前記ソース／ドレイン領域のうちの１つが、前記第一および第二の電界効果トランジスタによって共有され、前記電荷蓄積デバイスが、前記共有された１つのソース／ドレイン領域に接続されている、請求項２８記載のメモリアレイ。
  31. 前記半導体基板の半導体材料の内部に形成され且つ前記ゲート同士の間に延びる少なくとも二つのトレンチの中に設けられた導電性材料によって、前記ゲート同士が互いに結線されている、請求項２８記載のメモリアレイ。
  32. 前記電荷蓄積デバイスが前記ゲートの高さ方向の外方に設けられている、請求項２８記載のメモリアレイ。
  33. 前記導電データ線が前記ゲートの高さ方向の外方に設けられている、請求項２８記載のメモリアレイ。
  34. 各チャネル領域は、少なくとも１つの断面内において、ソース／ドレイン領域間に延びる電流路を含み、該電流路は、相互接続された第一および第二のほぼ垂直な区域を含んでいる、請求項２８記載のメモリアレイ。
  35. メモリアレイを製造する方法であって、
    半導体基板中に、活性領域の線とトレンチ分離領域の線とを交互に並べるように形成するステップと、
    前記活性領域および前記トレンチ分離領域の中へとエッチングを施すことで、交互に並んだ前記活性領域の前記線と前記トレンチ分離領域の前記線に対して概して直交するように、トレンチの一連の対を形成するステップと、
    前記半導体基板の中へとエッチングを施すことで、各対をなす前記トレンチの各々を相互接続する少なくとも１つの相互接続トレンチを形成するステップと、
    前記トレンチの一連の対の内部および前記相互接続トレンチの内部に導電性材料を充填することで、前記一連の対の各々に対して、互いに電気的に接続された一対のワード線を形成するステップと、
    前記活性領域内であって、各対をなす前記トレンチの各々の中間と、各対をなす前記トレンチの各々の基板面方向の外部とに、ソース／ドレイン領域を形成するステップであって、前記トレンチ内に充填された前記ワード線の上面の高さと、前記ソース／ドレイン領域の底面の高さとが略同一である、ステップと、
    各対をなす前記トレンチの各々の基板面方向の外方に設けられた前記ソース／ドレイン領域と電気的に接続された導電データ線を形成するステップと、
    各対をなす前記トレンチの各々の中間に設けられた前記ソース／ドレイン領域のそれぞれと電気的に接続された電荷蓄積デバイスを形成するステップと、
    を含む方法。
  36. エッチングを施すことで前記トレンチの一連の対を形成するステップ、および、エッチングを施すことで前記相互接続トレンチを形成するステップが、共通のマスキングステップを含む、請求項３５記載の方法。
  37. エッチングを施すことで前記トレンチの一連の対を形成するステップ、および、エッチングを施すことで前記相互接続トレンチを形成するステップが、共通のエッチングステップを含む、請求項３５記載の方法。
  38. 前記導電性材料を充填するステップが、導電性を有する材料を、前記トレンチの一連の対の中および前記相互接続トレンチの中の少なくとも一部に、同時に堆積するステップを含む、請求項３５記載の方法。
  39. 各対毎にひとつの相互接続トレンチのみをエッチングにより形成するステップを含む、請求項３５記載の方法。
  40. 各対毎に二つの相互接続トレンチのみをエッチングにより形成するステップを含む、請求項３５記載の方法。
  41. 各対毎に複数の相互接続トレンチをエッチングにより形成するステップを含む、請求項３５記載の方法。
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