TW465088B - Memory-cells arrangement and its production method - Google Patents
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Description
4650 8 8 A7 B7 五、發明說明(,)
本發明係關於一種記憶胞配置及其製造方法D 目前幾乎只使用一種所謂單一電晶體記憶胞作爲DRAM 晶胞(ce 1 1 )配置之記憶胞(DRAM即 Dynam i c r andom a c c e s s m e m ο y ),單一電晶體記憶胞包含一個電晶體及一 個電容器。記憶胞之資訊是以電荷之形式儲存在電容器 上。電容器須與電晶體相連接,使得在以字元線來控制電 晶體時電容器之電荷可經由位元線讀出。 通常是力求產生一種DRAM晶胞配置,其具有很高之封 裝密度。 在EP08 52 3 96A2中描述一種DRAM晶胞配置,其包含許 多單一電晶體記憶胞。記憶胞之電晶體是以垂直式電晶 體構成且配置在基板之凹口側面。凹口是配置在長方形 區域(長方形區域是由隔離結構所圍繞)中且利用第一側 面而鄰接於該隔離結構。電晶體之上部源極/汲極區和下 部源極/汲極區是與凹口之第二側面(其是與第一側面相 面對)相鄰接,源極/汲極區是配置在基板中。在凹口之下 部中配置此記憶胞之電容器之記憶節點(其鄰接於下部源 極/汲極區)。位元線配置於上部源極/汲極區上。位元線 上方配置一種已隔離之字元線,字元線具有往下對準之外 翻區,這些外翻區可達到記憶胞之凹口中且用作記憶胞之 電晶體之閘極電極。 在US4630088中描述一種DRAM晶胞配置,其含有單一 電晶體記億胞。記憶胞之電晶體是以垂直式電晶體構成° 上部-和下部源極/汲極區是基板之長方六面體形式之凸 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先間讀背面之注意事項再填寫本頁) —h --Ί 訂 --- 經濟部智慧財產局員工消費合作社印製 A7 4.650 8 8 __;_B7 五、發明說明(> ) 起之一部份且以環形方式而被閘極電極所圍繞。上部源 極/汲極區同時用作記憶胞之電容器之電極。位元線配置 於電容器電極上方且同時用作記憶電容器之另一電極。 本發明之目的是提供另一種記憶胞配置,記憶胞包含一 ,個電晶體和一個電容器。此外,本發明亦涉及此種記憶胞 配置之製造方法。 上述目的是以一種記憶胞配置來達成,此種記憶胞包含 一個電晶體及一個電容器且具有以下特徵: 在基板中設置互相平行之第一溝渠以及垂直於第一溝 渠而延伸之第二溝渠°電晶體之上部源極/汲極區配置在 基板中且鄰接於二個第一層渠及二個第二溝渠。在上部 源極/汲極區下方於基板中配置此電晶體之下部源極/汲 極區。此電晶體因此亦以垂直式電晶體構成。在第二溝 渠之間的第一溝渠中配置一些導電性結構,其在所屬之第 一溝渠之第一側面中分別鄰接於上部源極/汲極區之一且 藉由一種配置在第一溝渠中之隔離結構而與第二側面及 第一溝渠之底部相隔離。一條字元線平行於第一溝渠而 延伸且具有一些外翻區,這些外翻區可抵達第二溝渠中。 字元線之這些部份(其配置在第二溝渠之間)是配置在隔 離層上方。該隔離層配置於上部源極/汲極區上方。在此 條字元線上配置另一層隔離層》隔離用之間隔層在側面 上是鄰接於此字元線。電容器經由一種接觸區(其配置於 導電性結構上方及多條字元線之間)而與上部源極/汲極 區相連接· 本紙張尺度適用中國國家標準(CNS)A4規格<210 X 297公釐) I---ί I I ----4 k — — 訂! ϊ -線 (請先閲讀背面之注意事項再填寫本頁) 级濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(4 ) 此外,上述目的藉由一種記憶胞配置之製造方法來達成, 其中在基板中產生一些互相平行而延伸之第一溝渠β第 一溝渠中塡入一種絕緣材料。此種絕緣材料之一部份須 由導電性材料所取代,使導電性材料鄰接於第一溝渠之第 一側面且絕緣材料鄰接於第一溝渠之第二側面和底部。 須產生一種隔離層,其覆蓋該導電性材料。在基板中產生 第二溝渠(其互相平行而延伸且垂直於第一溝渠而延伸), 以便由導電性材料產生一些互相隔開之導電性結構且由 絕綠材料產生互相隔開之隔離結構。在基板中產生垂直 式電晶體之上部源極/汲極區及此電晶體之配置於上部源 極/汲極區下方之下部源極/汲極區,使上部源極/汲極區 分別鄰接於基板之表面,第一溝渠中之二個及第二溝渠中 之二個。字元線須平行於第一溝渠而產生,使其具有外翻 區,這些外翻區可到達第二溝渠中且有一部份是分別與第 一溝渠中之二個相重疊。這些字元線是藉由其上方所產 生之另一隔離層以及藉由間隔層(s P a c e r)而被隔離。此 隔離層須選擇性地對另一隔離層以及對該間隔層而被蝕 刻,使上述之各導電性結構裸露出來。須產生各電容器, 其經由接觸區而與導電性結構相連接。 導電性結構在側面上鄰接於上部源極/汲極區且藉由隔 離結構而與其餘之基板相隔離。導電性結構可與上方之 上部源極/汲極區相接觸 > 雖然字元線是配置於上部源極/ 汲極區上方。由於導電性結構和上部源極/汲極區重疊於 較大之面積上,則電容器和電晶體之間的接觸電阻特別 本紙張尺度適用中國國家標準(CNS)A4規格(2〗0 X 297公爱) --ιίι!Λh---------J 訂· · 1!!線 (請先閱讀背面之注意事項再填寫本頁) 465088 A7 唞年》月#日修正/更正/補充 B7 五、發明說明(4) 小。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 此種記憶胞配置可以一種較高之封裝密封來製成’這是 因爲此種製造方法具有很多自我對準之步驟(即,不需使 用一些可校準之遮罩)或對準容許度較大之步驟。例如, 上部源極/汲極區可經由電容器而在不需準確校準之情況 下被接觸。由於字元線未覆蓋該導電性結構,則可選擇性 地對另一隔離層和對一些隔離用之間隔層來對字元線進 行蝕刻,以便若接觸區相對於上部源極/汲極區之對準是 不準確時,則可在相鄰之字元線之間產生一些接觸區本 身。上部源極/汲極區可以對第一溝渠和第二溝渠以自我 對準之方式而產生。因此,例如在第一溝渠和第二溝渠產 生之後可進行基板之植入。另一方式是可在第一溝渠及/ 或第二溝渠產生之前藉由植入而在基板中產生一種摻雜 層,此種慘雜層被第一溝渠和第二溝渠所結構化,使上部 源極/汲極區是由此種摻雜區所產生》下部源極/汲極區 能以自我對準之方式而產生於上部源極/汲極區下方。下 部源極/汲極區例如是基板之埋入式摻雜層之一部份。字 元線之對準容許度(tolerance)是較大的,這是因爲只有 下述條件必須被滿足:外翻區須到達第二溝渠中,這些外 翻區可用作電晶體之閘極電極,且在進行選擇性蝕刻以便 產生記憶胞之接觸區時相鄰記憶胞之上部源極/汲極區不 可裸露。 爲了滿足上述最後一個條件,則字元線之寬度較佳是大 於上部源極/汲極區之寬度。字元線產生時之對準容許度 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公t ) 465088 A7 _______E7五、發明說明(J ) 大 增-性第 靠個 可二 程述 製上 使於 而疊 大重 較份 可部 此一 因有 渠 溝 下 況 情 errr11 種 匕 在 線 元 字 每 之 置 配 胞 憶 記 :¾ 種 此中 其
F 是 以 可 求 需 間 空 之 胞 憶 記 大 構 結 之 \ 最 之 成 製 可 術 技 之 用 使 所 以 是 第 是 度 寬 之 有之 具渠 所冓 溝第 二之 gp 73 穿鄰 和相 渠或 溝間 1 之 間 渠 溝1 第 之 鄰 相 是 都 樣 同 距 間 的
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4 b D U Φ年8月沪日修正/更正/補充 A7 B7 五、發明說明(9 ) (請先閱讀背面之注意事項再填寫本頁) 離也是大約1 Ο 0 n m )使保護層I 1被切割且對基板1蝕刻 大約500nm。於是產生第二溝渠G2,其較第一溝渠G]還 深(第lb圖)。摻雜層是藉由第一溝渠G1和第二溝渠G2 而被結構化。此摻雜層之殘餘之部份適合用作電晶體之 上部源極/汲極區。S i 02和第一溝渠G 1中之多晶矽是藉 由第二溝渠G2而被結構化,以便產生一些隔離結構I和 導電性結構L(第la圖)。在產生第二溝渠G2時以幾乎 相同之蝕刻速率來對多晶矽和S i 02進行蝕刻。 去除第三光阻遮罩。 爲了產生此隔離層12之第一部份,須沈積一種厚度大 約是1 5nm之Si02。此Si〇2覆蓋各導電性結構L以及第 二溝渠G 2之側面和底部。 然後沈積厚度大約是50nm之同次(in situ)摻雜之多 晶矽且藉由化學-機械拋光法而整平,直至該保護層Π裸 露爲止。然後對多晶矽進行回蝕刻至大約400nm深。 經濟部智慧財產局員工消費合作社印製 藉助於第四條形之光阻遮罩(未顯示,其條形未覆蓋第 二溝渠G2之第一侧面),則例如可以氫氟酸來去除此裸露 之S i 02。其餘之S i 02形成該隔離層I 2之第一部份(第1 圖)。 去除第四光阻遮罩。 然後沈積一種厚度大約是50nm之同次(in sit 11)摻雜 之另一層多晶矽且進行回蝕刻至大約3 0 0 nm深,以便在第 二溝渠G2中產生位元線B ,此位元線B 在所屬之第二 溝渠G 2之第二側面中是鄰接於基板丨(請參閱第2圖)。 -11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 4 6 5 0 8 〇 A7 _ B7 五、發明說明(0) 去除上述之保護層11(第2圖)。 爲了產生該隔離層Ϊ 2之第二部份,須進行一種熱氧化 作用。此隔離層I 2亦覆蓋位元線B (第3 b圖)。熱氧化 作用作爲退火步驟用,藉此可使摻雜物質由位元線B擴散 至基板1中且在基板1中形成電晶體之下部源極/汲極區 S/Du(第3b圖)。每一個下部源極/汲極區s/Du均鄰接於 一第二溝渠G 2 ,第二溝渠G 2中配置一條位元線B。摻雜 物質(其用來產生下部源極/汲極區)由位元線B往外擴 散。下部源極/汲極區S / Du配置在此第二溝渠G 2和相鄰 之另一第二溝渠G2之間且是由相鄰之第二溝渠G2所隔 開。 然後沈積一種厚度大約是4〇nm之同次摻雜之多晶矽以 便塡入第二溝渠G2中,其上沈積一種厚度大約是50nm之 矽化鎢。 爲了產生另一隔離層13,須沈積一種厚度大約50 nm之 氮化矽(參閱第3a和3b圖)。 爲了產生字元線遮罩WM,須施加一種厚度大約是50nm 之Si02且藉由微影術(photolithography)之方法而結構 化成條形,使這些條形平行於第一溝渠G 1而延伸且配置 在溝渠G1之間。這些條形之寬度是大約1 〇 〇 n m且相互間 之距離是大約1 0 0 n m。爲了使這些條形變寬,須沈積s i 〇 2 且進行回蝕刻。於是產生字元線遮罩,其條形之寬度大約 是1 40 nm。字元線遮罩WM之這些條形分別重疊於二個相 鄰之第一溝渠G1上(參閱第3a圖和第3b圖)。 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — Ini — If---- 4 ---lull » — — ( — — 1 — (請先閱讀背面之注音¥項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 d65C ^ A7 的年沒月允日修正/更正/補充 R7 五、發明說明(“) 藉助於字元線遮罩WM而對另一隔離層I 3,矽化鎢和多 晶矽進行蝕刻,直至隔離層I 2之配置於位元線B上之此 一部份裸露爲止。於是由多晶矽和矽化鎢而產生一些垂 直於字元線B和延伸之字元線W ,這些字元線W具有指向 下方之外翻區,這些外翻區可到達第二溝渠G2中(第3a 和3 b圖)。 爲了使漏電流減小,須進行一種熱氧化作用,使隔離層 I 2之一部份變厚直至字元線w下方爲止。在字元線W之 邊緣區域中此隔離層I 2因此變厚。此種熱氧化作用對應 於平面式電晶體中之所謂再氧化步驟。 爲了產生一些隔離用之間隔層Sp,須沈積一種厚度大 約1 Ο π m之氮化矽且進行回蝕刻(第3 a圖)。間隔層S p覆 蓋字元線W之側面。 爲了產生一種隔離區 I 4,須沈積一種厚度大約是 1000 η Π1之Si 02。藉助於第五光阻遮罩(未顯示)而產生一 些互相隔離之凹口,這些凹口分別使導電性結構L中之一 裸露出來(第4圖)》於是選擇性地對氮化矽而對S i 0 2進 行蝕刻。各凹口之對準容許度(t ο 1 e r a n c e )很大,這是因 爲另一隔離層I 3和間隔層Sp保護著各字元線W。 爲了在這些凹口中產生一些接觸區K以及電容器之記 憶節點P1 ,首先須沈積總厚度大約是200nm之鈦和氮化 鈦(T i N )。然後沈積一種厚度大約是5 Onm之氮化鎢以便 塡入各凹口中。藉由化學機械式拋光來去除氮化鎢,鈦和 氮化鈦,直至隔離區Ϊ 4裸露爲止。於是在字元線W之間 -13 - 本紙張尺度適用中國國家標準(CNS)A4規格<210x297公釐) ------^--------訂-------!線( (請先間讀背面之注意事項再填寫本頁) 4-650 A7 B7 五、發明說明(α ) 在凹口中產生一種接觸區K。在接觸區K上方由氮化鎢 產生記憶節點p 1 (第4圖)。 (請先閱讀背面之注意事項再填寫本頁) 然後以氫氟酸對Si〇2進行蝕刻直至大約lOOOnm之触 刻深度爲止,使隔離區I 4之配置於字元線w上方之此一 部份以及字元線遮罩WM被去除(第5圖)》記憶節點 上之鈦和氮化鈦然後例如以H202 / MH40H來去除" 爲了產生電容器之介電質kd,須沈積一種厚度大約是 1 Onm 之 Ta2〇5(第 5 圖)。 爲了產生電容器之共同之電極P2,須沈積一種厚度大 約是50nm之氮化鈦(第5圖 所產生之記億胞配置是一種DRAM晶胞配置,其記憶胞 具有一個電晶體和一個電容器。字元線W之外翻區用作 電晶體之閛極電極。 本實施例可有許多變型,其同樣在本發明之範圍中。各 層,溝渠以及遮罩之大小因此可依據各別之需求而調整° 同樣情況亦適用於材料之選取。 經濟部智慧財產局員工消費合作社印製 符號之說明 1 ...基板 B...位元線 F2…遮罩 Gl,G2...溝渠 I ...隔離結構 I 1 ...保護層 I 2,I 3 ...隔離層 -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 46 A7 B7 五、發明說明(
K
d K 構 ΛΓ '' 士Π 區f 器!二二 隔^電導 質 電 質 電 介
P 2 極 點電 節 器 憶容 記電
ο D : / P s S
U D 區 極 汲 // 極 源
Μ W 罩 遮 層泉線 一隔U元二一子 (請先閱讀背面之注意事項再填寫本頁) ^--------訂----------線 經濟部智慧財產局員工消費合作社印製 5 本紙張尺度適用中國國家標準(CNS)A4規格(2】〇χ297公釐)
Claims (1)
- 六、申請專利範圍 第891055 86號「記憶胞配置及其製造方法(一)」專利案 (90年8月修正) 六、申請專利範圍 1. 一種記憶胞配置,其特徵是: -各記憶胞分別具有一個電晶體和一個電容器, -在基板(1)中設置互相平行之第一溝渠(G1)以及垂直 於第一溝渠(G1)而延伸之第二溝渠(G2), -電晶體之上部源極/汲極區(S/Do)配置在基板(S)中且 鄰接於二個第一溝渠(G1)以及二個第二溝渠(G2), -在上部源極/汲極區(S/Do)下方於基板(1)中配置此電 晶體之下部源極/汲極區(S/Du), -在第一溝渠(G1)中在第二溝渠(G2)之間配置導電性結 構(L),其在所屬之第一溝渠(G1)之第一側面中鄰接於上部 源極/汲極區(S/Do)中之一且藉由一個配置在第一溝渠(G1) 中之隔離結構(I)而與第一溝渠(G1)之第二側面和底部相 隔離, -字元線(W)平行於第一溝渠(G1)而延伸且具有外翻區, 這些外翻區可到達第二溝渠(G2)中且配置在隔離層(12)上 方之第二溝渠(G2)之間以及配置在上部源極/汲極區(S/Do) 上方, -在字元線(W)上配置另一隔離層(13),隔離用之間隔層 (Sp)在側面上鄰接於字元線(W), -電容器經由接觸區(K)而與上部源極/汲極區(S/Do)相 連接,接觸區(K)配置在導電性結構(L)上以及字元線(W)之 t、申請專利範圍 間。 2. 如申請專利範圍第1項之記憶胞配置,其中 -下部源極/汲極區(S/Du)在二個第二溝渠(G2)中之一 之第一側面中鄰接於位元線(B),位元線(B)配置在第二溝 渠(G2)之下部中。 3. 如申請專利範圍第1或第2項之記憶胞配置,其中 -第一溝渠(G1)須夠深,使其可使電晶體之沿著第二溝 渠(G2)而相鄰之下部源極/汲極區(S/Du)互相隔開。 4. 一種記憶胞配置之製造方法,其特徵爲: -在基板(1)中產生互相平行而延伸之第一溝渠(G1), -第一溝渠(G1)中以絕緣材料塡入, -此絕緣材料之一部份須由導電性材料所取代,使導電 性材料鄰接於第一溝渠(G1)之第一側面且絕緣材料鄰接 於第一溝渠(G1)之第二側面和底部, -產生一種隔離層(12),其覆蓋該導電性材料, -在基板(1)中須產生第二溝渠(G2)(其互相互行且垂直 於第一溝渠(G1)而延伸),以便由導電性材料產生多個互相 隔開之導電性結構(L)且由絕緣材料產生多個互相隔開之 隔離結構(I), -在基板(1)中須產生垂直式電晶體之上部源極/汲極區 (S/Do)以及此電晶體之位於S/Do下方之下部源極/汲極區 (S/Du),使上部源極/汲極區(S/Do)分別鄰接於基板(1)之表 面,二個第一溝渠(G1)以及二個第二溝渠(G2), -須平行於第一溝渠(G1)而產生各字元線(W1),使字元 -2- 46 Β Ο 8 8 六、申請專利範圍 線具有外翻區,這些外翻區可到達第二溝渠(G2)中,字元線 之一部份分別重疊於二個第一溝渠(G1), -字元線是藉由其下方所產生之另一隔離層(13)以及藉 由間隔層(Sp)而被隔開, -隔離層(12)須選擇性地對另一隔離層(13)以及對該間 隔層(Sp)而被蝕刻,使導電性結構(L)裸露出來, -產生電容器,這些電容器經由接觸區(K)而與導電性結 構(L)相連接。 5. 如申請專利範圍第4項之製造方法,其中 -須在第二溝渠(G2)之下部中產生一條位元線(B),使此 位元線(B)在所屬之第二溝渠(G2)之第一側面中鄰接於下 部源極/汲極區(S/Du)(其鄰接於第二溝渠(G2))。 6. 如申請專利範圍第5項之製造方法,其中 -須產生第一溝渠(G1)至某一深度處,使其可使電晶體 之沿著第二溝渠(G2)而相鄰之下部源極/汲極區(S/Du)互 相隔開。 7. 如申請專利範圍第4,5或6項之製造方法,其中 -在產生第一溝渠(G1)之前在基板(1)上產生一種保護 層(II), -絕緣材料之一部份由導電性材料所取代,此過程中是藉助 於條形之遮罩(其條形平行於第一溝渠(G1)而延伸且有一 部份重疊於第一溝渠(G1)中之一)選擇性地對保護層(II) 來對絕緣材料進行蝕刻直至一種位於第一溝渠(G1)底部 上方之深度處爲止,然後沈積該導電性材料且進行回蝕刻 直至保護層(II)裸露爲止。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19914490A DE19914490C1 (de) | 1999-03-30 | 1999-03-30 | Speicherzellenanordnung und Verfahren zu deren Herstellung |
Publications (1)
Publication Number | Publication Date |
---|---|
TW465088B true TW465088B (en) | 2001-11-21 |
Family
ID=7902997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089105586A TW465088B (en) | 1999-03-30 | 2000-03-27 | Memory-cells arrangement and its production method |
Country Status (7)
Country | Link |
---|---|
US (1) | US6627940B1 (zh) |
EP (1) | EP1175701A1 (zh) |
JP (1) | JP3875493B2 (zh) |
KR (1) | KR100465040B1 (zh) |
DE (1) | DE19914490C1 (zh) |
TW (1) | TW465088B (zh) |
WO (1) | WO2000060667A1 (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10318625B4 (de) * | 2003-04-24 | 2006-08-03 | Infineon Technologies Ag | Vertikale Speicherzelle und Verfahren zu deren Herstellung |
JP2009182105A (ja) * | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2010141259A (ja) | 2008-12-15 | 2010-06-24 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US11404091B2 (en) | 2020-06-19 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array word line routing |
US11423966B2 (en) * | 2020-07-30 | 2022-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array staircase structure |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
JP2932635B2 (ja) | 1990-08-11 | 1999-08-09 | 日本電気株式会社 | 半導体記憶装置 |
JP2518147B2 (ja) * | 1993-04-02 | 1996-07-24 | 日本電気株式会社 | 半導体メモリ装置とその製造方法 |
US5497017A (en) * | 1995-01-26 | 1996-03-05 | Micron Technology, Inc. | Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors |
DE19519159C2 (de) * | 1995-05-24 | 1998-07-09 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
US5937296A (en) * | 1996-12-20 | 1999-08-10 | Siemens Aktiengesellschaft | Memory cell that includes a vertical transistor and a trench capacitor |
TW428313B (en) * | 1998-05-19 | 2001-04-01 | Siemens Ag | Integrated circuit-arrangement with at least a transistor and a capacitor and method to it production |
DE19911148C1 (de) | 1999-03-12 | 2000-05-18 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
-
1999
- 1999-03-30 DE DE19914490A patent/DE19914490C1/de not_active Expired - Lifetime
-
2000
- 2000-03-27 TW TW089105586A patent/TW465088B/zh not_active IP Right Cessation
- 2000-03-27 KR KR10-2001-7012526A patent/KR100465040B1/ko not_active IP Right Cessation
- 2000-03-27 US US09/937,838 patent/US6627940B1/en not_active Expired - Fee Related
- 2000-03-27 WO PCT/DE2000/000932 patent/WO2000060667A1/de active IP Right Grant
- 2000-03-27 EP EP00929252A patent/EP1175701A1/de not_active Withdrawn
- 2000-03-27 JP JP2000610067A patent/JP3875493B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE19914490C1 (de) | 2000-07-06 |
KR100465040B1 (ko) | 2005-01-13 |
US6627940B1 (en) | 2003-09-30 |
WO2000060667A1 (de) | 2000-10-12 |
JP2002541667A (ja) | 2002-12-03 |
JP3875493B2 (ja) | 2007-01-31 |
EP1175701A1 (de) | 2002-01-30 |
KR20010110478A (ko) | 2001-12-13 |
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