JPH11135757A - Ｄｒａｍセルアレイおよび該ｄｒａｍセルアレイの製造方法 - Google Patents
Ｄｒａｍセルアレイおよび該ｄｒａｍセルアレイの製造方法Info
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- JPH11135757A JPH11135757A JP10238525A JP23852598A JPH11135757A JP H11135757 A JPH11135757 A JP H11135757A JP 10238525 A JP10238525 A JP 10238525A JP 23852598 A JP23852598 A JP 23852598A JP H11135757 A JPH11135757 A JP H11135757A
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Abstract
(57)【要約】
【課題】 メモリセルとして１トランジスタメモリセル
を有する高いパッケージ密度のＤＲＡＭセルアレイを提
供する。 【解決手段】 バーチカル選択トランジスタのソース／
ドレイン領域とチャネル領域を有する半導体構造体が設
けられており、これはトレンチの間に配置されている。
半導体構造体の２つのエッジのうち一方においてチャネ
ル領域Ｋａａの高さのところに、チャネル形成を阻止す
るエレメントが配置されている。両方のエッジには、ソ
ース／ドレイン領域とそれぞれ１つのワードラインＷｌ
ａが接している。ビットラインＢｌａのために、トレン
チＧ２ａ内に２つのワードラインＷｌａが形成される。
トレンチＧ２ａの沿って隣り合う半導体構造体のエレメ
ントは、トレンチＧ２ａの一方のエッジと、隣り合うト
レンチの一方のエッジに交互に配置されている。メモリ
コンデンサは基板１ａの上または基板１ａの中に設けら
れる。
を有する高いパッケージ密度のＤＲＡＭセルアレイを提
供する。 【解決手段】 バーチカル選択トランジスタのソース／
ドレイン領域とチャネル領域を有する半導体構造体が設
けられており、これはトレンチの間に配置されている。
半導体構造体の２つのエッジのうち一方においてチャネ
ル領域Ｋａａの高さのところに、チャネル形成を阻止す
るエレメントが配置されている。両方のエッジには、ソ
ース／ドレイン領域とそれぞれ１つのワードラインＷｌ
ａが接している。ビットラインＢｌａのために、トレン
チＧ２ａ内に２つのワードラインＷｌａが形成される。
トレンチＧ２ａの沿って隣り合う半導体構造体のエレメ
ントは、トレンチＧ２ａの一方のエッジと、隣り合うト
レンチの一方のエッジに交互に配置されている。メモリ
コンデンサは基板１ａの上または基板１ａの中に設けら
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭセルアレ
イおよび該ＤＲＡＭセルアレイの製造方法に関する。
イおよび該ＤＲＡＭセルアレイの製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭセルアレイすなわちダイナミッ
クなランダムアクセスの行われるメモリセルアレイの場
合にはほとんど、いわゆる１トランジスタメモリセルが
もっぱら使用される。１トランジスタメモリセルは、選
択トランジスタとメモリコンデンサを有している。メモ
リコンデンサには、論理値０または１を表す情報が電荷
のかたちで蓄積されている。この場合、ワードラインを
介して選択トランジスタを制御することにより、ビット
ラインを介してこの情報を読み出すことができる。
クなランダムアクセスの行われるメモリセルアレイの場
合にはほとんど、いわゆる１トランジスタメモリセルが
もっぱら使用される。１トランジスタメモリセルは、選
択トランジスタとメモリコンデンサを有している。メモ
リコンデンサには、論理値０または１を表す情報が電荷
のかたちで蓄積されている。この場合、ワードラインを
介して選択トランジスタを制御することにより、ビット
ラインを介してこの情報を読み出すことができる。
【０００３】メモリの世代が代わるにつれて記憶密度が
増加していくので、１トランジスタメモリセルの所要面
積は世代ごとに小さくなっていかなければならない。ス
トラクチャサイズの低減は、そのときどきの技術で製造
可能な最小のストラクチャサイズＦによって制限されて
いるので、それに付随して１トランジスタメモリセルの
変更も行われることになる。したがって１Ｍビット世代
までは、選択トランジスタもメモリコンデンサもプレー
ナ素子として実現されてきた。そして４Ｍビットのメモ
リ世代からは、選択トランジスタとメモリコンデンサを
３次元で配置することによって面積をさらに低減する必
要があった。
増加していくので、１トランジスタメモリセルの所要面
積は世代ごとに小さくなっていかなければならない。ス
トラクチャサイズの低減は、そのときどきの技術で製造
可能な最小のストラクチャサイズＦによって制限されて
いるので、それに付随して１トランジスタメモリセルの
変更も行われることになる。したがって１Ｍビット世代
までは、選択トランジスタもメモリコンデンサもプレー
ナ素子として実現されてきた。そして４Ｍビットのメモ
リ世代からは、選択トランジスタとメモリコンデンサを
３次元で配置することによって面積をさらに低減する必
要があった。
【０００４】１つの可能な構成として挙げられるのは、
メモリコンデンサをプレーナ形ではなくトレンチとして
実現することである（たとえば K.Yamada 等による "A
deeptrenched Capacitor technology for 4 MBit DRAM
s", Proc. Intern, Electronic Devices and Materials
IEDM 85, p.702）。
メモリコンデンサをプレーナ形ではなくトレンチとして
実現することである（たとえば K.Yamada 等による "A
deeptrenched Capacitor technology for 4 MBit DRAM
s", Proc. Intern, Electronic Devices and Materials
IEDM 85, p.702）。
【０００５】別の可能な構成として、たとえばアメリカ
合衆国特許 US-PS 5 376 575 などに記載のバーチカル
ＭＯＳトランジスタの使用が挙げられる。
合衆国特許 US-PS 5 376 575 などに記載のバーチカル
ＭＯＳトランジスタの使用が挙げられる。
【０００６】先願のドイツ連邦共和国特許出願 1962062
5.1 には、選択トランジスタがバーチカルＭＯＳトラン
ジスタとしてメモリコンデンサの上方に形成されたＤＲ
ＡＭセルアレイが示されている。このため、第１トレン
チおよびそれと交差する方向で第２トレンチが基板中に
つくられる。各トレンチ内にはメモリコンデンサがそれ
ぞれ配置される。第２トレンチのうちそのつど２つのト
レンチによってトレンチペアが形成され、これは絶縁構
造体によって取り囲まれる。その際、各トレンチペアに
おける２番目のトレンチの間に半導体アイランドが配置
されている。この半導体アイランドと２つの第２トレン
チのうち１番目のトレンチとに共通する第１エッジに
は、第１ゲート電極を備えた選択トランジスタが配置さ
れており、半導体アイランドと２つの第２トレンチのう
ち２番目のトレンチとに共通する第２エッジには、第２
ゲート電極を備えた第２のトランジスタが配置されてい
る。この場合、各メモリコンデンサのメモリノードは、
半導体アイランドのエッジのうちの一方とそれぞれ隣接
している。折り返しビットラインを実現するために、半
導体アイランドは隣接する第１トレンチに沿ってそれぞ
れ互いにずらされて配置されている。折り返しビットラ
インの場合、選択トランジスタの情報読み出しのため
に、対応づけられているビットラインの信号が隣り合う
ビットラインの信号と比較される。選択トランジスタを
制御するワードラインは、隣り合うビットラインと接続
されている選択トランジスタと接続されてはならない。
これにより、互いに著しく密に配置されたビットライン
において等しい障害および信号バックグラウンドを、ほ
とんど除去することができる。これが有利である理由
は、ビットラインにおいて評価しなければならない信号
はストラクチャサイズの低減によってますます小さくな
るからである。
5.1 には、選択トランジスタがバーチカルＭＯＳトラン
ジスタとしてメモリコンデンサの上方に形成されたＤＲ
ＡＭセルアレイが示されている。このため、第１トレン
チおよびそれと交差する方向で第２トレンチが基板中に
つくられる。各トレンチ内にはメモリコンデンサがそれ
ぞれ配置される。第２トレンチのうちそのつど２つのト
レンチによってトレンチペアが形成され、これは絶縁構
造体によって取り囲まれる。その際、各トレンチペアに
おける２番目のトレンチの間に半導体アイランドが配置
されている。この半導体アイランドと２つの第２トレン
チのうち１番目のトレンチとに共通する第１エッジに
は、第１ゲート電極を備えた選択トランジスタが配置さ
れており、半導体アイランドと２つの第２トレンチのう
ち２番目のトレンチとに共通する第２エッジには、第２
ゲート電極を備えた第２のトランジスタが配置されてい
る。この場合、各メモリコンデンサのメモリノードは、
半導体アイランドのエッジのうちの一方とそれぞれ隣接
している。折り返しビットラインを実現するために、半
導体アイランドは隣接する第１トレンチに沿ってそれぞ
れ互いにずらされて配置されている。折り返しビットラ
インの場合、選択トランジスタの情報読み出しのため
に、対応づけられているビットラインの信号が隣り合う
ビットラインの信号と比較される。選択トランジスタを
制御するワードラインは、隣り合うビットラインと接続
されている選択トランジスタと接続されてはならない。
これにより、互いに著しく密に配置されたビットライン
において等しい障害および信号バックグラウンドを、ほ
とんど除去することができる。これが有利である理由
は、ビットラインにおいて評価しなければならない信号
はストラクチャサイズの低減によってますます小さくな
るからである。
【０００７】ドイツ連邦共和国特許出願 DE 195 191 60
C1 に記載されているＤＲＡＭセルアレイによれば、メ
モリセルごとにバーチカルＭＯＳトランジスタが設けら
れており、このトランジスタの第１のソース／ドレイン
領域はメモリコンデンサのメモリノードと接続されてお
り、そのチャネル領域はリング状にゲート電極によって
取り囲まれ、さらに第２のソース／ドレイン領域は埋め
込まれたビットラインと接続されている。メモリコンデ
ンサはプレーナ形コンデンサあるいは積層コンデンサで
ある。
C1 に記載されているＤＲＡＭセルアレイによれば、メ
モリセルごとにバーチカルＭＯＳトランジスタが設けら
れており、このトランジスタの第１のソース／ドレイン
領域はメモリコンデンサのメモリノードと接続されてお
り、そのチャネル領域はリング状にゲート電極によって
取り囲まれ、さらに第２のソース／ドレイン領域は埋め
込まれたビットラインと接続されている。メモリコンデ
ンサはプレーナ形コンデンサあるいは積層コンデンサで
ある。
【０００８】また、アメリカ合衆国特許 US 4 630 088
に記載のＤＲＡＭセルアレイによれば、メモリセルの選
択トランジスタとビットラインとの間にメモリセルのコ
ンデンサが接続されている。この場合、ストライプ状半
導体構造体の互いに対向する２つのエッジの各々にワー
ドラインが配置されている。この半導体構造体は、選択
トランジスタにおける上方および下方のソース／ドレイ
ン領域を有している。これらソース／ドレイン領域の間
にチャネル領域が配置されている。上方のソース／ドレ
イン領域は、２つのエッジのうちの一方と隣接してい
る。この上方のソース／ドレイン領域の隣りにドーピン
グ領域が配置されており、この領域はチャネル領域と同
じ導電形でドープされているが、それよりも高いドーパ
ント濃度を有している。このドーピング領域により、上
方のソース／ドレイン領域が隣接する半導体構造体のエ
ッジに配置されたワードラインによってのみ、選択トラ
ンジスタが制御されるようになる。
に記載のＤＲＡＭセルアレイによれば、メモリセルの選
択トランジスタとビットラインとの間にメモリセルのコ
ンデンサが接続されている。この場合、ストライプ状半
導体構造体の互いに対向する２つのエッジの各々にワー
ドラインが配置されている。この半導体構造体は、選択
トランジスタにおける上方および下方のソース／ドレイ
ン領域を有している。これらソース／ドレイン領域の間
にチャネル領域が配置されている。上方のソース／ドレ
イン領域は、２つのエッジのうちの一方と隣接してい
る。この上方のソース／ドレイン領域の隣りにドーピン
グ領域が配置されており、この領域はチャネル領域と同
じ導電形でドープされているが、それよりも高いドーパ
ント濃度を有している。このドーピング領域により、上
方のソース／ドレイン領域が隣接する半導体構造体のエ
ッジに配置されたワードラインによってのみ、選択トラ
ンジスタが制御されるようになる。
【０００９】さらにアメリカ合衆国特許 US 5 214 603
に記載のＤＲＡＭセルアレイによれば、メモリセルのコ
ンデンサとビットラインとの間にメモリセルの選択トラ
ンジスタが接続されている。この場合、互いに平行に延
在するフランクの各エッジにワードラインが配置されて
いる。また、これらのトレンチの２つの間に半導体構造
体が配置されており、これは２つの選択トランジスタに
共通する１つのソース／ドレイン領域と、選択トランジ
スタの２つの下方のソース／ドレイン領域を有してい
る。上方のソース／ドレイン領域と下方のソース／ドレ
イン領域との間にドーピング領域が設けられており、こ
の領域はソース／ドレイン領域の導電形とは反対の導電
形でドープされている。さらに、トレンチに対し平行ま
たは垂直に互いに隣り合って設けられた各半導体構造体
の間に絶縁構造体が配置されており、これは各トレンチ
の間に配置されている。
に記載のＤＲＡＭセルアレイによれば、メモリセルのコ
ンデンサとビットラインとの間にメモリセルの選択トラ
ンジスタが接続されている。この場合、互いに平行に延
在するフランクの各エッジにワードラインが配置されて
いる。また、これらのトレンチの２つの間に半導体構造
体が配置されており、これは２つの選択トランジスタに
共通する１つのソース／ドレイン領域と、選択トランジ
スタの２つの下方のソース／ドレイン領域を有してい
る。上方のソース／ドレイン領域と下方のソース／ドレ
イン領域との間にドーピング領域が設けられており、こ
の領域はソース／ドレイン領域の導電形とは反対の導電
形でドープされている。さらに、トレンチに対し平行ま
たは垂直に互いに隣り合って設けられた各半導体構造体
の間に絶縁構造体が配置されており、これは各トレンチ
の間に配置されている。
【００１０】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルとして１トランジスタメモリセルを有し著しく高
いパッケージ密度で製造できるようにしたＤＲＡＭセル
アレイ、ならびにこの種のＤＲＡＭセルアレイのための
製造方法を提供することにある。
リセルとして１トランジスタメモリセルを有し著しく高
いパッケージ密度で製造できるようにしたＤＲＡＭセル
アレイ、ならびにこの種のＤＲＡＭセルアレイのための
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明によればこの課題
は、バーティカルＭＯＳトランジスタとして構成された
それぞれ１つの選択トランジスタとメモリコンデンサと
を有するメモリセルと、互いに対向する２つのエッジを
有する半導体構造体が設けられており、該半導体構造体
は、前記選択トランジスタにおける２つのソース／ドレ
イン領域のうち少なくとも一方のソース／ドレイン領域
と、その下におかれたチャネル領域とを有しており、前
記ソース／ドレイン領域は半導体構造体の２つのエッジ
に接しており、前記チャネル領域は、半導体構造体の２
つのエッジのうちゲート誘電体が隣接している方のエッ
ジに接しており、該ゲート誘電体には、第１のワードラ
インと接続されたゲート電極が隣接しており、前記半導
体構造体における２つのエッジのうち他方のエッジに
は、前記選択トランジスタのチャネル領域の高さのとこ
ろに、チャネル形成を阻止するエレメントが配置されて
おり、チャネル形成を阻止する該エレメントの隣りにお
いて前記半導体構造体の外に第２のワードラインが配置
されており、前記ソース／ドレイン領域のうち第１のソ
ース／ドレイン領域は、メモリコンデンサと接続されて
おり、前記ソース／ドレイン領域のうち第２のソース／
ドレイン領域は、ワードラインと交差する方向で延在す
るビットラインと接続されていることを特徴とするＤＲ
ＡＭセルアレイにより解決される。
は、バーティカルＭＯＳトランジスタとして構成された
それぞれ１つの選択トランジスタとメモリコンデンサと
を有するメモリセルと、互いに対向する２つのエッジを
有する半導体構造体が設けられており、該半導体構造体
は、前記選択トランジスタにおける２つのソース／ドレ
イン領域のうち少なくとも一方のソース／ドレイン領域
と、その下におかれたチャネル領域とを有しており、前
記ソース／ドレイン領域は半導体構造体の２つのエッジ
に接しており、前記チャネル領域は、半導体構造体の２
つのエッジのうちゲート誘電体が隣接している方のエッ
ジに接しており、該ゲート誘電体には、第１のワードラ
インと接続されたゲート電極が隣接しており、前記半導
体構造体における２つのエッジのうち他方のエッジに
は、前記選択トランジスタのチャネル領域の高さのとこ
ろに、チャネル形成を阻止するエレメントが配置されて
おり、チャネル形成を阻止する該エレメントの隣りにお
いて前記半導体構造体の外に第２のワードラインが配置
されており、前記ソース／ドレイン領域のうち第１のソ
ース／ドレイン領域は、メモリコンデンサと接続されて
おり、前記ソース／ドレイン領域のうち第２のソース／
ドレイン領域は、ワードラインと交差する方向で延在す
るビットラインと接続されていることを特徴とするＤＲ
ＡＭセルアレイにより解決される。
【００１２】さらに本発明の課題は、互いに平行に延在
する第２のトレンチを基板に形成して、それら第２のト
レンチの２つの間に、バーティカル選択トランジスタに
おける２つのソース／ドレイン領域のうち少なくとも一
方のソース／ドレイン領域と、その下に配置されたチャ
ネル領域とを有する半導体構造体を生じさせ、前記ソー
ス／ドレイン領域は、第２のトレンチにより形成される
半導体構造体の対向する２つのエッジに隣接し、該半導
体構造体において、その２つのエッジのうち一方をマス
クし、２つのエッジのうち他方を傾斜イオン注入（schr
aege Implantation）することで、チャネル領域の高さ
のところにチャネルストップ領域を形成し、該半導体構
造体の２つのエッジにゲート誘電体を設け、前記第２の
トレンチにワードラインを形成し、２つのソース／ドレ
イン領域のうち第１のソース／ドレイン領域と接続され
るメモリコンデンサを形成し、ワードラインと交差して
延在するビットラインを形成し、該ビットラインを２つ
のソース／ドレイン領域のうち第２のソース／ドレイン
領域と接続することを特徴とする、ＤＲＡＭセルアレイ
の製造方法により解決される。
する第２のトレンチを基板に形成して、それら第２のト
レンチの２つの間に、バーティカル選択トランジスタに
おける２つのソース／ドレイン領域のうち少なくとも一
方のソース／ドレイン領域と、その下に配置されたチャ
ネル領域とを有する半導体構造体を生じさせ、前記ソー
ス／ドレイン領域は、第２のトレンチにより形成される
半導体構造体の対向する２つのエッジに隣接し、該半導
体構造体において、その２つのエッジのうち一方をマス
クし、２つのエッジのうち他方を傾斜イオン注入（schr
aege Implantation）することで、チャネル領域の高さ
のところにチャネルストップ領域を形成し、該半導体構
造体の２つのエッジにゲート誘電体を設け、前記第２の
トレンチにワードラインを形成し、２つのソース／ドレ
イン領域のうち第１のソース／ドレイン領域と接続され
るメモリコンデンサを形成し、ワードラインと交差して
延在するビットラインを形成し、該ビットラインを２つ
のソース／ドレイン領域のうち第２のソース／ドレイン
領域と接続することを特徴とする、ＤＲＡＭセルアレイ
の製造方法により解決される。
【００１３】従属請求項には本発明の有利な実施形態が
示されている。
示されている。
【００１４】
【発明の実施の形態】本発明によるＤＲＡＭセルアレイ
の場合、メモリセルはそれぞれ１つの半導体構造体を有
しており、これにはバーティカル選択トランジスタにお
ける２つのソース／ドレイン領域のうち少なくとも一方
と、その下に配置されたチャネル領域とが含まれる。選
択トランジスタはＭＯＳトランジスタとして構成されて
いる。この場合、半導体構造体は対向する２つのエッジ
を有しており、それらのエッジにソース／ドレイン領域
が隣接している。チャネル領域は半導体構造体における
２つのエッジの一方に接している。チャネル領域にはゲ
ート誘電体が隣接しており、さらにこのゲート誘電体に
は、第１のワードラインと接続されたゲート電極が隣接
している。半導体構造体における２つのエッジの他方に
はチャネル領域の高さのところに、チャネル形成を阻止
するエレメントが配置されている。チャネル形成を阻止
するこのエレメントには、第２のワードラインが隣接し
ている。このエレメントはソース／ドレイン領域の下方
に配置されており、したがってこのＤＲＡＭセルアレイ
は、アメリカ合衆国特許 US 4630 088 によるＤＲＡＭ
セルアレイよりも高いパッケージ密度を有する。選択ト
ランジスタにおける第１のソース／ドレイン領域はメモ
リコンデンサと接続されている。さらに選択トランジス
タの第２のソース／ドレイン領域は、第１のワードライ
ンと交差して延びるビットラインと接続されている。こ
のＤＲＡＭセルアレイにおける１つのメモリセルは、４
Ｆ2 の面積で製造できる。
の場合、メモリセルはそれぞれ１つの半導体構造体を有
しており、これにはバーティカル選択トランジスタにお
ける２つのソース／ドレイン領域のうち少なくとも一方
と、その下に配置されたチャネル領域とが含まれる。選
択トランジスタはＭＯＳトランジスタとして構成されて
いる。この場合、半導体構造体は対向する２つのエッジ
を有しており、それらのエッジにソース／ドレイン領域
が隣接している。チャネル領域は半導体構造体における
２つのエッジの一方に接している。チャネル領域にはゲ
ート誘電体が隣接しており、さらにこのゲート誘電体に
は、第１のワードラインと接続されたゲート電極が隣接
している。半導体構造体における２つのエッジの他方に
はチャネル領域の高さのところに、チャネル形成を阻止
するエレメントが配置されている。チャネル形成を阻止
するこのエレメントには、第２のワードラインが隣接し
ている。このエレメントはソース／ドレイン領域の下方
に配置されており、したがってこのＤＲＡＭセルアレイ
は、アメリカ合衆国特許 US 4630 088 によるＤＲＡＭ
セルアレイよりも高いパッケージ密度を有する。選択ト
ランジスタにおける第１のソース／ドレイン領域はメモ
リコンデンサと接続されている。さらに選択トランジス
タの第２のソース／ドレイン領域は、第１のワードライ
ンと交差して延びるビットラインと接続されている。こ
のＤＲＡＭセルアレイにおける１つのメモリセルは、４
Ｆ2 の面積で製造できる。
【００１５】チャネル形成を阻止するエレメントはチャ
ネルストップ領域として構成できる。このチャネルスト
ップ領域はチャネル領域と同じ導電形でドープされてい
るが、それよりも高いドーパント濃度を有している。チ
ャネルストップ領域を形成するため、半導体構造体を互
いに分離する第２のトレンチを形成することができる。
そして第２のトレンチの第１のエッジおよび／または第
２のエッジにおける傾斜注入により、チャネルストップ
領域が生じる。チャネルストップ領域は、補助材料のド
ーパントの拡散によっても生じさせることができ、この
補助材料はその後、再び除去される。択一的に、第２の
トレンチの第１のエッジおよび／または第２のエッジ
に、絶縁材料から成るスペーサのかたちのエレメントを
形成できる。
ネルストップ領域として構成できる。このチャネルスト
ップ領域はチャネル領域と同じ導電形でドープされてい
るが、それよりも高いドーパント濃度を有している。チ
ャネルストップ領域を形成するため、半導体構造体を互
いに分離する第２のトレンチを形成することができる。
そして第２のトレンチの第１のエッジおよび／または第
２のエッジにおける傾斜注入により、チャネルストップ
領域が生じる。チャネルストップ領域は、補助材料のド
ーパントの拡散によっても生じさせることができ、この
補助材料はその後、再び除去される。択一的に、第２の
トレンチの第１のエッジおよび／または第２のエッジ
に、絶縁材料から成るスペーサのかたちのエレメントを
形成できる。
【００１６】折り返しビットラインを有するＤＲＡＭセ
ルアレイを構成すると有利である。この目的で、第２の
トレンチに沿ってそれぞれ２つのワードラインが形成さ
れる。１つのワードラインに沿って隣り合うメモリセル
においてチャネル形成を阻止するエレメントは、第２の
トレンチにおける第１のエッジと第２のエッジに交互に
接して配置される。これにより、あるビットラインと接
続されている選択トランジスタを制御するワードライン
は、そのビットラインと隣り合うビットラインと接続さ
れた選択トランジスタとはつながらない。ビットライン
と隣り合うメモリセルにおいてチャネル形成を阻止する
エレメントを、たとえば第２のトレンチの第１のエッジ
にすべて隣接させるか、または第２のエッジにすべて隣
接させることができる。選択的に、ビットラインに沿っ
て隣り合うメモリセルにおいてチャネル形成を阻止する
エレメントを、第２のトレンチにおける第１のエッジと
第２のエッジに交互に隣接させることができる。ワード
ラインはスペーサのかたちで形成できる。
ルアレイを構成すると有利である。この目的で、第２の
トレンチに沿ってそれぞれ２つのワードラインが形成さ
れる。１つのワードラインに沿って隣り合うメモリセル
においてチャネル形成を阻止するエレメントは、第２の
トレンチにおける第１のエッジと第２のエッジに交互に
接して配置される。これにより、あるビットラインと接
続されている選択トランジスタを制御するワードライン
は、そのビットラインと隣り合うビットラインと接続さ
れた選択トランジスタとはつながらない。ビットライン
と隣り合うメモリセルにおいてチャネル形成を阻止する
エレメントを、たとえば第２のトレンチの第１のエッジ
にすべて隣接させるか、または第２のエッジにすべて隣
接させることができる。選択的に、ビットラインに沿っ
て隣り合うメモリセルにおいてチャネル形成を阻止する
エレメントを、第２のトレンチにおける第１のエッジと
第２のエッジに交互に隣接させることができる。ワード
ラインはスペーサのかたちで形成できる。
【００１７】プロセスを簡単にするため、折り返しビッ
トラインを採用しないことも本発明の枠内に入る。第２
のトレンチはそれぞれワードラインによって実質的に充
填される。同じビットラインと接続されたメモリセルを
それぞれ異なるワードラインによって制御するために、
ビットラインに沿って隣り合うメモリセルにおいてチャ
ネル形成を阻止するエレメントを、第２のトレンチにお
ける第１のエッジにすべて隣接させて、または第２のエ
ッジにすべて隣接させて形成されている。チャネル形成
を阻止するエレメントを傾斜イオン注入により形成され
るチャネルストップ領域として実現する場合、それらの
エレメントをすべて第２のトレンチにおける第１のエッ
ジまたは第２のエッジに隣接して形成すれば、プロセス
の煩雑さを低減させるうえで有利である。これにより、
チャネルストップ領域の形成にあたりマスクを省くこと
ができる。
トラインを採用しないことも本発明の枠内に入る。第２
のトレンチはそれぞれワードラインによって実質的に充
填される。同じビットラインと接続されたメモリセルを
それぞれ異なるワードラインによって制御するために、
ビットラインに沿って隣り合うメモリセルにおいてチャ
ネル形成を阻止するエレメントを、第２のトレンチにお
ける第１のエッジにすべて隣接させて、または第２のエ
ッジにすべて隣接させて形成されている。チャネル形成
を阻止するエレメントを傾斜イオン注入により形成され
るチャネルストップ領域として実現する場合、それらの
エレメントをすべて第２のトレンチにおける第１のエッ
ジまたは第２のエッジに隣接して形成すれば、プロセス
の煩雑さを低減させるうえで有利である。これにより、
チャネルストップ領域の形成にあたりマスクを省くこと
ができる。
【００１８】メモリコンデンサを基板内に埋め込むこと
もできるし、あるいは基板の上に配置させることもでき
る。
もできるし、あるいは基板の上に配置させることもでき
る。
【００１９】基板の上にコンデンサを配置する場合、第
２のソース／ドレイン領域をビットラインの一部分とす
ることができるし、あるいは導電性構造体を介してビッ
トラインと接続してもよい。これら両方の事例におい
て、ビットラインに対し平行に延在する第１のトレンチ
を形成することができ、それらは上辺まで少なくとも部
分的に絶縁材料で満たされ、これはビットラインに接し
ている。この絶縁材料は第１の絶縁構造体を成してい
る。第１のトレンチと交差する方向で第２のトレンチが
形成され、これらはそれぞれ少なくとも部分的に第１の
トレンチよりもフラットであり、この場合、マスクを用
いることで、第１のトレンチと重なり合った領域におい
て絶縁材料がエッチングされ、第１のトレンチ以外の領
域では半導体材料がエッチングされる。第２のトレンチ
内にはワードラインが形成される。第１の絶縁構造体
は、第２のトレンチのそれぞれ１つに沿って隣り合うメ
モリセルを互いに分離する。
２のソース／ドレイン領域をビットラインの一部分とす
ることができるし、あるいは導電性構造体を介してビッ
トラインと接続してもよい。これら両方の事例におい
て、ビットラインに対し平行に延在する第１のトレンチ
を形成することができ、それらは上辺まで少なくとも部
分的に絶縁材料で満たされ、これはビットラインに接し
ている。この絶縁材料は第１の絶縁構造体を成してい
る。第１のトレンチと交差する方向で第２のトレンチが
形成され、これらはそれぞれ少なくとも部分的に第１の
トレンチよりもフラットであり、この場合、マスクを用
いることで、第１のトレンチと重なり合った領域におい
て絶縁材料がエッチングされ、第１のトレンチ以外の領
域では半導体材料がエッチングされる。第２のトレンチ
内にはワードラインが形成される。第１の絶縁構造体
は、第２のトレンチのそれぞれ１つに沿って隣り合うメ
モリセルを互いに分離する。
【００２０】第２のソース／ドレイン領域がビットライ
ンの一部分である場合、たとえばイオン注入および／ま
たはエピタキシャルによって、ビットラインのための層
を形成し、その上にチャネル領域のための層を、さらに
その上にソース／ドレイン領域のための層を形成でき
る。チャネル領域のための層は、ビットラインのための
層とソース／ドレイン領域のための層の導電形とは逆の
導電形でドープされている。ビットラインを形成するた
め互いに平行に延在する第１のトレンチが形成され、こ
れによってビットラインのための層が分断される。この
ことで、各第１のトレンチの間においてビットラインの
ための層からビットラインが生じる。第１の絶縁構造体
によって、ビットラインが互いに絶縁される。第１のト
レンチと第２のトレンチを形成することにより、ソース
／ドレイン領域のための層とチャネル領域のための層か
ら、第１のソース／ドレイン領域とチャネル領域が生じ
る。
ンの一部分である場合、たとえばイオン注入および／ま
たはエピタキシャルによって、ビットラインのための層
を形成し、その上にチャネル領域のための層を、さらに
その上にソース／ドレイン領域のための層を形成でき
る。チャネル領域のための層は、ビットラインのための
層とソース／ドレイン領域のための層の導電形とは逆の
導電形でドープされている。ビットラインを形成するた
め互いに平行に延在する第１のトレンチが形成され、こ
れによってビットラインのための層が分断される。この
ことで、各第１のトレンチの間においてビットラインの
ための層からビットラインが生じる。第１の絶縁構造体
によって、ビットラインが互いに絶縁される。第１のト
レンチと第２のトレンチを形成することにより、ソース
／ドレイン領域のための層とチャネル領域のための層か
ら、第１のソース／ドレイン領域とチャネル領域が生じ
る。
【００２１】第２のソース／ドレイン領域が導電性構造
体を介してビットラインと接続されている場合、基板表
面に対し垂直に延在する軸に関して、第２のソース／ド
レイン領域の下方で横方向にビットラインを配置させる
ことができる。この目的で、ビットラインは第１のトレ
ンチに沿って形成される。基板が、たとえばイオン注入
および／またはエピタキシャルにより形成されたチャネ
ル領域のための層を有するように構成できる。その際、
基板をチャネル領域のための導電形でドープすることも
できるし、あるいはそれとは逆の導電形でドープするこ
ともできる。第１のソース／ドレイン領域はたとえば、
チャネル領域のための層における面全体にわたるイオン
注入により形成されるソース／ドレイン領域のための層
から、第１のトレンチと第２のトレンチを形成すること
によって生じる。
体を介してビットラインと接続されている場合、基板表
面に対し垂直に延在する軸に関して、第２のソース／ド
レイン領域の下方で横方向にビットラインを配置させる
ことができる。この目的で、ビットラインは第１のトレ
ンチに沿って形成される。基板が、たとえばイオン注入
および／またはエピタキシャルにより形成されたチャネ
ル領域のための層を有するように構成できる。その際、
基板をチャネル領域のための導電形でドープすることも
できるし、あるいはそれとは逆の導電形でドープするこ
ともできる。第１のソース／ドレイン領域はたとえば、
チャネル領域のための層における面全体にわたるイオン
注入により形成されるソース／ドレイン領域のための層
から、第１のトレンチと第２のトレンチを形成すること
によって生じる。
【００２２】択一的に、第１のソース／ドレイン領域を
マスクによるイオン注入により形成できる。第２のソー
ス／ドレイン領域は、たとえばイオン注入およびアニー
リングにより第２のトレンチの底部の一部分に生じる。
アニーリングはドーパントを活性化させるだけでなく、
第２のソース／ドレイン領域をたとえば側方および高さ
方向へ伸張させるはたらきをなし、これによって第２の
ソース／ドレイン領域の高さが第２のトレンチの底部に
位置するようになる。選択的に、第２のソース／ドレイ
ン領域をチャネル領域のための層よりも前に形成し、そ
の後、この層をエピタキシャルにより形成する。
マスクによるイオン注入により形成できる。第２のソー
ス／ドレイン領域は、たとえばイオン注入およびアニー
リングにより第２のトレンチの底部の一部分に生じる。
アニーリングはドーパントを活性化させるだけでなく、
第２のソース／ドレイン領域をたとえば側方および高さ
方向へ伸張させるはたらきをなし、これによって第２の
ソース／ドレイン領域の高さが第２のトレンチの底部に
位置するようになる。選択的に、第２のソース／ドレイ
ン領域をチャネル領域のための層よりも前に形成し、そ
の後、この層をエピタキシャルにより形成する。
【００２３】ビットラインを第１のトレンチ底部のイオ
ン注入により形成することができる。
ン注入により形成することができる。
【００２４】選択的に、ドープされたポリシリコンで第
１のトレンチを部分的に満たすことによってビットライ
ンを生じさせる。基板に対しビットラインを絶縁するた
めに、アニーリングステップにおいてビットラインから
ドーパントを拡散させ、これにより第２の拡散領域を生
じさせ、この拡散領域によってビットラインを基板から
分離する。この場合、基板は、ビットラインの導電形と
は逆の導電形でドープされる。ドープされたポリシリコ
ンをビットラインとして用いる代わりに、第２の拡散領
域形成後、ポリシリコンを除去することができる。次
に、別の導電性材料を析出してエッチングし、そこから
ビットラインを生じさせ、これらのビットラインは第２
の拡散領域によって基板から電気的に絶縁される。
１のトレンチを部分的に満たすことによってビットライ
ンを生じさせる。基板に対しビットラインを絶縁するた
めに、アニーリングステップにおいてビットラインから
ドーパントを拡散させ、これにより第２の拡散領域を生
じさせ、この拡散領域によってビットラインを基板から
分離する。この場合、基板は、ビットラインの導電形と
は逆の導電形でドープされる。ドープされたポリシリコ
ンをビットラインとして用いる代わりに、第２の拡散領
域形成後、ポリシリコンを除去することができる。次
に、別の導電性材料を析出してエッチングし、そこから
ビットラインを生じさせ、これらのビットラインは第２
の拡散領域によって基板から電気的に絶縁される。
【００２５】選択的に、第１のトレンチの側方に第３の
絶縁構造体を設けることができる。この場合、第１のト
レンチをたとえばシリサイド、ポリサイド、ポリシリコ
ンおよび／または金属などの導電性材料で部分的に満た
すことによって、第３の絶縁構造体により基板から分離
されたビットラインを生じさせる。
絶縁構造体を設けることができる。この場合、第１のト
レンチをたとえばシリサイド、ポリサイド、ポリシリコ
ンおよび／または金属などの導電性材料で部分的に満た
すことによって、第３の絶縁構造体により基板から分離
されたビットラインを生じさせる。
【００２６】ビットラインと基板により形成される容量
を小さく保持するために有利であるのは、第３の絶縁構
造体がたとえばホウケイ酸ガラスなど低い誘電率の材料
を有することである。また、ビットライン形成後に第３
の絶縁構造体の露出部分を除去すると有利である。これ
により、多くの製造ステップにおいて第１のトレンチの
エッチの部分を露出させるべき場合に、プロセスの煩雑
さが低減される。第１の絶縁構造体を導電性構造体より
も前に形成する場合、導電性構造体を生じさせるべき第
１のトレンチのエッジに隣接する第１の絶縁構造体の少
なくとも一部分を、ビットラインが部分的に露出するま
で除去する。
を小さく保持するために有利であるのは、第３の絶縁構
造体がたとえばホウケイ酸ガラスなど低い誘電率の材料
を有することである。また、ビットライン形成後に第３
の絶縁構造体の露出部分を除去すると有利である。これ
により、多くの製造ステップにおいて第１のトレンチの
エッチの部分を露出させるべき場合に、プロセスの煩雑
さが低減される。第１の絶縁構造体を導電性構造体より
も前に形成する場合、導電性構造体を生じさせるべき第
１のトレンチのエッジに隣接する第１の絶縁構造体の少
なくとも一部分を、ビットラインが部分的に露出するま
で除去する。
【００２７】さらに、ビットラインと基板により形成さ
れる容量を著しく小さく保持するために、第２の拡散領
域も形成できるし第３の絶縁構造体も形成することがで
きる。
れる容量を著しく小さく保持するために、第２の拡散領
域も形成できるし第３の絶縁構造体も形成することがで
きる。
【００２８】導電性構造体のために、たとえば傾斜イオ
ン注入（schraege Implantation）により第１の拡散領
域が形成され、これはビットラインおよび第２のソース
／ドレイン領域に接する。
ン注入（schraege Implantation）により第１の拡散領
域が形成され、これはビットラインおよび第２のソース
／ドレイン領域に接する。
【００２９】導電性構造体を、導電性材料の析出とエッ
チバックによって形成することもできる。この場合、導
電性材料を基板から絶縁するために、たとえば導電性材
料をドープされたポリシリコンとすることができる。そ
の際、アニーリングステップにおける拡散によって第１
の拡散領域が生じ、この領域は導電性構造体の付加的な
部分として用いられるだけでなく、ドープされたポリシ
リコンを基板から電気的に絶縁する。このため基板は、
ドープされたポリシリコンの導電形とは逆の導電形でド
ープされる。択一的に絶縁材用によって、たとえば第３
の絶縁構造体の一部分あるいはスペーサ状の構造体によ
って、導電性材料を基板から絶縁することができる。導
電性材料はたとえば、金属、金属シリサイドあるいはド
ープされたポリシリコンを有することができる。
チバックによって形成することもできる。この場合、導
電性材料を基板から絶縁するために、たとえば導電性材
料をドープされたポリシリコンとすることができる。そ
の際、アニーリングステップにおける拡散によって第１
の拡散領域が生じ、この領域は導電性構造体の付加的な
部分として用いられるだけでなく、ドープされたポリシ
リコンを基板から電気的に絶縁する。このため基板は、
ドープされたポリシリコンの導電形とは逆の導電形でド
ープされる。択一的に絶縁材用によって、たとえば第３
の絶縁構造体の一部分あるいはスペーサ状の構造体によ
って、導電性材料を基板から絶縁することができる。導
電性材料はたとえば、金属、金属シリサイドあるいはド
ープされたポリシリコンを有することができる。
【００３０】また、本発明の枠内において、第２のソー
ス／ドレイン領域の上方に絶縁材料から成る第６の補助
層を形成し、さらにその上に第７の補助層を形成するこ
とができる。導電性構造体を形成する前に第１の絶縁構
造体を部分的に除去する際、第７の補助層によって第６
の補助層が保護される。さらに、導電性構造体形成のた
め導電性材料をエッチングする際、第６の補助層により
その下に位置するＤＲＡＭセルアレイの部分が保護され
る。
ス／ドレイン領域の上方に絶縁材料から成る第６の補助
層を形成し、さらにその上に第７の補助層を形成するこ
とができる。導電性構造体を形成する前に第１の絶縁構
造体を部分的に除去する際、第７の補助層によって第６
の補助層が保護される。さらに、導電性構造体形成のた
め導電性材料をエッチングする際、第６の補助層により
その下に位置するＤＲＡＭセルアレイの部分が保護され
る。
【００３１】折り返しビットラインをもつＤＲＡＭセル
アレイのワードラインの形成にあたり、不所望なスペー
サの形成によって第２のトレンチと交差する方向で延在
する縁とワードラインが短絡しないようにするために
は、第２のトレンチに実質的に平坦な底部を設ける必要
がある。このため、絶縁材料エッチングにおけるエッチ
ング深さと半導体材料エッチングにおけるエッチング深
さが互いにほぼ一致している。
アレイのワードラインの形成にあたり、不所望なスペー
サの形成によって第２のトレンチと交差する方向で延在
する縁とワードラインが短絡しないようにするために
は、第２のトレンチに実質的に平坦な底部を設ける必要
がある。このため、絶縁材料エッチングにおけるエッチ
ング深さと半導体材料エッチングにおけるエッチング深
さが互いにほぼ一致している。
【００３２】平坦な底部があとから底部構造体の平面と
して生じる場合には、エッチング深さがそれほど一致し
ていなくてもよい。底部構造体は導電性構造体の形成
後、少なくとも第２のトレンチを満たす材料を析出し、
軸に関して第２のトレンチの本来の最も深い深さよりも
さらに低い深さまでエッチングすることによって形成さ
れる。
して生じる場合には、エッチング深さがそれほど一致し
ていなくてもよい。底部構造体は導電性構造体の形成
後、少なくとも第２のトレンチを満たす材料を析出し、
軸に関して第２のトレンチの本来の最も深い深さよりも
さらに低い深さまでエッチングすることによって形成さ
れる。
【００３３】ワードラインを絶縁するため、および／ま
たはワードラインが関与している容量を小さくするた
め、底部構造体を絶縁材料から製造するのがよい。
たはワードラインが関与している容量を小さくするた
め、底部構造体を絶縁材料から製造するのがよい。
【００３４】平坦な底部の設けられた第２のトレンチ内
に形成されるゲート電極が第２のソース／ドレイン領域
を制御できるようにするためには、平坦な底部の高さが
第２のソース／ドレイン領域の高さと一致してはならな
い。第２のソース／ドレイン領域の高さは、第２のトレ
ンチの本来の底部の高さよりも実質的に上には位置して
おらず、この場合、第２のソース／ドレイン領域は底部
構造体を形成する前に、第２のトレンチの底部の一部分
におけるイオン注入とアニーリングにより形成される。
第２のトレンチの平坦な底部が底部構造体により形成さ
れる場合、平坦な底部の高さの設定に対する垂直方向の
許容範囲はそれゆえに狭い。したがって、第２のソース
／ドレイン領域形成後、半導体材料をエッチングし、第
２のトレンチが部分的に深くなるようにすると有利であ
る。これによって、平坦な底部の高さの設定における垂
直方向の許容範囲が拡大する。第２のソース／ドレイン
領域がビットラインの一部であれば、垂直方向の許容範
囲の拡大のために第２のトレンチを十分深く形成すれば
間に合う。それというのも、第２のソース／ドレイン領
域の高さはこの場合、第２のトレンチの深さによって影
響を受けないからである。
に形成されるゲート電極が第２のソース／ドレイン領域
を制御できるようにするためには、平坦な底部の高さが
第２のソース／ドレイン領域の高さと一致してはならな
い。第２のソース／ドレイン領域の高さは、第２のトレ
ンチの本来の底部の高さよりも実質的に上には位置して
おらず、この場合、第２のソース／ドレイン領域は底部
構造体を形成する前に、第２のトレンチの底部の一部分
におけるイオン注入とアニーリングにより形成される。
第２のトレンチの平坦な底部が底部構造体により形成さ
れる場合、平坦な底部の高さの設定に対する垂直方向の
許容範囲はそれゆえに狭い。したがって、第２のソース
／ドレイン領域形成後、半導体材料をエッチングし、第
２のトレンチが部分的に深くなるようにすると有利であ
る。これによって、平坦な底部の高さの設定における垂
直方向の許容範囲が拡大する。第２のソース／ドレイン
領域がビットラインの一部であれば、垂直方向の許容範
囲の拡大のために第２のトレンチを十分深く形成すれば
間に合う。それというのも、第２のソース／ドレイン領
域の高さはこの場合、第２のトレンチの深さによって影
響を受けないからである。
【００３５】本発明の枠内で、第１の絶縁構造体を第２
のソース／ドレイン領域上に形成した後、絶縁材料から
成る第１の補助層が形成される。この補助層により、ス
ペーサ上のワードラインを形成するためにエッチバック
する際の垂直方向における許容範囲が拡大される。ゲー
ト電極を第１の補助層に部分的に隣接させることができ
る。
のソース／ドレイン領域上に形成した後、絶縁材料から
成る第１の補助層が形成される。この補助層により、ス
ペーサ上のワードラインを形成するためにエッチバック
する際の垂直方向における許容範囲が拡大される。ゲー
ト電極を第１の補助層に部分的に隣接させることができ
る。
【００３６】さらに本発明の枠内で、第１の絶縁構造体
を第２のソース／ドレイン領域上に形成した後、第２の
補助層が形成され、その上に第３の補助層が形成され
る。第３の補助層はフォトリソグラフィ法により構造化
され、これは第２のトレンチの形成に際してマスクとし
て用いられ、第２の補助層を保護する。そしてこの第２
の補助層は、第１の絶縁構造体および平坦な底部を形成
するための材料に対し選択的にエッチング可能である。
平坦な底部の形成において第２の補助層はマスクとして
用いられ、第１の絶縁構造体の一部分を保護する。第１
の補助層も形成される場合、第２の補助層が第１の補助
層の上に配置される。また、第６の補助層と第７の補助
層も形成される場合、第６の補助層が第２の補助層の上
に形成され、第３の補助層は第７の補助層の上に形成さ
れる。
を第２のソース／ドレイン領域上に形成した後、第２の
補助層が形成され、その上に第３の補助層が形成され
る。第３の補助層はフォトリソグラフィ法により構造化
され、これは第２のトレンチの形成に際してマスクとし
て用いられ、第２の補助層を保護する。そしてこの第２
の補助層は、第１の絶縁構造体および平坦な底部を形成
するための材料に対し選択的にエッチング可能である。
平坦な底部の形成において第２の補助層はマスクとして
用いられ、第１の絶縁構造体の一部分を保護する。第１
の補助層も形成される場合、第２の補助層が第１の補助
層の上に配置される。また、第６の補助層と第７の補助
層も形成される場合、第６の補助層が第２の補助層の上
に形成され、第３の補助層は第７の補助層の上に形成さ
れる。
【００３７】第１の補助層だけしか形成されない場合、
この層を第２のトレンチの形成にあたりマスクとして用
いることができる。
この層を第２のトレンチの形成にあたりマスクとして用
いることができる。
【００３８】さらに本発明の枠内において、ソース／ド
レイン領域に対するコンタクトが形成される。メモリコ
ンデンサが基板の上方に配置されている場合、コンタク
トによって第１のソース／ドレイン領域とメモリコンデ
ンサの第１のコンデンサプレートとが接続される。メモ
リコンデンサが基板中に埋め込まれている場合、コンタ
クトによって第２のソース／ドレイン領域とビットライ
ンとが接続される。
レイン領域に対するコンタクトが形成される。メモリコ
ンデンサが基板の上方に配置されている場合、コンタク
トによって第１のソース／ドレイン領域とメモリコンデ
ンサの第１のコンデンサプレートとが接続される。メモ
リコンデンサが基板中に埋め込まれている場合、コンタ
クトによって第２のソース／ドレイン領域とビットライ
ンとが接続される。
【００３９】これらのコンタクトは、第３の絶縁構造体
のマスクされたエッチングならびにその際に生じる凹欠
部を導電性材料で充填することによって形成される。
のマスクされたエッチングならびにその際に生じる凹欠
部を導電性材料で充填することによって形成される。
【００４０】パッケージ密度を上げるため、コンタクト
をセルフアライメントさせることができ、つまり調整す
べきマスクを使用することなく形成できる。この目的で
ソース／ドレイン領域の上に、絶縁材料から成る第１の
補助層と半導体材料から成る第２の補助層が形成され
る。ゲート電極の形成後、絶縁材料が析出され、これは
第２の補助層が露出するまで平坦化される。次に、第２
の補助層が除去されるまで、半導体材料が絶縁材料に対
し選択的にエッチングされる。これによりソース／ドレ
イン領域の上方に凹欠部が形成され、絶縁材料はソース
／ドレイン領域の上方において、ゲート電極の上方にお
けるよりも薄くなる。続いて、第１の補助層が除去され
てソース／ドレイン領域が露出するまで絶縁材料がエッ
チングされると、凹欠部は下方にずれ、ゲート電極の上
には絶縁材料がそのまま残される。導電性材料を析出
し、絶縁材料が露出するまでそれをエッチングすること
で、凹欠部にコンタクトが生じる。
をセルフアライメントさせることができ、つまり調整す
べきマスクを使用することなく形成できる。この目的で
ソース／ドレイン領域の上に、絶縁材料から成る第１の
補助層と半導体材料から成る第２の補助層が形成され
る。ゲート電極の形成後、絶縁材料が析出され、これは
第２の補助層が露出するまで平坦化される。次に、第２
の補助層が除去されるまで、半導体材料が絶縁材料に対
し選択的にエッチングされる。これによりソース／ドレ
イン領域の上方に凹欠部が形成され、絶縁材料はソース
／ドレイン領域の上方において、ゲート電極の上方にお
けるよりも薄くなる。続いて、第１の補助層が除去され
てソース／ドレイン領域が露出するまで絶縁材料がエッ
チングされると、凹欠部は下方にずれ、ゲート電極の上
には絶縁材料がそのまま残される。導電性材料を析出
し、絶縁材料が露出するまでそれをエッチングすること
で、凹欠部にコンタクトが生じる。
【００４１】選択的に、これらのコンタクトをなくすこ
ともできる。このため、ゲート電極がソース／ドレイン
領域上辺の下方までエッチバックされる。絶縁材料を析
出し、ソース／ドレイン領域は露出するがゲート電極は
露出しないところまでそれをエッチングすることで、第
２の絶縁構造体が形成される。次に、たとえばタングス
テン、プラチナまたはポリシリコンなどの導電性材料を
析出して構造化することにより、第１のコンデンサプレ
ートまたはビットラインがソース／ドレイン領域にじか
に接して形成される。
ともできる。このため、ゲート電極がソース／ドレイン
領域上辺の下方までエッチバックされる。絶縁材料を析
出し、ソース／ドレイン領域は露出するがゲート電極は
露出しないところまでそれをエッチングすることで、第
２の絶縁構造体が形成される。次に、たとえばタングス
テン、プラチナまたはポリシリコンなどの導電性材料を
析出して構造化することにより、第１のコンデンサプレ
ートまたはビットラインがソース／ドレイン領域にじか
に接して形成される。
【００４２】メモリコンデンサが基板に埋め込まれてい
る場合、第１のソース／ドレイン領域のために高濃度で
ドープされた層を形成するのが有利である。第１のソー
ス／ドレイン領域のための層は、たとえば基板のイオン
注入により形成される。エピタキシャルによって第１の
ソース／ドレイン領域のための層の上に、チャネル領域
のための低濃度でドープされた層が形成される。第２の
ソース／ドレイン領域は、イオン注入および／またはエ
ピタキシャルによって形成される。この目的で、チャネ
ル領域のための層においてマスクを用いることにより、
イオン注入によって第２のソース／ドレイン領域のため
の領域を形成することができる。第２のソース／ドレイ
ン領域のための領域は、たとえばストライプ状であって
互いに平行に延在し、高濃度でドープされたものとする
ことができる。
る場合、第１のソース／ドレイン領域のために高濃度で
ドープされた層を形成するのが有利である。第１のソー
ス／ドレイン領域のための層は、たとえば基板のイオン
注入により形成される。エピタキシャルによって第１の
ソース／ドレイン領域のための層の上に、チャネル領域
のための低濃度でドープされた層が形成される。第２の
ソース／ドレイン領域は、イオン注入および／またはエ
ピタキシャルによって形成される。この目的で、チャネ
ル領域のための層においてマスクを用いることにより、
イオン注入によって第２のソース／ドレイン領域のため
の領域を形成することができる。第２のソース／ドレイ
ン領域のための領域は、たとえばストライプ状であって
互いに平行に延在し、高濃度でドープされたものとする
ことができる。
【００４３】さらに本発明の枠内で第２のソース／ドレ
イン領域の上方に、絶縁材料から成る第４の補助層と、
半導体材料から成る第５の補助層と、絶縁材料から成る
第３の補助層が形成される。
イン領域の上方に、絶縁材料から成る第４の補助層と、
半導体材料から成る第５の補助層と、絶縁材料から成る
第３の補助層が形成される。
【００４４】また、本発明の枠内において第４の補助層
を形成する前に、先に述べた特性やコンタクト形成時の
機能を伴わせて、第１の補助層が形成され、その上に第
２の補助層が形成される。第２のトレンチを形成するた
め、構造化された第３の補助層がマスクとして用いられ
る。第２のソース／ドレイン領域のための領域がストラ
イプ状であると、この領域に対し垂直方向に第２のトレ
ンチが形成され、これによってその領域から第２のソー
ス／ドレイン領域が生じる。
を形成する前に、先に述べた特性やコンタクト形成時の
機能を伴わせて、第１の補助層が形成され、その上に第
２の補助層が形成される。第２のトレンチを形成するた
め、構造化された第３の補助層がマスクとして用いられ
る。第２のソース／ドレイン領域のための領域がストラ
イプ状であると、この領域に対し垂直方向に第２のトレ
ンチが形成され、これによってその領域から第２のソー
ス／ドレイン領域が生じる。
【００４５】さらに本発明の枠内において、チャネルス
トップ領域形成後に絶縁材料が析出され、第５の補助層
が露出するまで平坦化される。その際、第３の補助層が
除去される。第２のソース／ドレイン領域の領域形成の
ためのマスクに対し相補的なマスクを用いることによっ
て、絶縁材料が第２のトレンチから部分的に除去され、
ここで第５の補助層により第４の補助層が保護される。
これにより、第２のトレンチに孔状の凹欠部が生じ、そ
れらの中に第１のソース／ドレイン領域がイオン注入と
アニーリングにより形成される。第２のトレンチ内にそ
のまま残された絶縁材料は絶縁構造体として用いられ、
これによって第２のトレンチに沿って隣り合う各トラン
ジスタが互いに分離される。メモリノードはセルフアラ
イメントで第１のソース／ドレイン領域と接続される
が、この場合、第１のソース／ドレイン領域の形成後、
半導体材料がエッチングされ、コンデンサ誘電体が形成
され、次に導電性材料が析出されて、メモリノードの高
さが第１のソース／ドレイン領域の範囲に位置するま
で、この材料がエッチバックされる。その際、第５の補
助層が除去され、第４の補助層により第２のソース／ド
レイン領域または第２の補助層が保護される。また、メ
モリノードと第１のソース／ドレイン領域との間の接続
を可能にするため、コンデンサ誘電体の露出部分が除去
される。次に、メモリノードが第１のソース／ドレイン
領域のうちの１つとそれぞれ接続されるよう、導電性材
料が析出されてエッチバックされる。ゲート誘電体形成
後、材料の析出とエッチングによって、ゲート電極がメ
モリノードに対しセルフアライメントされて形成され
る。
トップ領域形成後に絶縁材料が析出され、第５の補助層
が露出するまで平坦化される。その際、第３の補助層が
除去される。第２のソース／ドレイン領域の領域形成の
ためのマスクに対し相補的なマスクを用いることによっ
て、絶縁材料が第２のトレンチから部分的に除去され、
ここで第５の補助層により第４の補助層が保護される。
これにより、第２のトレンチに孔状の凹欠部が生じ、そ
れらの中に第１のソース／ドレイン領域がイオン注入と
アニーリングにより形成される。第２のトレンチ内にそ
のまま残された絶縁材料は絶縁構造体として用いられ、
これによって第２のトレンチに沿って隣り合う各トラン
ジスタが互いに分離される。メモリノードはセルフアラ
イメントで第１のソース／ドレイン領域と接続される
が、この場合、第１のソース／ドレイン領域の形成後、
半導体材料がエッチングされ、コンデンサ誘電体が形成
され、次に導電性材料が析出されて、メモリノードの高
さが第１のソース／ドレイン領域の範囲に位置するま
で、この材料がエッチバックされる。その際、第５の補
助層が除去され、第４の補助層により第２のソース／ド
レイン領域または第２の補助層が保護される。また、メ
モリノードと第１のソース／ドレイン領域との間の接続
を可能にするため、コンデンサ誘電体の露出部分が除去
される。次に、メモリノードが第１のソース／ドレイン
領域のうちの１つとそれぞれ接続されるよう、導電性材
料が析出されてエッチバックされる。ゲート誘電体形成
後、材料の析出とエッチングによって、ゲート電極がメ
モリノードに対しセルフアライメントされて形成され
る。
【００４６】メモリコンデンサの容量を高めるために、
コンデンサ誘電体の接している基板の層を高濃度でドー
プすると有利である。この場合、第１のソース／ドレイ
ン領域のための層は、基板の層上にエピタキシャル成長
で形成される。選択的に、実質的にコンデンサ誘電体の
周囲だけ基板を高濃度でドープしてもよい。このため、
メモリノード形成前にドーパントが基板に取り込まれ
る。これはたとえばドープされたポリシリコンの析出、
アニーリング、さらに続いてポリシリコンを除去するこ
とによって行われる。
コンデンサ誘電体の接している基板の層を高濃度でドー
プすると有利である。この場合、第１のソース／ドレイ
ン領域のための層は、基板の層上にエピタキシャル成長
で形成される。選択的に、実質的にコンデンサ誘電体の
周囲だけ基板を高濃度でドープしてもよい。このため、
メモリノード形成前にドーパントが基板に取り込まれ
る。これはたとえばドープされたポリシリコンの析出、
アニーリング、さらに続いてポリシリコンを除去するこ
とによって行われる。
【００４７】第１のソース／ドレイン領域は、一般にｎ
形またはｐ形とすることができる。
形またはｐ形とすることができる。
【００４８】メモリコンデンサの容量を高めるため、コ
ンデンサ誘電体がたとえばＢａｘＳｒ１−ｘＴｉＯ３、
五酸化タンタル、または灰チタン石などのような高い誘
電率の材料を有すると有利である。良好な境界面を形成
するため、メモリコンデンサが基板上方に配置されてい
る場合、高い誘電率をもついくつかの材料において、コ
ンデンサプレートがプラチナ、ルテニウム、イリジウム
および／または酸化ルテニウムを含むと有利である。ま
た、メモリコンデンサが基板中に埋め込まれている場合
には、コンデンサ誘電体がＳｉＯ２層、ＯＮ層、ＮＯ層
および／またはＯＮＯ層を有するとさらに簡単である。
なお、”Ｏ”は酸化物を、”Ｎ”は窒化シリコンを表
す。
ンデンサ誘電体がたとえばＢａｘＳｒ１−ｘＴｉＯ３、
五酸化タンタル、または灰チタン石などのような高い誘
電率の材料を有すると有利である。良好な境界面を形成
するため、メモリコンデンサが基板上方に配置されてい
る場合、高い誘電率をもついくつかの材料において、コ
ンデンサプレートがプラチナ、ルテニウム、イリジウム
および／または酸化ルテニウムを含むと有利である。ま
た、メモリコンデンサが基板中に埋め込まれている場合
には、コンデンサ誘電体がＳｉＯ２層、ＯＮ層、ＮＯ層
および／またはＯＮＯ層を有するとさらに簡単である。
なお、”Ｏ”は酸化物を、”Ｎ”は窒化シリコンを表
す。
【００４９】次に、図面を参照しながら本発明の実施例
について詳細に説明する。
について詳細に説明する。
【００５０】
【実施例】第１の実施例の場合、開始材料は第１の基板
１ａであり、これはｐ形にドープされたシリコンを有
し、そのドーパント濃度は約１０-15ｃｍ-3である。基
板１ａのチャネル領域Ｋａａのためのｐ形ドープ層ＳＫ
ａは基板１ａの表面Ｏａに隣接しており、そのドーパン
ト濃度は約１０17ｃｍ-3、深さ約１μｍであるが、この
ｐ形ドープ層ＳＫａにおいて、第１のソース／ドレイン
領域Ｓ／Ｄ１ａのためのｎ形ドープ層ＳＳａがイオン注
入によって形成される。第１のソース／ドレイン領域Ｓ
／Ｄ１ａのための層ＳＳａのドーパント濃度は、約５×
１０20ｃｍ-3である。第１のソース／ドレイン領域Ｓ／
Ｄ１ａの層ＳＳａは約１５０ｎｍの深さである（図１参
照）。
１ａであり、これはｐ形にドープされたシリコンを有
し、そのドーパント濃度は約１０-15ｃｍ-3である。基
板１ａのチャネル領域Ｋａａのためのｐ形ドープ層ＳＫ
ａは基板１ａの表面Ｏａに隣接しており、そのドーパン
ト濃度は約１０17ｃｍ-3、深さ約１μｍであるが、この
ｐ形ドープ層ＳＫａにおいて、第１のソース／ドレイン
領域Ｓ／Ｄ１ａのためのｎ形ドープ層ＳＳａがイオン注
入によって形成される。第１のソース／ドレイン領域Ｓ
／Ｄ１ａのための層ＳＳａのドーパント濃度は、約５×
１０20ｃｍ-3である。第１のソース／ドレイン領域Ｓ／
Ｄ１ａの層ＳＳａは約１５０ｎｍの深さである（図１参
照）。
【００５１】（図示されていない）第１のマスクを形成
するため、ＳｉＯ２が約２００ｎｍの厚さでＴＥＯＳ法
により析出される。ホトリソグラフ法によりＳｉＯ２は
たとえばＣＨＦ３＋Ｏ２によりエッチングされ、これに
より互いに平行に延在するストライプ状の領域を覆う第
１のマスクが生じる。この第１のマスクを用いてシリコ
ンをエッチングすることにより、約１．２μｍの深さの
第１のトレンチＧ１ａが形成される（図２参照）。エッ
チャントとしては、たとえばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ
２が適している。隣り合う２つの第１のトレンチＧ１ａ
における各中央線間の間隔は、約１μｍである。約５０
ｎｍの厚さでＳｉＯ２を析出しエッチバックすることに
よって、（図示されていない）第１のスペーサが形成さ
れる。イオン注入によって、第１のトレンチＧ１ａの底
部にｎ形にドープされたビットラインＢｌａが形成され
る。これらのビットラインは約１５０ｎｍの深さであ
り、ビットラインＢｌａのドーパント濃度は約５×１０
20ｃｍ-3である。イオン注入中、第１のスペーサによっ
て第１のトレンチＧ１ａのエッジが保護される（図３、
図４参照）。
するため、ＳｉＯ２が約２００ｎｍの厚さでＴＥＯＳ法
により析出される。ホトリソグラフ法によりＳｉＯ２は
たとえばＣＨＦ３＋Ｏ２によりエッチングされ、これに
より互いに平行に延在するストライプ状の領域を覆う第
１のマスクが生じる。この第１のマスクを用いてシリコ
ンをエッチングすることにより、約１．２μｍの深さの
第１のトレンチＧ１ａが形成される（図２参照）。エッ
チャントとしては、たとえばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ
２が適している。隣り合う２つの第１のトレンチＧ１ａ
における各中央線間の間隔は、約１μｍである。約５０
ｎｍの厚さでＳｉＯ２を析出しエッチバックすることに
よって、（図示されていない）第１のスペーサが形成さ
れる。イオン注入によって、第１のトレンチＧ１ａの底
部にｎ形にドープされたビットラインＢｌａが形成され
る。これらのビットラインは約１５０ｎｍの深さであ
り、ビットラインＢｌａのドーパント濃度は約５×１０
20ｃｍ-3である。イオン注入中、第１のスペーサによっ
て第１のトレンチＧ１ａのエッジが保護される（図３、
図４参照）。
【００５２】次に、ＳｉＯ２が約５００ｎｍの厚さでＴ
ＥＯＳ法により析出され、表面Ｏａが露出するまで化学
機械的研磨によって平坦化される。これにより第１の絶
縁構造体Ｉ１ａが形成される（図２参照）。
ＥＯＳ法により析出され、表面Ｏａが露出するまで化学
機械的研磨によって平坦化される。これにより第１の絶
縁構造体Ｉ１ａが形成される（図２参照）。
【００５３】第１の補助層Ｈ１ａを形成するため、約１
００ｎｍの厚さでＳｉＯ２が析出される。さらにその上
に第２の補助層Ｈ２ａを形成するため、約１００ｎｍの
厚さでポリシリコンが析出される。さらにその上に第３
の補助層Ｈ３ａを形成するため、約１００ｎｍの厚さで
ＳｉＯ２が析出される。ホトリソグラフ法によりまず最
初にＳｉＯ２がたとえばＣＨＦ３＋Ｏ２により、第２の
補助層Ｈ２ａが部分的に露出するまでエッチングされ
る。次にポリシリコンがたとえばＣ２Ｆ６＋Ｏ２によ
り、第１の補助層Ｈ１ａが部分的に露出するまでエッチ
ングされる。さらにその次にＳｉＯ２が、第１の絶縁構
造体Ｉ１ａの上辺が表面Ｏａに対し垂直に延びる軸Ａに
関して部分的に表面Ｏａの下方５００ｎｍに位置するま
で、ＣＨ３＋Ｏ２によりエッチングされる。これに続い
てシリコンが約５００ｎｍの深さまでエッチングされ、
その際、第３の補助層Ｈ３ａは第２のマスクとして用い
られる。これによって、第１のトレンチＧ１ａに対し垂
直に延在する第２のトレンチＧ２ａが形成され、このト
レンチはチャネル領域Ｋａａのための層Ｓｋａまで達し
ている。隣り合う２つの第２のトレンチＧ２ａにおける
各中央線間の間隔は、約１．２５μｍである（図３、図
４参照）。第２のトレンチＧ２ａと第１のトレンチＧ１
ａの形成により、チャネル領域Ｋａａのための層Ｓｋａ
からチャネル領域Ｋａａが、さらに第１のソース／ドレ
イン領域Ｓ／Ｄ１ａのための層から第１のソース／ドレ
イン領域Ｓ／Ｄ１ａが生じる。第１のソース／ドレイン
領域Ｓ／Ｄ１ａおよびチャネル領域Ｋａａは、側方にお
いて第１のトレンチＧ１ａと第２のトレンチＧ２ａによ
り取り囲まれている。
００ｎｍの厚さでＳｉＯ２が析出される。さらにその上
に第２の補助層Ｈ２ａを形成するため、約１００ｎｍの
厚さでポリシリコンが析出される。さらにその上に第３
の補助層Ｈ３ａを形成するため、約１００ｎｍの厚さで
ＳｉＯ２が析出される。ホトリソグラフ法によりまず最
初にＳｉＯ２がたとえばＣＨＦ３＋Ｏ２により、第２の
補助層Ｈ２ａが部分的に露出するまでエッチングされ
る。次にポリシリコンがたとえばＣ２Ｆ６＋Ｏ２によ
り、第１の補助層Ｈ１ａが部分的に露出するまでエッチ
ングされる。さらにその次にＳｉＯ２が、第１の絶縁構
造体Ｉ１ａの上辺が表面Ｏａに対し垂直に延びる軸Ａに
関して部分的に表面Ｏａの下方５００ｎｍに位置するま
で、ＣＨ３＋Ｏ２によりエッチングされる。これに続い
てシリコンが約５００ｎｍの深さまでエッチングされ、
その際、第３の補助層Ｈ３ａは第２のマスクとして用い
られる。これによって、第１のトレンチＧ１ａに対し垂
直に延在する第２のトレンチＧ２ａが形成され、このト
レンチはチャネル領域Ｋａａのための層Ｓｋａまで達し
ている。隣り合う２つの第２のトレンチＧ２ａにおける
各中央線間の間隔は、約１．２５μｍである（図３、図
４参照）。第２のトレンチＧ２ａと第１のトレンチＧ１
ａの形成により、チャネル領域Ｋａａのための層Ｓｋａ
からチャネル領域Ｋａａが、さらに第１のソース／ドレ
イン領域Ｓ／Ｄ１ａのための層から第１のソース／ドレ
イン領域Ｓ／Ｄ１ａが生じる。第１のソース／ドレイン
領域Ｓ／Ｄ１ａおよびチャネル領域Ｋａａは、側方にお
いて第１のトレンチＧ１ａと第２のトレンチＧ２ａによ
り取り囲まれている。
【００５４】第２のスペーサＳｐ２ａを形成するため、
約５０ｎｍでＳｉＯ２が析出されエッチバックされる
（図３参照）。イオン注入により第２のトレンチ底部
に、ｎ形ドープされた第２のソース／ドレイン領域Ｓ／
Ｄ２ａが形成される。第２のソース／ドレイン領域Ｓ／
Ｄ２ａのドーパント濃度は、約５×１０20ｃｍ-3であ
る。アニーリングステップにより第２のソース／ドレイ
ン領域Ｓ／Ｄ２ａが膨張し、これによって第２のソース
／ドレイン領域Ｓ／Ｄ２ａの上辺が横方向で第２のトレ
ンチＧ２ａの底部の上に延びている。このアニーリング
ステップにより、第２のソース／ドレイン領域Ｓ／Ｄ２
ａのドーパントも活性化される。ソース／ドレイン領域
Ｓ／Ｄ２ａは約３００ｎｍの深さである。第２のトレン
チＧ２ａの外側における第１の絶縁構造体Ｉ１ａの一部
分は、第２のトレンチＧ２ａに沿って隣り合うメモリセ
ルを分離している。第２のスペーサＳｐ２ａによって、
第２のソース／ドレイン領域Ｓ／Ｄ２ａのイオン注入に
あたり第２のトレンチＧ２ａのエッジが保護される。
約５０ｎｍでＳｉＯ２が析出されエッチバックされる
（図３参照）。イオン注入により第２のトレンチ底部
に、ｎ形ドープされた第２のソース／ドレイン領域Ｓ／
Ｄ２ａが形成される。第２のソース／ドレイン領域Ｓ／
Ｄ２ａのドーパント濃度は、約５×１０20ｃｍ-3であ
る。アニーリングステップにより第２のソース／ドレイ
ン領域Ｓ／Ｄ２ａが膨張し、これによって第２のソース
／ドレイン領域Ｓ／Ｄ２ａの上辺が横方向で第２のトレ
ンチＧ２ａの底部の上に延びている。このアニーリング
ステップにより、第２のソース／ドレイン領域Ｓ／Ｄ２
ａのドーパントも活性化される。ソース／ドレイン領域
Ｓ／Ｄ２ａは約３００ｎｍの深さである。第２のトレン
チＧ２ａの外側における第１の絶縁構造体Ｉ１ａの一部
分は、第２のトレンチＧ２ａに沿って隣り合うメモリセ
ルを分離している。第２のスペーサＳｐ２ａによって、
第２のソース／ドレイン領域Ｓ／Ｄ２ａのイオン注入に
あたり第２のトレンチＧ２ａのエッジが保護される。
【００５５】次に、たとえばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ
２によりシリコンがエッチングされ、これによって第２
のトレンチＧ２ａは第１のトレンチＧ１ａの外側の領域
で約２００ｎｍ深くなる。ポリシリコンとシリコンに対
し選択的にＳｉＯ２をエッチングすることにより、第２
のスペーサＳｐ２ａと、第２のトレンチＧ２ａ内に配置
された第１の絶縁構造体Ｉ１ａの部分が除去される。Ｓ
ｉＯ２を約５０ｎｍの厚さで析出しエッチバックするこ
とによって、（図示されていない）第３のスペーサが第
２のトレンチＧ２ａのエッジに形成される。斜め方向に
イオン注入することにより、第２のトレンチＧ２ａ内に
位置する第１のトレンチＧ１ａの第２のエッジ１Ｆ２ａ
のところに、ｎ形にドープされた第１の拡散領域Ｄ１ａ
が形成される。第１の拡散領域Ｄ１ａは、それぞれ１つ
のビットラインＢｌａおよび第２のソース／ドレイン領
域Ｓ／Ｄ２ａと隣接している。この場合、イオン注入に
あたり第３のスペーサによって他のエッジが保護され
る。第１の拡散領域Ｄ１ａのドーパント濃度は約１０20
ｃｍ-3である（図６参照）。
２によりシリコンがエッチングされ、これによって第２
のトレンチＧ２ａは第１のトレンチＧ１ａの外側の領域
で約２００ｎｍ深くなる。ポリシリコンとシリコンに対
し選択的にＳｉＯ２をエッチングすることにより、第２
のスペーサＳｐ２ａと、第２のトレンチＧ２ａ内に配置
された第１の絶縁構造体Ｉ１ａの部分が除去される。Ｓ
ｉＯ２を約５０ｎｍの厚さで析出しエッチバックするこ
とによって、（図示されていない）第３のスペーサが第
２のトレンチＧ２ａのエッジに形成される。斜め方向に
イオン注入することにより、第２のトレンチＧ２ａ内に
位置する第１のトレンチＧ１ａの第２のエッジ１Ｆ２ａ
のところに、ｎ形にドープされた第１の拡散領域Ｄ１ａ
が形成される。第１の拡散領域Ｄ１ａは、それぞれ１つ
のビットラインＢｌａおよび第２のソース／ドレイン領
域Ｓ／Ｄ２ａと隣接している。この場合、イオン注入に
あたり第３のスペーサによって他のエッジが保護され
る。第１の拡散領域Ｄ１ａのドーパント濃度は約１０20
ｃｍ-3である（図６参照）。
【００５６】次に、約５００ｎｍほどＳｉＯ２がＴＥＯ
Ｓ法により析出され、第２の補助層Ｈ２ａが露出するま
で化学機械的研磨によって除去される。そしてＳｉＯ２
をたとえばＣＨＦ３＋Ｏ２を用いてエッチバックするこ
とにより、第２のトレンチＧ２ａ内に底部構造体Ｂａが
形成され、これは第２のトレンチ内で平坦な底を成して
いる（図５、図６参照）。この平坦な底部は表面Ｏａの
下約５００ｎｍに位置しており、したがって第２のソー
ス／ドレイン領域Ｓ／Ｄ２ａの上辺のほとんど下に位置
している。第２のトレンチＧ２ａを部分的に深くエッチ
ングすることで、第２のトレンチＧ２の平坦な底部の高
さに対する垂直方向の許容範囲が広がる（図５参照）。
Ｓ法により析出され、第２の補助層Ｈ２ａが露出するま
で化学機械的研磨によって除去される。そしてＳｉＯ２
をたとえばＣＨＦ３＋Ｏ２を用いてエッチバックするこ
とにより、第２のトレンチＧ２ａ内に底部構造体Ｂａが
形成され、これは第２のトレンチ内で平坦な底を成して
いる（図５、図６参照）。この平坦な底部は表面Ｏａの
下約５００ｎｍに位置しており、したがって第２のソー
ス／ドレイン領域Ｓ／Ｄ２ａの上辺のほとんど下に位置
している。第２のトレンチＧ２ａを部分的に深くエッチ
ングすることで、第２のトレンチＧ２の平坦な底部の高
さに対する垂直方向の許容範囲が広がる（図５参照）。
【００５７】これに続いて、隣り合う２つの第１のトレ
ンチＧ１の間に位置する領域を１つおきに覆う第１のホ
トレジストマスクＰｍ１を用いて斜め方向にイオン注入
を行うことで、第２のトレンチＧ２ａにおける第２のエ
ッジ２Ｆ２ａの一部分に、チャネルストップ領域Ｃａが
形成される（図７参照）。また、第１のホトレジストマ
スクＰｍ１により覆われた領域は覆わない第２のホトレ
ジストマスクＰｍ２を用いて斜め方向にイオン注入を行
うことで、第２のトレンチＧ２ａにおける第１のエッジ
２Ｆ１ａにチャネルストップ領域ｃａが形成される（図
７参照）。チャネルストップ領域Ｃａのドーパント濃度
は約１×１０19ｃｍ-3である。
ンチＧ１の間に位置する領域を１つおきに覆う第１のホ
トレジストマスクＰｍ１を用いて斜め方向にイオン注入
を行うことで、第２のトレンチＧ２ａにおける第２のエ
ッジ２Ｆ２ａの一部分に、チャネルストップ領域Ｃａが
形成される（図７参照）。また、第１のホトレジストマ
スクＰｍ１により覆われた領域は覆わない第２のホトレ
ジストマスクＰｍ２を用いて斜め方向にイオン注入を行
うことで、第２のトレンチＧ２ａにおける第１のエッジ
２Ｆ１ａにチャネルストップ領域ｃａが形成される（図
７参照）。チャネルストップ領域Ｃａのドーパント濃度
は約１×１０19ｃｍ-3である。
【００５８】熱酸化により、約１０ｎｍの厚さのゲート
誘電体Ｇｄａが形成される（図８参照）。ワードライン
Ｗｌａを形成するために、ｎ形にドープされたポリシリ
コンが約１５０ｎｍの厚さで析出される。次に、第２の
補助層Ｈ２ａと隣接するゲート誘電体Ｇｄａの部分が露
出するまで、たとえばＣ２Ｆ６＋Ｏ２によりポリシリコ
ンがエッチングされる。そしてゲート誘電体Ｇｄａの露
出部分は、たとえばＨＦを用いたＳｉＯ２の等方性エッ
チングにより除去される。次に、第２のトレンチＧ２ａ
の第１のエッジ２Ｆ１ａと第２のトレンチＧ２ａの第２
のエッジ２Ｆ２ａのところにスペーサのかたちでワード
ラインＷｌａが生じるまで、ポリシリコンがエッチング
される。第１のソース／ドレイン領域Ｓ／Ｄ１ａに隣接
するワードラインＷｌａの部分は、ゲート電極Ｇａａと
して適している（図８参照）。
誘電体Ｇｄａが形成される（図８参照）。ワードライン
Ｗｌａを形成するために、ｎ形にドープされたポリシリ
コンが約１５０ｎｍの厚さで析出される。次に、第２の
補助層Ｈ２ａと隣接するゲート誘電体Ｇｄａの部分が露
出するまで、たとえばＣ２Ｆ６＋Ｏ２によりポリシリコ
ンがエッチングされる。そしてゲート誘電体Ｇｄａの露
出部分は、たとえばＨＦを用いたＳｉＯ２の等方性エッ
チングにより除去される。次に、第２のトレンチＧ２ａ
の第１のエッジ２Ｆ１ａと第２のトレンチＧ２ａの第２
のエッジ２Ｆ２ａのところにスペーサのかたちでワード
ラインＷｌａが生じるまで、ポリシリコンがエッチング
される。第１のソース／ドレイン領域Ｓ／Ｄ１ａに隣接
するワードラインＷｌａの部分は、ゲート電極Ｇａａと
して適している（図８参照）。
【００５９】さらにこれに続いて約５００ｎｍの厚さで
ＳｉＯ２が析出され、化学機械的研磨により平坦化され
る。これによって第２の絶縁構造体Ｉ２ａが生じる（図
８参照）。
ＳｉＯ２が析出され、化学機械的研磨により平坦化され
る。これによって第２の絶縁構造体Ｉ２ａが生じる（図
８参照）。
【００６０】さらにホトレジストマスクを用いること
で、第１のソース／ドレイン領域Ｓ／Ｄ１ａの一部分が
露出するまで、ＳｉＯ２がエッチングされる。約４００
ｎｍほどタングステンを析出し、第２の絶縁構造体Ｉ２
ａが露出するまでたとえばＳＦ ６によってエッチバック
することにより、第１のソース／ドレイン領域Ｓ／Ｄ１
ａのためのコンタクトＫａが形成される（図８参照）。
で、第１のソース／ドレイン領域Ｓ／Ｄ１ａの一部分が
露出するまで、ＳｉＯ２がエッチングされる。約４００
ｎｍほどタングステンを析出し、第２の絶縁構造体Ｉ２
ａが露出するまでたとえばＳＦ ６によってエッチバック
することにより、第１のソース／ドレイン領域Ｓ／Ｄ１
ａのためのコンタクトＫａが形成される（図８参照）。
【００６１】次に、約２００ｎｍの厚さでプラチナが析
出される。第１のコンデンサプレートＰｌａを形成する
ためコンタクトＫａを覆うホトレジストマスクを用い
て、第２の絶縁構造体Ｉ２ａが露出するまで、たとえば
Ｃｌ２＋Ｏ２によりプラチナがエッチングされる。その
後、厚さ約２０ｎｍほとでＢａ０．５Ｓｒ０．５ＴｉＯ
３が析出され、これによってコンデンサ誘電体Ｋｄａが
形成される。約３００ｎｍのプラチナを析出することに
より、第２のコンデンサプレートＰ２ａが形成される
（図８参照）。
出される。第１のコンデンサプレートＰｌａを形成する
ためコンタクトＫａを覆うホトレジストマスクを用い
て、第２の絶縁構造体Ｉ２ａが露出するまで、たとえば
Ｃｌ２＋Ｏ２によりプラチナがエッチングされる。その
後、厚さ約２０ｎｍほとでＢａ０．５Ｓｒ０．５ＴｉＯ
３が析出され、これによってコンデンサ誘電体Ｋｄａが
形成される。約３００ｎｍのプラチナを析出することに
より、第２のコンデンサプレートＰ２ａが形成される
（図８参照）。
【００６２】第２の実施例の場合も第１の実施例と同
様、チャネル領域Ｋａｂのための層ＳＫｂと第１のソー
ス／ドレイン領域Ｓ／Ｄ１ｂのための層ＳＳｂを含む第
２の基板１ｂ中に、第１のマスクＭ１ｂを用いることで
第１のトレンチＧ１ｂが形成される（図９参照）。この
場合、第１の実施例とは異なり、第１のトレンチＧ１ｂ
は約２μｍの深さである。第１のトレンチＧ１ｂの底部
にビットラインＢｌｂを形成するため、約４００ｎｍの
厚さで高濃度にｎ形ドープされたポリシリコンが析出さ
れ、第１のマスクＭ１ｂが露出するまで化学機械的研磨
により平坦化され、約１．２μｍの深さほどエッチバッ
クされる。これにより、ビットラインＢｌｂは約１μｍ
の厚さとなる。ビットラインＢｌｂを基板１ｂから電気
的に絶縁するため、アニーリングによりビットラインＢ
ｌｂのドーパントが基板１ｂまで拡散され、これによっ
て第２の拡散領域Ｄ２ｂが生じる（図９参照）。
様、チャネル領域Ｋａｂのための層ＳＫｂと第１のソー
ス／ドレイン領域Ｓ／Ｄ１ｂのための層ＳＳｂを含む第
２の基板１ｂ中に、第１のマスクＭ１ｂを用いることで
第１のトレンチＧ１ｂが形成される（図９参照）。この
場合、第１の実施例とは異なり、第１のトレンチＧ１ｂ
は約２μｍの深さである。第１のトレンチＧ１ｂの底部
にビットラインＢｌｂを形成するため、約４００ｎｍの
厚さで高濃度にｎ形ドープされたポリシリコンが析出さ
れ、第１のマスクＭ１ｂが露出するまで化学機械的研磨
により平坦化され、約１．２μｍの深さほどエッチバッ
クされる。これにより、ビットラインＢｌｂは約１μｍ
の厚さとなる。ビットラインＢｌｂを基板１ｂから電気
的に絶縁するため、アニーリングによりビットラインＢ
ｌｂのドーパントが基板１ｂまで拡散され、これによっ
て第２の拡散領域Ｄ２ｂが生じる（図９参照）。
【００６３】（図示されていない）第１の絶縁構造体を
形成するため、第１の実施例の場合のようにＳｉＯ２が
約５００ｎｍの厚さでＴＥＯＳ法により析出され、第１
のソース／ドレイン領域Ｓ／Ｄ１ｂのための層ＳＳｂが
露出するまで化学機械的研磨により平坦化される。
形成するため、第１の実施例の場合のようにＳｉＯ２が
約５００ｎｍの厚さでＴＥＯＳ法により析出され、第１
のソース／ドレイン領域Ｓ／Ｄ１ｂのための層ＳＳｂが
露出するまで化学機械的研磨により平坦化される。
【００６４】さらに第１の実施例の場合のように、第１
の補助層（図示せず）、第２の補助層（図示せず）、第
３の補助層（図示せず）、第２のトレンチＧ２ｂ、第１
のソース／ドレイン領域Ｓ／Ｄ１ｂならびにチャネル領
域Ｋａｂが形成される。この場合、第１の実施例とは異
なり、隣り合う２つの第２のトレンチＧ２ｂの各中央線
間の間隔は約１μｍである。また、第１の実施例の場合
のように、第２のソース／ドレイン領域Ｓ／Ｄ２ｂ、第
１の拡散領域（図示せず）、第２のトレンチＧ２ｂのた
めの底部構造体Ｂｂ、チャネルストップ領域Ｃｂ、第１
の絶縁構造体（図示せず）、ならびにゲート誘電体Ｇｄ
ｂが形成される。次に、ｎ形にドープされたポリシリコ
ンが約１５０ｎｍの厚さで析出され、第２の補助層Ｈ２
ｂに隣接するゲート誘電体Ｇｄｂの部分が露出するま
で、化学機械的研磨により平坦化される。これに続い
て、ワードラインＷ１ｂつまりはゲート電極Ｇａｂがス
ペーサのかたちで第２のトレンチＧ２ｂのエッジに生じ
るまで、ポリシリコンがエッチングされる。ワードライ
ンＷ１ｂは第２の補助層Ｈ２ｂに隣接しない。この次
に、ＳｉＯ２が約５００ｎｍの厚さで析出され、第２の
補助層Ｈ２ｂが露出するまで化学機械的研磨により平坦
化される。これにより第２の絶縁構造体Ｉ２ｂが生じ
る。たとえばＣ２Ｆ６＋Ｏ２を用いてＳｉＯ２に対し選
択的にポリシリコンをエッチングすることによって、第
２の補助層Ｈ２ｂが除去される。これに続いて、第１の
ソース／ドレイン領域Ｓ／Ｄ１ｂが露出して第１の補助
層Ｈ１ｂが除去されるまで、たとえばＣＨＦ３＋Ｏ２に
よってＳｉＯ２がエッチングされる。第２の絶縁構造体
Ｉ２ｂの上辺は、第１のソース／ドレイン領域Ｓ／Ｄ１
ｂよりも高い位置にある。ｎ形にドープされたポリシリ
コンを約５００ｎｍの厚さで析出し、次に第２の絶縁構
造体Ｉ２ｂが露出するまで化学機械的研磨を行うことに
より、第１のソース／ドレイン領域Ｓ／Ｄ１ｂに対しセ
ルフアライメントされてコンタクトＫｂが生じる。第１
の実施例の場合と同様、これに続いて第１のコンデンサ
プレートＰ１ｂ、コンデンサ誘電体Ｋｄｂ、第２のコン
デンサプレートＰ２ｂが形成される（図１０参照）。
の補助層（図示せず）、第２の補助層（図示せず）、第
３の補助層（図示せず）、第２のトレンチＧ２ｂ、第１
のソース／ドレイン領域Ｓ／Ｄ１ｂならびにチャネル領
域Ｋａｂが形成される。この場合、第１の実施例とは異
なり、隣り合う２つの第２のトレンチＧ２ｂの各中央線
間の間隔は約１μｍである。また、第１の実施例の場合
のように、第２のソース／ドレイン領域Ｓ／Ｄ２ｂ、第
１の拡散領域（図示せず）、第２のトレンチＧ２ｂのた
めの底部構造体Ｂｂ、チャネルストップ領域Ｃｂ、第１
の絶縁構造体（図示せず）、ならびにゲート誘電体Ｇｄ
ｂが形成される。次に、ｎ形にドープされたポリシリコ
ンが約１５０ｎｍの厚さで析出され、第２の補助層Ｈ２
ｂに隣接するゲート誘電体Ｇｄｂの部分が露出するま
で、化学機械的研磨により平坦化される。これに続い
て、ワードラインＷ１ｂつまりはゲート電極Ｇａｂがス
ペーサのかたちで第２のトレンチＧ２ｂのエッジに生じ
るまで、ポリシリコンがエッチングされる。ワードライ
ンＷ１ｂは第２の補助層Ｈ２ｂに隣接しない。この次
に、ＳｉＯ２が約５００ｎｍの厚さで析出され、第２の
補助層Ｈ２ｂが露出するまで化学機械的研磨により平坦
化される。これにより第２の絶縁構造体Ｉ２ｂが生じ
る。たとえばＣ２Ｆ６＋Ｏ２を用いてＳｉＯ２に対し選
択的にポリシリコンをエッチングすることによって、第
２の補助層Ｈ２ｂが除去される。これに続いて、第１の
ソース／ドレイン領域Ｓ／Ｄ１ｂが露出して第１の補助
層Ｈ１ｂが除去されるまで、たとえばＣＨＦ３＋Ｏ２に
よってＳｉＯ２がエッチングされる。第２の絶縁構造体
Ｉ２ｂの上辺は、第１のソース／ドレイン領域Ｓ／Ｄ１
ｂよりも高い位置にある。ｎ形にドープされたポリシリ
コンを約５００ｎｍの厚さで析出し、次に第２の絶縁構
造体Ｉ２ｂが露出するまで化学機械的研磨を行うことに
より、第１のソース／ドレイン領域Ｓ／Ｄ１ｂに対しセ
ルフアライメントされてコンタクトＫｂが生じる。第１
の実施例の場合と同様、これに続いて第１のコンデンサ
プレートＰ１ｂ、コンデンサ誘電体Ｋｄｂ、第２のコン
デンサプレートＰ２ｂが形成される（図１０参照）。
【００６５】第３の実施例によれば第１の実施例の場合
と同様、チャネル領域Ｋａｃのための層Ｓｋｃと第１の
ソース／ドレイン領域Ｓ／Ｄ１ｃのための層ＳＳｃを有
する第３の基板１ｃ中に、第１のマスクＭ１ｃを用いる
ことで約２μｍの深さの第１のトレンチＧ１ｃが形成さ
れる（図１１参照）。第３の絶縁構造体Ｉ３ｃを形成す
るために、ＳｉＯ２が約５０ｎｍの厚さで析出される。
次に約４００ｎｍの厚さでタングステンシリサイドが析
出され、第１のマスクＭ１ｃが露出するまで化学機械的
研磨により平坦化され、その後、約１．２μｍの深さで
エッチングされる。エッチャントとしてはたとえばＳＦ
６が適している。これによってビットラインＢｌｃが生
じる。これらのビットラインＢｌｃは、第３の絶縁構造
体Ｉ３ｃにより基板１ｃから絶縁される（図１１参
照）。これに続いて、第３の絶縁構造体Ｉ３ｃの露出部
分がたとえばＨＦにより除去される。
と同様、チャネル領域Ｋａｃのための層Ｓｋｃと第１の
ソース／ドレイン領域Ｓ／Ｄ１ｃのための層ＳＳｃを有
する第３の基板１ｃ中に、第１のマスクＭ１ｃを用いる
ことで約２μｍの深さの第１のトレンチＧ１ｃが形成さ
れる（図１１参照）。第３の絶縁構造体Ｉ３ｃを形成す
るために、ＳｉＯ２が約５０ｎｍの厚さで析出される。
次に約４００ｎｍの厚さでタングステンシリサイドが析
出され、第１のマスクＭ１ｃが露出するまで化学機械的
研磨により平坦化され、その後、約１．２μｍの深さで
エッチングされる。エッチャントとしてはたとえばＳＦ
６が適している。これによってビットラインＢｌｃが生
じる。これらのビットラインＢｌｃは、第３の絶縁構造
体Ｉ３ｃにより基板１ｃから絶縁される（図１１参
照）。これに続いて、第３の絶縁構造体Ｉ３ｃの露出部
分がたとえばＨＦにより除去される。
【００６６】第１の絶縁構造体Ｉ１ｃを形成するため、
第１の実施例の場合のように約５００ｎｍの厚さでＳｉ
Ｏ２が析出され、第１のソース／ドレイン領域Ｓ／Ｄ１
ｃが露出するまで化学機械的研磨により平坦化される。
第１の実施例の場合のように約５００ｎｍの厚さでＳｉ
Ｏ２が析出され、第１のソース／ドレイン領域Ｓ／Ｄ１
ｃが露出するまで化学機械的研磨により平坦化される。
【００６７】約１００ｎｍの厚さでＳｉＯ２を析出する
ことにより、第１の補助層Ｈ１ｃが形成される。約１０
０ｎｍの厚さでポリシリコンを析出することにより、第
２の補助層Ｈ２ｃが形成される。約１００ｎｍの厚さで
ＳｉＯ２を析出することにより、第６の補助層Ｈ６ｃが
形成される。約１００ｎｍの厚さでポリシリコンを析出
することにより、第７の補助層Ｈ７ｃが形成される。ま
た、１００ｎｍの厚さでＳｉＯ２を析出することによ
り、第３の補助層Ｈ３ｃが形成される（図１２、図１３
参照）。さらにホトレジストマスクを用いることによ
り、第３の補助層Ｈ３ｃ、第７の補助層Ｈ７ｃ、第６の
補助層Ｈ６ｃ、第２の補助層Ｈ２ｃ、ならびに第１の補
助層Ｈ１ｃが構造化される。次に第２のトレンチＧ２ｃ
の形成にあたり、第３の補助層Ｈ３ｃはマスクとして用
いられる。この目的で、ＳｉＯ２に対し選択的にたとえ
ばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ２により約５００ｎｍの深
さでシリコンがエッチングされる。
ことにより、第１の補助層Ｈ１ｃが形成される。約１０
０ｎｍの厚さでポリシリコンを析出することにより、第
２の補助層Ｈ２ｃが形成される。約１００ｎｍの厚さで
ＳｉＯ２を析出することにより、第６の補助層Ｈ６ｃが
形成される。約１００ｎｍの厚さでポリシリコンを析出
することにより、第７の補助層Ｈ７ｃが形成される。ま
た、１００ｎｍの厚さでＳｉＯ２を析出することによ
り、第３の補助層Ｈ３ｃが形成される（図１２、図１３
参照）。さらにホトレジストマスクを用いることによ
り、第３の補助層Ｈ３ｃ、第７の補助層Ｈ７ｃ、第６の
補助層Ｈ６ｃ、第２の補助層Ｈ２ｃ、ならびに第１の補
助層Ｈ１ｃが構造化される。次に第２のトレンチＧ２ｃ
の形成にあたり、第３の補助層Ｈ３ｃはマスクとして用
いられる。この目的で、ＳｉＯ２に対し選択的にたとえ
ばＨＢｒ＋ＮＦ３＋Ｈｅ＋Ｏ２により約５００ｎｍの深
さでシリコンがエッチングされる。
【００６８】第１の実施例の場合と同様、約５００ｎｍ
の厚さでのＳｉＯ２の析出ならびに第２のトレンチＧ２
ｃのエッジにおけるエッチバックによって、第２のスペ
ーサＳｐ２ｃが形成される。イオン注入ならびにアニー
リングによって第１の実施例の場合のように第２のトレ
ンチＧ２ｃの底部に、第２のソース／ドレイン領域Ｓ／
Ｄ２ｃが形成される。第２のソース／ドレイン領域Ｓ／
Ｄ２ｃは約３００ｎｍの深さである。そのドーパント濃
度は約５×１０20ｃｍ-3である。イオン注入にあたり、
第２のスペーサＳｐ２ｃにより第２のトレンチＧ２ｃの
エッジが保護される（図１２、図１３参照）。第２のト
レンチＧ２ｃおよび第１のトレンチＧ１ｃの形成によ
り、チャネル領域Ｋａｃのための層Ｓｋｃからチャネル
領域Ｋａｃが形成され、第１のソース／ドレイン領域Ｓ
／Ｄ１ｃのための層から第１のソース／ドレイン領域Ｓ
／Ｄ１ｃが形成される。第１のソース／ドレイン領域Ｓ
／Ｄ１ｃおよびチャネル領域Ｋａｃは、側方で第１のト
レンチＧ１ｃと第２のトレンチＧ２ｃにより取り囲まれ
ている。
の厚さでのＳｉＯ２の析出ならびに第２のトレンチＧ２
ｃのエッジにおけるエッチバックによって、第２のスペ
ーサＳｐ２ｃが形成される。イオン注入ならびにアニー
リングによって第１の実施例の場合のように第２のトレ
ンチＧ２ｃの底部に、第２のソース／ドレイン領域Ｓ／
Ｄ２ｃが形成される。第２のソース／ドレイン領域Ｓ／
Ｄ２ｃは約３００ｎｍの深さである。そのドーパント濃
度は約５×１０20ｃｍ-3である。イオン注入にあたり、
第２のスペーサＳｐ２ｃにより第２のトレンチＧ２ｃの
エッジが保護される（図１２、図１３参照）。第２のト
レンチＧ２ｃおよび第１のトレンチＧ１ｃの形成によ
り、チャネル領域Ｋａｃのための層Ｓｋｃからチャネル
領域Ｋａｃが形成され、第１のソース／ドレイン領域Ｓ
／Ｄ１ｃのための層から第１のソース／ドレイン領域Ｓ
／Ｄ１ｃが形成される。第１のソース／ドレイン領域Ｓ
／Ｄ１ｃおよびチャネル領域Ｋａｃは、側方で第１のト
レンチＧ１ｃと第２のトレンチＧ２ｃにより取り囲まれ
ている。
【００６９】次に第１の実施例の場合のようにシリコン
がエッチングされ、これによって第１のトレンチＧ１ａ
外の領域において第２のトレンチＧ２ａが約２００ｎｍ
深くなる（図１２、図１３参照）。
がエッチングされ、これによって第１のトレンチＧ１ａ
外の領域において第２のトレンチＧ２ａが約２００ｎｍ
深くなる（図１２、図１３参照）。
【００７０】次に、約５００ｎｍの厚さでＳｉＯ２が析
出され、第７の補助層Ｈ７ｃが露出するまで化学機械的
研磨により平坦化される。続いて第２のトレンチＧ２ｃ
内で、部分的に第１のトレンチＧ１ｃとオーバラップし
部分的に第１のトレンチＧ１ｃとオーバラップしていな
い領域において、ビットラインＢｌｃの一部分と第２の
ソース／ドレイン領域Ｓ／Ｄ２ｃの一部分が露出するま
で、ＳｉＯ２がエッチングされる（図１５参照）。この
目的でストライプ状のホトレジストマスクが被着され、
このホトレジストマスクは第１のトレンチＧ１ｃに対し
平行に延在し、それらと部分的にオーバラップしてい
る。その際、第７の補助層Ｈ７ｃにより、ホトレジスト
マスク外に位置する第６の補助層Ｈ６ｃの部分が保護さ
れる。ビットラインＢｌｃと第２のソース／ドレイン領
域Ｓ／Ｄ２ｃとを相互接続する導電性の構造体Ｌｃを形
成するため、ｎ形にドープされたポリシリコンが約４０
０ｎｍの厚さで析出され、第７の補助層Ｈ７ｃが除去さ
れて第６の補助層Ｈ６ｃが露出するまで、化学機械的研
磨により平坦化される。次に、約０．９μｍの深さでエ
ッチバックが行われる。これにより、ポリシリコンから
成る構造体Ｐｌが形成される（図１４、図１５参照）。
この場合、第６の補助層Ｈ６ｃはマスクとして用いら
れ、この補助層により第２の補助層Ｈ２ｃが保護され
る。エッチャントとしてはたとえばＣ２Ｆ６＋Ｏ２が適
している。アニーリングによりポリシリコンから成る構
造体Ｐｌのドーパントが基板１ｃに拡散する。これによ
り第１の拡散領域Ｄ１ｃが生じ、この領域によってポリ
シリコンから成る構造体Ｐｌが基板１ｃから電気的に絶
縁される。ポリシリコンから成る構造体Ｐｌとそれに属
する第１の拡散領域Ｄ１ｃとがいっしょになって、導電
性構造体Ｌｃが形成される（図１５参照）。
出され、第７の補助層Ｈ７ｃが露出するまで化学機械的
研磨により平坦化される。続いて第２のトレンチＧ２ｃ
内で、部分的に第１のトレンチＧ１ｃとオーバラップし
部分的に第１のトレンチＧ１ｃとオーバラップしていな
い領域において、ビットラインＢｌｃの一部分と第２の
ソース／ドレイン領域Ｓ／Ｄ２ｃの一部分が露出するま
で、ＳｉＯ２がエッチングされる（図１５参照）。この
目的でストライプ状のホトレジストマスクが被着され、
このホトレジストマスクは第１のトレンチＧ１ｃに対し
平行に延在し、それらと部分的にオーバラップしてい
る。その際、第７の補助層Ｈ７ｃにより、ホトレジスト
マスク外に位置する第６の補助層Ｈ６ｃの部分が保護さ
れる。ビットラインＢｌｃと第２のソース／ドレイン領
域Ｓ／Ｄ２ｃとを相互接続する導電性の構造体Ｌｃを形
成するため、ｎ形にドープされたポリシリコンが約４０
０ｎｍの厚さで析出され、第７の補助層Ｈ７ｃが除去さ
れて第６の補助層Ｈ６ｃが露出するまで、化学機械的研
磨により平坦化される。次に、約０．９μｍの深さでエ
ッチバックが行われる。これにより、ポリシリコンから
成る構造体Ｐｌが形成される（図１４、図１５参照）。
この場合、第６の補助層Ｈ６ｃはマスクとして用いら
れ、この補助層により第２の補助層Ｈ２ｃが保護され
る。エッチャントとしてはたとえばＣ２Ｆ６＋Ｏ２が適
している。アニーリングによりポリシリコンから成る構
造体Ｐｌのドーパントが基板１ｃに拡散する。これによ
り第１の拡散領域Ｄ１ｃが生じ、この領域によってポリ
シリコンから成る構造体Ｐｌが基板１ｃから電気的に絶
縁される。ポリシリコンから成る構造体Ｐｌとそれに属
する第１の拡散領域Ｄ１ｃとがいっしょになって、導電
性構造体Ｌｃが形成される（図１５参照）。
【００７１】次に、ＳｉＯ２が約５００ｎｍの厚さで析
出され、第２の補助層Ｈ２ｃが露出するまで化学機械的
研磨により平坦化される。その際、第６の補助層Ｈ６ｃ
が除去される。続いて約７００ｎｍの深さでＳｉＯ２が
エッチングされ、これによって第２のトレンチＧ２ｃ内
にその平坦な底部を成す底部構造体Ｂｃが形成される
（図１６参照）。その後、第１の実施例の場合と同様、
チャネルストップ領域Ｃｃ、ゲート誘電体Ｇｄｃ、ワー
ドラインＷｌｃ、ゲート電極Ｇａｃ、第２の絶縁構造体
Ｉ２ｃ、コンタクトＫｃ、第１のコンデンサプレートＰ
１ｃ、コンデンサ誘電体Ｋｄｃ、ならびに第２のコンデ
ンサプレートＰ２ｃが形成される（図１６、図１７参
照）。
出され、第２の補助層Ｈ２ｃが露出するまで化学機械的
研磨により平坦化される。その際、第６の補助層Ｈ６ｃ
が除去される。続いて約７００ｎｍの深さでＳｉＯ２が
エッチングされ、これによって第２のトレンチＧ２ｃ内
にその平坦な底部を成す底部構造体Ｂｃが形成される
（図１６参照）。その後、第１の実施例の場合と同様、
チャネルストップ領域Ｃｃ、ゲート誘電体Ｇｄｃ、ワー
ドラインＷｌｃ、ゲート電極Ｇａｃ、第２の絶縁構造体
Ｉ２ｃ、コンタクトＫｃ、第１のコンデンサプレートＰ
１ｃ、コンデンサ誘電体Ｋｄｃ、ならびに第２のコンデ
ンサプレートＰ２ｃが形成される（図１６、図１７参
照）。
【００７２】第４の実施例の場合、第４の基板１ｄがｐ
形にドープされている。第４の基板１ｄのドーパント濃
度は約１０15ｃｍ-3である。エピタキシャルにより、ビ
ットラインＢｌｄのための約５００ｎｍの厚さのｎ形ド
ープ層ＳＢｄが形成される。ビットラインＢｌｄのため
の層ＳＢｄのドーパント濃度は約５×１０20ｃｍ-3であ
る。さらにエピタキシャルにより、チャネル領域Ｋａｄ
のための約３００ｎｍの厚さのｐ形ドープ層ＳＫｄが形
成される。チャネル領域Ｋａｄのための層Ｓｋｄのドー
パント濃度は約３×１０17ｃｍ-3である。さらにエピタ
キシャルにより、第１のソース／ドレイン領域Ｓ／Ｄ１
ｄのための約１５０ｎｍの厚さのｎ形ドープ層ＳＳｄが
形成される。第１のソース／ドレイン領域Ｓ／Ｄ１ｄの
ための層ＳＳｄのドーパント濃度は約５×１０20ｃｍ-3
である（図１８参照）。
形にドープされている。第４の基板１ｄのドーパント濃
度は約１０15ｃｍ-3である。エピタキシャルにより、ビ
ットラインＢｌｄのための約５００ｎｍの厚さのｎ形ド
ープ層ＳＢｄが形成される。ビットラインＢｌｄのため
の層ＳＢｄのドーパント濃度は約５×１０20ｃｍ-3であ
る。さらにエピタキシャルにより、チャネル領域Ｋａｄ
のための約３００ｎｍの厚さのｐ形ドープ層ＳＫｄが形
成される。チャネル領域Ｋａｄのための層Ｓｋｄのドー
パント濃度は約３×１０17ｃｍ-3である。さらにエピタ
キシャルにより、第１のソース／ドレイン領域Ｓ／Ｄ１
ｄのための約１５０ｎｍの厚さのｎ形ドープ層ＳＳｄが
形成される。第１のソース／ドレイン領域Ｓ／Ｄ１ｄの
ための層ＳＳｄのドーパント濃度は約５×１０20ｃｍ-3
である（図１８参照）。
【００７３】第１のマスク（図示せず）を形成するた
め、ＳｉＯ２が約２００ｎｍの厚さでＴＥＯＳ法により
析出され、ホトリソグラフィ法によって構造化される。
この第１のマスクを用いＳｉＯ２に対し選択的にシリコ
ンをエッチングすることにより、第１のトレンチＧ１ｄ
が生じる。隣り合う第１のトレンチＧ１ｄにおける各中
央線間の間隔は約１μｍである。第１のトレンチＧ１ｄ
によりビットラインＢｌｄのための層ＳＢｄが分断され
る。これによりビットラインＢｌｄのための層ＳＢｄか
ら、ビットラインＢｌｄが生じる。
め、ＳｉＯ２が約２００ｎｍの厚さでＴＥＯＳ法により
析出され、ホトリソグラフィ法によって構造化される。
この第１のマスクを用いＳｉＯ２に対し選択的にシリコ
ンをエッチングすることにより、第１のトレンチＧ１ｄ
が生じる。隣り合う第１のトレンチＧ１ｄにおける各中
央線間の間隔は約１μｍである。第１のトレンチＧ１ｄ
によりビットラインＢｌｄのための層ＳＢｄが分断され
る。これによりビットラインＢｌｄのための層ＳＢｄか
ら、ビットラインＢｌｄが生じる。
【００７４】続いて第１の実施例の場合のように、第１
の絶縁構造体Ｉ１ｄが形成される。この第１の絶縁構造
体Ｉ１ｄにより、隣り合うビットラインＢｌｄが互いに
絶縁される。
の絶縁構造体Ｉ１ｄが形成される。この第１の絶縁構造
体Ｉ１ｄにより、隣り合うビットラインＢｌｄが互いに
絶縁される。
【００７５】ＳｉＯ２から成る第３の補助層Ｈ３ｄが析
出され、第１の絶縁構造体Ｉ１ｄといっしょにホトリソ
グラフィ法により構造化され、これは次に第２のトレン
チＧ２ｄを形成するためシリコンをエッチングする際に
第２のマスクとして用いられる。第２のソース／ドレイ
ン領域Ｓ／Ｄ２ｄはビットラインＢｌｄの一部分であ
り、先に挙げた実施例の場合のように第２のトレンチＧ
２ｄの底部に形成しなくてもよい。第２のトレンチＧ２
ｄはチャネル領域Ｋａｄのための層ＳＫｄのほとんど下
まで達しており、約５００ｎｍの深さである。第２のト
レンチＧ２ｄおよび第１のトレンチＧ１ｄの形成によ
り、チャネル領域Ｋａｄのための層ＳＫｄからチャネル
領域Ｋａｄが生じ、第１のソース／ドレイン領域Ｓ／Ｄ
１ｄのための層から第１のソース／ドレイン領域Ｓ／Ｄ
１ｄが生じる。第１のソース／ドレイン領域Ｓ／Ｄ１ｄ
およびチャネル領域Ｋａｄは、側方で第１のトレンチＧ
１ｄと第２のトレンチＧ２ｄにより取り囲まれている。
出され、第１の絶縁構造体Ｉ１ｄといっしょにホトリソ
グラフィ法により構造化され、これは次に第２のトレン
チＧ２ｄを形成するためシリコンをエッチングする際に
第２のマスクとして用いられる。第２のソース／ドレイ
ン領域Ｓ／Ｄ２ｄはビットラインＢｌｄの一部分であ
り、先に挙げた実施例の場合のように第２のトレンチＧ
２ｄの底部に形成しなくてもよい。第２のトレンチＧ２
ｄはチャネル領域Ｋａｄのための層ＳＫｄのほとんど下
まで達しており、約５００ｎｍの深さである。第２のト
レンチＧ２ｄおよび第１のトレンチＧ１ｄの形成によ
り、チャネル領域Ｋａｄのための層ＳＫｄからチャネル
領域Ｋａｄが生じ、第１のソース／ドレイン領域Ｓ／Ｄ
１ｄのための層から第１のソース／ドレイン領域Ｓ／Ｄ
１ｄが生じる。第１のソース／ドレイン領域Ｓ／Ｄ１ｄ
およびチャネル領域Ｋａｄは、側方で第１のトレンチＧ
１ｄと第２のトレンチＧ２ｄにより取り囲まれている。
【００７６】次に、マスクを用いることなく斜めにイオ
ン注入を行うことで、第２のトレンチＧ２ｄの第２のエ
ッジ２Ｆ２ｄにチャネルストップ領域Ｃｄが形成され
る。
ン注入を行うことで、第２のトレンチＧ２ｄの第２のエ
ッジ２Ｆ２ｄにチャネルストップ領域Ｃｄが形成され
る。
【００７７】熱酸化によりゲート誘電体Ｇｄｄが形成さ
れる。ゲート誘電体Ｇｄｄが形成された後も、第２のト
レンチＧ２ｄの底部は実質的に平坦である。
れる。ゲート誘電体Ｇｄｄが形成された後も、第２のト
レンチＧ２ｄの底部は実質的に平坦である。
【００７８】これに続いて、ｎ形にドープされたポリシ
リコンが約４００ｎｍの厚さで析出され、第３の補助層
Ｈ３ｄが露出するまで化学機械的研磨により平坦化され
る。その後、ポリシリコンがエッチングされ、これによ
って第２のトレンチＧ２ｄの各々にワードラインＷｌｄ
と、ワードラインＷｌｄの一部分としてゲート電極Ｇａ
ｄとが形成される。
リコンが約４００ｎｍの厚さで析出され、第３の補助層
Ｈ３ｄが露出するまで化学機械的研磨により平坦化され
る。その後、ポリシリコンがエッチングされ、これによ
って第２のトレンチＧ２ｄの各々にワードラインＷｌｄ
と、ワードラインＷｌｄの一部分としてゲート電極Ｇａ
ｄとが形成される。
【００７９】その後、第２の絶縁構造体Ｉ２ｄを形成す
るため、約５００ｎｍの厚さでＳｉＯ２が析出され、化
学機械的研磨により平坦化される。第１のソース／ドレ
イン領域Ｓ／Ｄ１ｄの一部分を覆わないマスクを用い
て、第１のソース／ドレイン領域Ｓ／Ｄ１ｄの一部分が
露出するまでＳｉＯ２がエッチングされる。約４００ｎ
ｍの厚さでタングステンが析出され、第２の絶縁構造体
Ｉ２ｄが露出するまでたとえばＳＦ６を用いてエッチン
グすることによって、コンタクトＫｄが形成される。
るため、約５００ｎｍの厚さでＳｉＯ２が析出され、化
学機械的研磨により平坦化される。第１のソース／ドレ
イン領域Ｓ／Ｄ１ｄの一部分を覆わないマスクを用い
て、第１のソース／ドレイン領域Ｓ／Ｄ１ｄの一部分が
露出するまでＳｉＯ２がエッチングされる。約４００ｎ
ｍの厚さでタングステンが析出され、第２の絶縁構造体
Ｉ２ｄが露出するまでたとえばＳＦ６を用いてエッチン
グすることによって、コンタクトＫｄが形成される。
【００８０】第１の実施例の場合と同様、第１のコンデ
ンサプレートＰｌｄ、コンデンサ誘電体Ｋｄｄおよび第
２のコンデンサプレートＰ２ｄが形成される（図２１、
図２２参照）。
ンサプレートＰｌｄ、コンデンサ誘電体Ｋｄｄおよび第
２のコンデンサプレートＰ２ｄが形成される（図２１、
図２２参照）。
【００８１】第５の実施例によれば、第５の基板１ｅが
その表面Ｏｅに隣接する層Ｓにおいてｎ形でドープされ
る。層Ｓのドーパント濃度は約１０20ｃｍ-3である。エ
ピタキシャルにより、チャネル領域Ｋａｅのためのｐ形
ドープ層ＳＫｅが形成される。チャネル領域Ｋａｅのた
めの層ＳＫｅのドーパント濃度は約１０17ｃｍ-3である
（図２３参照）。ホトリソグラフィ法を用いることで、
イオン注入によりｎ形にドープされた第２のソース／ド
レイン領域Ｓ／Ｄ２ｅのための領域Ｇｅが形成され、こ
れらの領域はストライプ状であり互いに平行に延在して
いる。領域Ｇｅのドーパント濃度は約５×１０20ｃｍ-3
である。領域Ｇｅは約１５０ｎｍの深さである（図２３
参照）。
その表面Ｏｅに隣接する層Ｓにおいてｎ形でドープされ
る。層Ｓのドーパント濃度は約１０20ｃｍ-3である。エ
ピタキシャルにより、チャネル領域Ｋａｅのためのｐ形
ドープ層ＳＫｅが形成される。チャネル領域Ｋａｅのた
めの層ＳＫｅのドーパント濃度は約１０17ｃｍ-3である
（図２３参照）。ホトリソグラフィ法を用いることで、
イオン注入によりｎ形にドープされた第２のソース／ド
レイン領域Ｓ／Ｄ２ｅのための領域Ｇｅが形成され、こ
れらの領域はストライプ状であり互いに平行に延在して
いる。領域Ｇｅのドーパント濃度は約５×１０20ｃｍ-3
である。領域Ｇｅは約１５０ｎｍの深さである（図２３
参照）。
【００８２】約１５０ｎｍの厚さでＳｉＯ２を析出する
ことにより、第４の補助層Ｈ４ｅが形成される。約１５
０ｎｍの厚さでポリシリコンを析出することにより、第
５の補助層（図示せず）が形成される。約１５０ｎｍの
厚さでＳｉＯ２を析出することにより、第３の補助層
（図示せず）が形成される（図２４参照）。ホトリソグ
ラフィ法により第３の補助層、第５の補助層ならびに第
４の補助層Ｈ４ｅが構造化される。ＳｉＯ２に対し選択
的にシリコンをエッチングすることにより、領域Ｇｅと
交差する方向で互いに平行に延在する第２のトレンチＧ
２ｅが形成され、その際、構造化された第３の補助層は
マスクとして用いられる。隣り合う２つの第２のトレン
チの各中央線間の間隔は約１μｍである。第２のトレン
チＧ２ｅは約６００ｎｍの深さである。エッチャントと
してはたとえばＨＢｒＦが適している。次に、第３の補
助層が除去されるまでＳｉＯ２がエッチングされる。
ことにより、第４の補助層Ｈ４ｅが形成される。約１５
０ｎｍの厚さでポリシリコンを析出することにより、第
５の補助層（図示せず）が形成される。約１５０ｎｍの
厚さでＳｉＯ２を析出することにより、第３の補助層
（図示せず）が形成される（図２４参照）。ホトリソグ
ラフィ法により第３の補助層、第５の補助層ならびに第
４の補助層Ｈ４ｅが構造化される。ＳｉＯ２に対し選択
的にシリコンをエッチングすることにより、領域Ｇｅと
交差する方向で互いに平行に延在する第２のトレンチＧ
２ｅが形成され、その際、構造化された第３の補助層は
マスクとして用いられる。隣り合う２つの第２のトレン
チの各中央線間の間隔は約１μｍである。第２のトレン
チＧ２ｅは約６００ｎｍの深さである。エッチャントと
してはたとえばＨＢｒＦが適している。次に、第３の補
助層が除去されるまでＳｉＯ２がエッチングされる。
【００８３】これに続いて第１の実施例の場合のように
チャネルストップ領域Ｃｅが形成され、この場合、第１
のトレンチＧ１ａには各領域Ｇｅの間に位置する範囲が
対応する。約５００ｎｍの厚さでＳｉＯ２を析出し、第
５の補助層が露出するまで化学機械的研磨を行うことに
より、第２のトレンチＧ２ｅがＳｉＯ２によって充填さ
れる。
チャネルストップ領域Ｃｅが形成され、この場合、第１
のトレンチＧ１ａには各領域Ｇｅの間に位置する範囲が
対応する。約５００ｎｍの厚さでＳｉＯ２を析出し、第
５の補助層が露出するまで化学機械的研磨を行うことに
より、第２のトレンチＧ２ｅがＳｉＯ２によって充填さ
れる。
【００８４】領域Ｇｅを覆わないホトレジストマスクを
用いることでＳｉＯ２がエッチングされ、これによって
第２のトレンチＧ２ｅの一部分に、ＳｉＯ２の除去され
た凹欠部が生じる。その際、第５の補助層により第４の
補助層Ｈ４ｅが補助される。
用いることでＳｉＯ２がエッチングされ、これによって
第２のトレンチＧ２ｅの一部分に、ＳｉＯ２の除去され
た凹欠部が生じる。その際、第５の補助層により第４の
補助層Ｈ４ｅが補助される。
【００８５】第２のスペーサＳｐ２ｅを形成するため、
約５０ｎｍの厚さでＳｉＯ２が析出され、エッチバック
される。次にイオン注入により、第２のトレンチＧ２ｅ
の底部に第１のソース／ドレイン領域Ｓ／Ｄ１ｅが形成
される。なお、イオン注入にあたり第２のスペーサＳｐ
２ｅにより第２のトレンチＧ２ｅのエッジが保護され
る。第１のソース／ドレイン領域Ｓ／Ｄ１ｅのドーパン
ト濃度は約５×１０20ｃｍ-3である。第１のソース／ド
レイン領域Ｓ／Ｄ１ｅは約３００ｎｍの深さである。ド
ーパントはアニーリングにより活性化される（図２４参
照）。
約５０ｎｍの厚さでＳｉＯ２が析出され、エッチバック
される。次にイオン注入により、第２のトレンチＧ２ｅ
の底部に第１のソース／ドレイン領域Ｓ／Ｄ１ｅが形成
される。なお、イオン注入にあたり第２のスペーサＳｐ
２ｅにより第２のトレンチＧ２ｅのエッジが保護され
る。第１のソース／ドレイン領域Ｓ／Ｄ１ｅのドーパン
ト濃度は約５×１０20ｃｍ-3である。第１のソース／ド
レイン領域Ｓ／Ｄ１ｅは約３００ｎｍの深さである。ド
ーパントはアニーリングにより活性化される（図２４参
照）。
【００８６】次に、ＳｉＯ２に対し選択的にシリコンが
エッチングされ、これによって第５の補助層が除去さ
れ、凹欠部が約１０μｍ深くなる。コンデンサ誘電体Ｋ
ｄｅを形成するため、約９ｎｍの厚さのＯＮＯ層が形成
される。この目的でまずはじめに熱酸化により約３ｎｍ
ＳｉＯ２を成長させ、その後、約６ｎｍ窒化シリコンを
析出し、続いてこれを熱酸化により約３ｎｍの深さで酸
化させる。次に、ドープされたポリシリコンが約３００
ｎｍの厚さで析出され、第４の補助層Ｈ４ｅが露出する
まで化学機械的研磨により平坦化される。その後、Ｓｉ
Ｏ２に対し選択的にポリシリコンが約１１５０ｎｍの深
さでエッチングされる。これによってコンデンサのメモ
リノードＳｐが形成される。たとえばＣＦ４プラズマを
用いた等方性エッチングにより、コンデンサ誘電体Ｋｄ
ｅの露出部分が除去される（図２４参照）。メモリノー
ドＳｐを第１のソース／ドレイン領域Ｓ／Ｄ１ｅと電気
的に接続する接続エレメントＶｅを形成するため、約３
００ｎｍの厚さでポリシリコンが析出され、第４の補助
層Ｈ４ｅが露出するまで化学機械的研磨により平坦化さ
れる。次に、メモリノードＳｐの一部分とみなせる接続
エレメントＶｅが生じるまで、ポリシリコンがエッチバ
ックされる。その後、第２のスペーサＳｐ２ｅと第４の
補助層Ｈ４ｅが除去されるまで、ＳｉＯ２がエッチング
される。エッチャントしてたとえばＨＦが適している。
熱酸化により、約１０ｎｍの厚さのゲート誘電体Ｇｄｅ
が成長させられる。ワードラインＷｌｅとゲート電極Ｇ
ａｅを形成するため、約１５０ｎｍの厚さでポリシリコ
ンが析出され、ワードラインＷｌｅつまりはゲート電極
Ｇａｅがスペーサのかたちで第２のトレンチＧ２ｅのエ
ッジに生じるまで、エッチバックされる。ワードライン
Ｗｌｅは表面Ｏｅよりも深い位置にある。さらに第２の
絶縁構造体Ｉ２ｅを形成するため、約５００ｎｍの厚さ
でＳｉＯ２が析出され、第２のソース／ドレイン領域Ｓ
／Ｄ２ｅが露出すまで化学機械的研磨により平坦化され
る。次に、約５００ｎｍの厚さでタングステンが析出さ
れ、ホトリソグラフィ法により構造化される。これによ
り互いに平行に延在するストライプ状のビットラインＢ
ｌｅが生じ、それらはワードラインＷｌｅに対し垂直に
延びており、第２のソース／ドレイン領域Ｓ／Ｄ２ｅに
接している（図２５参照）。
エッチングされ、これによって第５の補助層が除去さ
れ、凹欠部が約１０μｍ深くなる。コンデンサ誘電体Ｋ
ｄｅを形成するため、約９ｎｍの厚さのＯＮＯ層が形成
される。この目的でまずはじめに熱酸化により約３ｎｍ
ＳｉＯ２を成長させ、その後、約６ｎｍ窒化シリコンを
析出し、続いてこれを熱酸化により約３ｎｍの深さで酸
化させる。次に、ドープされたポリシリコンが約３００
ｎｍの厚さで析出され、第４の補助層Ｈ４ｅが露出する
まで化学機械的研磨により平坦化される。その後、Ｓｉ
Ｏ２に対し選択的にポリシリコンが約１１５０ｎｍの深
さでエッチングされる。これによってコンデンサのメモ
リノードＳｐが形成される。たとえばＣＦ４プラズマを
用いた等方性エッチングにより、コンデンサ誘電体Ｋｄ
ｅの露出部分が除去される（図２４参照）。メモリノー
ドＳｐを第１のソース／ドレイン領域Ｓ／Ｄ１ｅと電気
的に接続する接続エレメントＶｅを形成するため、約３
００ｎｍの厚さでポリシリコンが析出され、第４の補助
層Ｈ４ｅが露出するまで化学機械的研磨により平坦化さ
れる。次に、メモリノードＳｐの一部分とみなせる接続
エレメントＶｅが生じるまで、ポリシリコンがエッチバ
ックされる。その後、第２のスペーサＳｐ２ｅと第４の
補助層Ｈ４ｅが除去されるまで、ＳｉＯ２がエッチング
される。エッチャントしてたとえばＨＦが適している。
熱酸化により、約１０ｎｍの厚さのゲート誘電体Ｇｄｅ
が成長させられる。ワードラインＷｌｅとゲート電極Ｇ
ａｅを形成するため、約１５０ｎｍの厚さでポリシリコ
ンが析出され、ワードラインＷｌｅつまりはゲート電極
Ｇａｅがスペーサのかたちで第２のトレンチＧ２ｅのエ
ッジに生じるまで、エッチバックされる。ワードライン
Ｗｌｅは表面Ｏｅよりも深い位置にある。さらに第２の
絶縁構造体Ｉ２ｅを形成するため、約５００ｎｍの厚さ
でＳｉＯ２が析出され、第２のソース／ドレイン領域Ｓ
／Ｄ２ｅが露出すまで化学機械的研磨により平坦化され
る。次に、約５００ｎｍの厚さでタングステンが析出さ
れ、ホトリソグラフィ法により構造化される。これによ
り互いに平行に延在するストライプ状のビットラインＢ
ｌｅが生じ、それらはワードラインＷｌｅに対し垂直に
延びており、第２のソース／ドレイン領域Ｓ／Ｄ２ｅに
接している（図２５参照）。
【００８７】なお、これら５つの実施例に関して、同様
に本発明の枠内で多数の変形が考えられる。たとえば、
先に挙げた層や領域やトレンチの寸法を個々の要求に合
わせて任意に整合させることができる。同じことは先に
挙げたドーパント濃度についてもあてはまる。また、化
学機械的研磨の代わりにエッチバックを行うことがで
き、さらに導電形を取り替えてもよい。コンタクトのた
めの材料として、他の導電材料も適している。熱酸化の
代わりにＴＥＯＳ法を使用することもできる。ホウケイ
酸ガラスの代わりに、たとえばリンケイ酸ガラスやホウ
リンケイ酸ガラスも使用できる。また、タングステンの
代わりに、たとえばＡｌＳｉＣｕ、銅またはアルミニウ
ムを用いてもよい。
に本発明の枠内で多数の変形が考えられる。たとえば、
先に挙げた層や領域やトレンチの寸法を個々の要求に合
わせて任意に整合させることができる。同じことは先に
挙げたドーパント濃度についてもあてはまる。また、化
学機械的研磨の代わりにエッチバックを行うことがで
き、さらに導電形を取り替えてもよい。コンタクトのた
めの材料として、他の導電材料も適している。熱酸化の
代わりにＴＥＯＳ法を使用することもできる。ホウケイ
酸ガラスの代わりに、たとえばリンケイ酸ガラスやホウ
リンケイ酸ガラスも使用できる。また、タングステンの
代わりに、たとえばＡｌＳｉＣｕ、銅またはアルミニウ
ムを用いてもよい。
【００８８】第４の実施例の場合のように、第１〜第３
の実施例において第２のトレンチＧ２ｄの底部構造体を
省略できる。この場合、第２のトレンチの一部分におけ
る付加的な凹欠部も省略できる。これとは逆に、第４の
実施例において底部構造体を形成することができる。底
部構造体の高さ設定に対し適切な垂直方向の許容範囲を
保持する目的で、第２のトレンチをたとえば２００ｎｍ
低くエッチングすることができる。
の実施例において第２のトレンチＧ２ｄの底部構造体を
省略できる。この場合、第２のトレンチの一部分におけ
る付加的な凹欠部も省略できる。これとは逆に、第４の
実施例において底部構造体を形成することができる。底
部構造体の高さ設定に対し適切な垂直方向の許容範囲を
保持する目的で、第２のトレンチをたとえば２００ｎｍ
低くエッチングすることができる。
【００８９】第２の実施例による第１のソース／ドレイ
ン領域を第１のコンデンサプレートと、マスクされたエ
ッチングにより形成されるコンタクトを介して接続する
こともできるし（第１、第３、第４の実施例）、あるい
はコンタクトなしで接続することもできる（第５の実施
例）。また、第１、第３、第４の実施例による第１のソ
ース／ドレイン領域を第１のコンデンサプレートと、セ
ルフアライメントされたコンタクトを介して接続するこ
ともできるし（第２の実施例）、あるいはコンタクトな
しで接続することもできる（第５の実施例）。さらに第
５の実施例による第１のソース／ドレイン領域をビット
ラインと、セルフアライメントされたコンタクトを介し
て接続することもできるし（第２の実施例）、あるいは
マスクされたエッチングにより形成されるコンタクトを
介して接続することもできる（第１、第３、第４の実施
例）。
ン領域を第１のコンデンサプレートと、マスクされたエ
ッチングにより形成されるコンタクトを介して接続する
こともできるし（第１、第３、第４の実施例）、あるい
はコンタクトなしで接続することもできる（第５の実施
例）。また、第１、第３、第４の実施例による第１のソ
ース／ドレイン領域を第１のコンデンサプレートと、セ
ルフアライメントされたコンタクトを介して接続するこ
ともできるし（第２の実施例）、あるいはコンタクトな
しで接続することもできる（第５の実施例）。さらに第
５の実施例による第１のソース／ドレイン領域をビット
ラインと、セルフアライメントされたコンタクトを介し
て接続することもできるし（第２の実施例）、あるいは
マスクされたエッチングにより形成されるコンタクトを
介して接続することもできる（第１、第３、第４の実施
例）。
【図１】チャネル領域のための層を有しソース／ドレイ
ン領域のための層の形成された第１の基板の断面図であ
る。
ン領域のための層の形成された第１の基板の断面図であ
る。
【図２】図１による断面図にトレンチ、ビットラインお
よび第１の絶縁構造体が形成された後の様子を示す図で
ある。
よび第１の絶縁構造体が形成された後の様子を示す図で
ある。
【図３】図２の断面に対し垂直な断面図を示す図であ
り、この場合、第１の補助層、第２の補助層、第３の補
助層、第２のトレンチ、第１のソース／ドレイン領域、
チャネル領域、第２のスペーサならびに第２のソース／
ドレイン領域がすでに形成されている。
り、この場合、第１の補助層、第２の補助層、第３の補
助層、第２のトレンチ、第１のソース／ドレイン領域、
チャネル領域、第２のスペーサならびに第２のソース／
ドレイン領域がすでに形成されている。
【図４】図３から複数のステップを経た後の断面図であ
る。
る。
【図５】第１の拡散領域、底部構造体およびチャネルス
トップ領域が形成された後の断面図である。
トップ領域が形成された後の断面図である。
【図６】図５から複数のステップを経た後の断面図であ
る。
る。
【図７】第１の基板の平面図であり、チャネルストップ
領域形成に用いられる第１および第２のホトレジストマ
スクと第１および第２のトレンチを示す図である。
領域形成に用いられる第１および第２のホトレジストマ
スクと第１および第２のトレンチを示す図である。
【図８】ゲート誘電体、ワードライン、ゲート電極、第
２の絶縁構造体、コンタクト、第１のコンデンサプレー
ト、コンデンサ誘電体、ならびに第２のコンデンサプレ
ートが形成された後の様子を示す断面図である。
２の絶縁構造体、コンタクト、第１のコンデンサプレー
ト、コンデンサ誘電体、ならびに第２のコンデンサプレ
ートが形成された後の様子を示す断面図である。
【図９】第２の基板の断面図であり、チャネル領域のた
めの層、ソース／ドレイン領域のための層、第１のマス
ク、第１のトレンチ、ビットラインおよび第２の拡散領
域が形成された後の様子を示す図である。
めの層、ソース／ドレイン領域のための層、第１のマス
ク、第１のトレンチ、ビットラインおよび第２の拡散領
域が形成された後の様子を示す図である。
【図１０】図９の断面に対し垂直な断面図であり、第２
のトレンチ、第２のソース／ドレイン領域、第１の拡散
領域、底部構造体、チャネルストップ領域、ゲート誘電
体、ワードライン、ゲート電極、第２の絶縁構造体、コ
ンタクト、第１のコンデンサプレート、コンデンサ誘電
体、ならびに第２のコンデンサプレートが形成された後
の様子を示す図である。
のトレンチ、第２のソース／ドレイン領域、第１の拡散
領域、底部構造体、チャネルストップ領域、ゲート誘電
体、ワードライン、ゲート電極、第２の絶縁構造体、コ
ンタクト、第１のコンデンサプレート、コンデンサ誘電
体、ならびに第２のコンデンサプレートが形成された後
の様子を示す図である。
【図１１】第３の基板の断面図であり、チャネル領域の
ための層、ソース／ドレイン領域のための層、第１のマ
スク、第１のトレンチ、第３の絶縁構造体、ならびにビ
ットラインが形成された後の様子を示す図である。
ための層、ソース／ドレイン領域のための層、第１のマ
スク、第１のトレンチ、第３の絶縁構造体、ならびにビ
ットラインが形成された後の様子を示す図である。
【図１２】図１１の断面に対し垂直な断面図であり、絶
縁構造体、第１の補助層、第２の補助層、第４の補助
層、第５の補助層、第３の補助層、第２のトレンチ、第
２のスペーサ、ならびに第２のソース／ドレイン領域が
形成され、第２のトレンチが部分的にいくらか深くエッ
チングされた後の様子を示す図である。
縁構造体、第１の補助層、第２の補助層、第４の補助
層、第５の補助層、第３の補助層、第２のトレンチ、第
２のスペーサ、ならびに第２のソース／ドレイン領域が
形成され、第２のトレンチが部分的にいくらか深くエッ
チングされた後の様子を示す図である。
【図１３】図１２から複数のステップを経た後の様子を
示す断面図である。
示す断面図である。
【図１４】導電性構造体の一部分としてポリシリコンか
ら成る構造体と第１の拡散領域が形成された後の図１２
による断面の様子を示す図である。
ら成る構造体と第１の拡散領域が形成された後の図１２
による断面の様子を示す図である。
【図１５】図１４から複数のステップを経た後の様子を
示す断面図である。
示す断面図である。
【図１６】底部構造体、ゲート誘電体、ワードライン、
ゲート電極、第２の絶縁構造体、コンタクト、第１のコ
ンデンサプレート、コンデンサ誘電体、ならびに第２の
コンデンサプレートが形成された後の図１４の断面の様
子を示す図である。
ゲート電極、第２の絶縁構造体、コンタクト、第１のコ
ンデンサプレート、コンデンサ誘電体、ならびに第２の
コンデンサプレートが形成された後の図１４の断面の様
子を示す図である。
【図１７】図１６から複数のステップを経た後の断面の
様子を示す図である。
様子を示す図である。
【図１８】第４の基板の断面図であり、ビットラインの
ための層、チャネル領域のための層、およびソース／ド
レイン領域のための層が形成された後の様子を示す図で
ある。
ための層、チャネル領域のための層、およびソース／ド
レイン領域のための層が形成された後の様子を示す図で
ある。
【図１９】第１のトレンチ、第１の絶縁構造体、第３の
補助層ならびに第２のトレンチが形成された後の図１８
の断面の様子を示す図である。
補助層ならびに第２のトレンチが形成された後の図１８
の断面の様子を示す図である。
【図２０】図１９の断面に対し垂直方向の第１の基板の
断面図であり、図１９から複数のステップを経た後の様
子を第２のトレンチの沿って示す断面図である。
断面図であり、図１９から複数のステップを経た後の様
子を第２のトレンチの沿って示す断面図である。
【図２１】チャネルストップ領域、ゲート誘電体、ワー
ドライン、ゲート電極、第２の絶縁構造体、コンタク
ト、第１のコンデンサプレート、コンデンサ誘電体、な
らびに第２のコンデンサプレートが形成された後の図１
９の断面の様子を示す図である。
ドライン、ゲート電極、第２の絶縁構造体、コンタク
ト、第１のコンデンサプレート、コンデンサ誘電体、な
らびに第２のコンデンサプレートが形成された後の図１
９の断面の様子を示す図である。
【図２２】図２１から複数のステップを経た後の断面の
様子を示す図である。
様子を示す図である。
【図２３】第５の基板の断面図であり、チャネル領域と
ドープ領域ための層が形成された後の様子を示す図であ
る。
ドープ領域ための層が形成された後の様子を示す図であ
る。
【図２４】第４の補助層、第２のトレンチ、チャネルス
トップ領域、第１のソース／ドレイン領域、コンデンサ
誘電体、ならびにメモリノードが形成された後の図２３
の断面の様子を示す図である
トップ領域、第１のソース／ドレイン領域、コンデンサ
誘電体、ならびにメモリノードが形成された後の図２３
の断面の様子を示す図である
【図２５】接続ライン、ゲート誘電体、第２の絶縁構造
体、ワードライン、ゲート電極、ならびにビットライン
が形成された後の図２４の断面を示す図である。
体、ワードライン、ゲート電極、ならびにビットライン
が形成された後の図２４の断面を示す図である。
１ａ〜１ｅ 基板 Ｏａ〜Ｏｅ 基板表面 ＳＳａ〜ＳＳｅ ｎ形ドープ層 ＳＫａ〜ＳＫｅ ｐ形ドープ層 Ｇ１ａ〜Ｇ１ｅ 第１のトレンチ Ｇ２ａ〜Ｇ２ｅ 第２のトレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルムート クローゼ アメリカ合衆国 ニューヨーク フェアウ ェイ ポウキープシー 18
Claims (29)
- 【請求項１】 ＤＲＡＭセルアレイにおいて、 バーティカルＭＯＳトランジスタとして構成されたそれ
ぞれ１つの選択トランジスタとメモリコンデンサとを有
するメモリセルと、 互いに対向する２つのエッジを有する半導体構造体が設
けられており、 該半導体構造体は、前記選択トランジスタにおける２つ
のソース／ドレイン領域のうち少なくとも一方のソース
／ドレイン領域（Ｓ／Ｄ１ａ）と、その下におかれたチ
ャネル領域（Ｋａａ）とを有しており、 前記ソース／ドレイン領域（Ｓ／Ｄ１ａ）は半導体構造
体の２つのエッジに接しており、 前記チャネル領域（Ｋａａ）は、半導体構造体の２つの
エッジのうちゲート誘電体（Ｇｄａ）が隣接している方
のエッジに接しており、 該ゲート誘電体（Ｇｄａ）には、第１のワードライン
（Ｗｌａ）と接続されたゲート電極（Ｇａａ）が隣接し
ており、 前記半導体構造体における２つのエッジのうち他方のエ
ッジには、前記選択トランジスタのチャネル領域（Ｋａ
ａ）の高さのところに、チャネル形成を阻止するエレメ
ントが配置されており、 チャネル形成を阻止する該エレメントの隣りにおいて前
記半導体構造体の外に第２のワードライン（Ｗｌａ）が
配置されており、 前記ソース／ドレイン領域のうち第１のソース／ドレイ
ン領域（Ｓ／Ｄ１ａ）は、メモリコンデンサと接続され
ており、 前記ソース／ドレイン領域のうち第２のソース／ドレイ
ン領域（Ｓ／Ｄ２ａ）は、ワードライン（Ｗｌａ）と交
差する方向で延在するビットライン（Ｂｌａ）と接続さ
れていることを特徴とする、 ＤＲＡＭセルアレイ。 - 【請求項２】 チャネル形成を阻止するエレメントはチ
ャネルストップ領域（Ｃａ）である、請求項１記載のＤ
ＲＡＭセルアレイ。 - 【請求項３】 第２のソース／ドレイン領域（Ｓ／Ｄ２
ｅ）は、基板（１ｅ）の表面（Ｏｅ）に対し垂直に延び
る軸（Ａ）に関して、第１のソース／ドレイン領域（Ｓ
／Ｄ１ｅ）の上方に配置されており、 メモリコンデンサは基板（１ｅ）内に配置されている、 請求項１または２記載のＤＲＡＭセルアレイ。 - 【請求項４】 第１のソース／ドレイン領域（Ｓ／Ｄ１
ｄ）は、基板（１ｄ）の表面（Ｏｄ）に対し垂直に延び
る軸（Ａ）に関して、第２のソース／ドレイン領域（Ｓ
／Ｄ２ｄ）の上方に配置されており、 該第２のソース／ドレイン領域（Ｓ／Ｄ２ｄ）はビット
ライン（Ｂｌｄ）の一部分であり、 隣り合うビットライン（Ｂｌｄ）は第１の絶縁構造体
（Ｉ１ｄ）により互いに分離されている、 請求項１または２記載のＤＲＡＭセルアレイ。 - 【請求項５】 ビットラインは、基板（１ａ）の表面
（Ｏａ）に対し垂直に延在する軸（Ａ）に関して、第２
のソース／ドレイン領域（Ｓ／Ｄ２ａ）の下方で横方向
に配置されており、 該ビットライン（Ｂｌａ）は、導電性構造体を介して第
２のソース／ドレイン領域（Ｓ／Ｄ２ａ）と接続されて
おり、 第２のソース／ドレイン領域（Ｓ／Ｄ２ａ）の上にチャ
ネル領域（Ｋａａ）が配置されており、該チャネル領域
（Ｋａａ）の上に第１のソース／ドレイン領域（Ｓ／Ｄ
１ａ）が配置されている、 請求項１または２記載のＤＲＡＭセルアレイ。 - 【請求項６】 第２の拡散領域（Ｄ２ｂ）によりビット
ライン（Ｂｌｂ）が取り囲まれており、 基板（１ｂ）は第１の導電形でドープされており、 該第１の導電形とは逆の第２の導電形で前記第２の拡散
領域（Ｄ２ｂ）がドープされており、 導電性構造体により第１の拡散領域が取り囲まれてい
る、 請求項５記載のＤＲＡＭセルアレイ。 - 【請求項７】 ビットライン（Ｂｌｃ）は、第３の絶縁
構造体（Ｉ３ｃ）により基板（１ｃ）から電気的に絶縁
されており、 導電性構造体（Ｌｃ）により、ドープされたポリシリコ
ンと第１の拡散領域（Ｄ１ｃ）が取り囲まれている、 請求項５記載のＤＲＡＭセルアレイ。 - 【請求項８】 ビットライン（Ｂｌａ）は第２の導電形
でドープされた領域として、該第２の導電形とは逆の第
１の導電形でドープされた基板（１ａ）内に配置されて
おり、 導電性構造体により第１の拡散領域（Ｄ１ａ）が取り囲
まれている、請求項５記載のＤＲＡＭセルアレイ。 - 【請求項９】 折り返しビットライン（Ｂｌａ）が設け
られており、 ワードライン（Ｗｌａ）とビットライン（Ｂｌａ）は実
質的に直線的に延在しており、 第２のトレンチ（Ｇ２ａ）に沿って前記ワードライン
（Ｗｌａ）のそれぞれ２つが延びており、 ワードライン（Ｗｌａ）の１つに沿って隣り合うメモリ
セルの各半導体構造体における第１のエッジは、第２の
トレンチ（Ｇ２ａ）の１つにおける第１のエッジ（２Ｆ
１ａ）と一致しており、 ワードライン（Ｗｌａ）に沿って隣り合うメモリセルの
各半導体構造体における第２のエッジは、隣り合う第２
のトレンチ（Ｇ２ａ）における第２のエッジ（２Ｆ２
ａ）と一致しており、 ワードライン（Ｗｌａ）に沿って互いに隣り合うメモリ
セルにおいてチャネル形成を阻止するエレメントは、第
２のトレンチ（Ｇ２ａ）における第１のエッジ（２Ｆ１
ａ）のところと、隣り合う第２のトレンチ（Ｇ２ａ）に
おける第２のエッジ（２Ｆ２ａ）のところに、交互に配
置されており、 ワードライン（Ｗｌａ）に沿って隣り合うメモリセルの
うち１つおきのメモリセルにおける選択トランジスタの
ゲート電極（Ｇａａ）が、ワードライン（Ｗｌａ）と接
続されており、 該ゲート電極（Ｇａａ）はワードライン（Ｗｌａ）の一
部分である、 請求項１〜８のいずれか１項記載のＤＲＡＭセルアレ
イ。 - 【請求項１０】 ビットライン（Ｂｌａ）に沿って隣り
合うメモリセルにおいてチャネル形成を阻止するエレメ
ントは、第２のトレンチ（Ｇ２ａ）における第１のエッ
ジ（２Ｆ１ａ）にすべて配置されているか、または第２
のエッジ（２Ｆ２ａ）にすべて配置されている、請求項
９記載のＤＲＡＭセルアレイ。 - 【請求項１１】 ワードライン（Ｗｌｄ）とビットライ
ン（Ｂｌｄ）は実質的に直線的に延在しており、 第２のトレンチ（Ｇ２ｄ）に沿ってそれぞれ１つのワー
ドライン（Ｗｌｄ）が延びており、 １つのワードライン（Ｗｌｄ）に沿って隣り合うメモリ
セルにおける各半導体構造体の第１のエッジは、第２の
トレンチ（Ｇ２ｄ）の第１のエッジと一致しており、 ワードライン（Ｗｌｄ）に沿って隣り合うメモリセルに
おける各半導体構造体の第２のエッジは、別の第２のト
レンチ（Ｇ２ｄ）における第２のエッジ（２Ｆ２ｄ）と
一致しており、 ビットライン（Ｂｌｄ）に沿って隣り合うメモリセルに
おいてチャネル形成を阻止するエレメントは、第２のト
レンチ（Ｇ２ｄ）における第１のエッジにすべて配置さ
れているか、または第２のエッジ（２Ｆ２ｄ）にすべて
配置されており、 ワードライン（Ｗｌｄ）に沿って隣り合うメモリセルに
おける各選択トランジスタのゲート電極（Ｇａｄ）は、
ワードライン（Ｗｌｄ）と接続されており、 該ゲート電極（Ｇａｄ）はワードライン（Ｗｌｄ）の一
部分である、 請求項１〜８のいずれか１項記載のＤＲＡＭセルアレ
イ。 - 【請求項１２】 メモリセルにおいてチャネル形成を阻
止するエレメントは、第２のトレンチ（Ｇ２ｄ）におけ
る第１のエッジにすべて配置されているか、または第２
のトレンチ（Ｇ２ｄ）における第２のエッジ（２Ｆ２
ｄ）にすべて配置されている、請求項１１記載のＤＲＡ
Ｍセルアレイ。 - 【請求項１３】 ＤＲＡＭセルアレイの製造方法におい
て、 互いに平行に延在する第２のトレンチ（Ｇ２ａ）を基板
（１ａ）に形成して、それら第２のトレンチ（Ｇ２ａ）
の２つの間に、バーティカル選択トランジスタにおける
２つのソース／ドレイン領域のうち少なくとも一方のソ
ース／ドレイン領域（Ｓ／Ｄ１ａ）と、その下に配置さ
れたチャネル領域（Ｋａａ）とを有する半導体構造体を
生じさせ、前記ソース／ドレイン領域（Ｓ／Ｄ１ａ）
は、第２のトレンチ（Ｇ２ａ）により形成される半導体
構造体の対向する２つのエッジに隣接し、 該半導体構造体において、その２つのエッジのうち一方
をマスクし、２つのエッジのうち他方を斜めにイオン注
入することで、チャネル領域（Ｋａａ）の高さのところ
にチャネルストップ領域（Ｃａ）を形成し、 該半導体構造体の２つのエッジにゲート誘電体（Ｇｄ
ａ）を設け、 前記第２のトレンチ（Ｇ２ａ）にワードライン（Ｗｌ
ａ）を形成し、 ２つのソース／ドレイン領域のうち第１のソース／ドレ
イン領域（Ｓ／Ｄ１ａ）と接続されるメモリコンデンサ
を形成し、 ワードライン（Ｗｌａ）と交差して延在するビットライ
ン（Ｂｌａ）を形成し、該ビットラインを２つのソース
／ドレイン領域のうち第２のソース／ドレイン領域（Ｓ
／Ｄ２ａ）と接続することを特徴とする、 ＤＲＡＭセルアレイの製造方法。 - 【請求項１４】 ワードライン（Ｗｌａ）の形成におい
て、第２のトレンチ（Ｇ２ａ）の形成後に導電性材料を
析出し、前記第２のトレンチ（Ｇ２ａ）内にそれぞれ２
つのワードライン（Ｗｌａ）がスペーサのかたちで形成
されるまでエッチバックし、 ワードライン（Ｗｌａ）の１つに沿って隣り合う各メモ
リセルのチャネルストップ領域（Ｃａ）を、ワードライ
ン（Ｗｌａ）が配置されている第２のトレンチ（Ｇ２
ａ）における第１のエッジ（２Ｆ１ａ）と、第２のトレ
ンチ（Ｇ２ａ）のうち隣り合うトレンチにおける第２の
エッジ（２Ｆ２ａ）とに、交互に隣接させて形成する、 請求項１３記載の方法。 - 【請求項１５】 ワードライン（Ｗｌａ）の形成におい
て、第２のトレンチ（Ｇ２ｄ）に導電性材料を充填し、 ビットライン（Ｂｌｄ）に沿って隣り合うメモリセルに
おけるチャネルストップ領域（Ｃａ）を、第２のトレン
チ（Ｇ２ｄ）における第１のエッジにすべて隣接させる
か、または第２のエッジ（２Ｆ２ｄ）にすべて隣接させ
て形成する、 請求項１３記載の方法。 - 【請求項１６】 下にチャネル領域（Ｋａｂ）の配置さ
れたソース／ドレイン領域（Ｓ／Ｄ１ｂ）の上に、絶縁
材料から成る第１の補助層（Ｈ１ｂ）を形成し、第２の
補助層（Ｈ２ｂ）を半導体材料から形成し、 ソース／ドレイン領域（Ｓ／Ｄ１ｂ）に対するコンタク
ト（Ｋｂ）のセルフアライメントによる形成において、
ワードライン（Ｗｌｂ）の形成後、 ａ）絶縁材料を析出し、第２の補助層（Ｈ２ｂ）が露出
するまで平坦化することによって第２の絶縁構造体（Ｉ
２ｂ）を形成し、 ｂ）半導体材料を絶縁材料に対し選択的にエッチングす
ることによって第２の補助層（Ｈ２ｂ）を形成し、 ｃ）第１の補助層（Ｈ１ｂ）が除去され、第１のソース
／ドレイン領域（Ｓ／Ｄ１ｂ）または第２のソース／ド
レイン領域（Ｓ／Ｄ２ｅ）が露出するまで、絶縁材料を
エッチングし、ｄ）導電性材料を析出してエッチング
し、これによってコンタクト（ｋｂ）を生じさせる、 請求項１３〜１５のいずれか１項記載の方法。 - 【請求項１７】 チャネル領域（Ｋａｅ）のための層
（Ｓｋｅ）に、第２のソース／ドレイン領域（Ｓ／Ｄ２
ｅ）のための互いに平行に延在するストライプ状の領域
（Ｇｅ）を形成し、 第２のソース／ドレイン領域（Ｓ／Ｄ２ｅ）の上方また
は第２の補助層（Ｈ２ｅ）の上方に、絶縁材料から成る
第４の補助層（Ｈ４ｅ）と、半導体材料から成る第５の
補助層（Ｈ５ｅ）と、絶縁材料から成る第３の補助層
（Ｈ３ｅ）を形成し、 第２のトレンチ（Ｇ２ｅ）を形成するため、少なくとも
第３の補助層（Ｈ３ｅ）と第４の補助層（Ｈ４ｅ）と第
５の補助層（Ｈ５ｅ）を構造化し、 半導体材料をエッチングすることで第２のトレンチ（Ｇ
２ｅ）を形成し、ここで第３の補助層（Ｈ３ｅ）はマス
クとしてはたらき、 次に第３の補助層（Ｈ３ｅ）を除去し、 チャネルストップ領域（Ｃｅ）の形成後、絶縁材料を析
出し、第５の補助層（Ｈ５ｅ）が露出するまで平坦化
し、 第２のソース／ドレイン領域（Ｓ／Ｄ２ｅ）のための領
域（Ｇｅ）を覆わないマスクを用いることで絶縁材料を
部分的に除去し、ここで第５の補助層（Ｈ５ｅ）により
第４の補助層（Ｈ４ｅ）が保護され、 第２のトレンチ（Ｇ２ｅ）の底部に接して、イオン注入
とアニーリングにより第１のソース／ドレイン領域（Ｓ
／Ｄ１ｅ）を形成し、 半導体材料のエッチングによりコンデンサのメモリノー
ド（Ｓｐ）を形成し、コンデンサ誘電体（Ｋｄｅ）を形
成し、続いて導電性材料を析出し、メモリノードの高さ
が第１のソース／ドレイン領域（Ｓ／Ｄ１）の範囲に位
置するまで該導電性材料をエッチングし、これによって
第５の補助層（Ｈ５ｅ）を除去し、第４の補助層（Ｈ４
ｅ）により第２のソース／ドレイン領域（Ｓ／Ｄ２ｅ）
または第２の補助層（Ｈ２ｅ）が保護され、 次にコンデンサ誘電体（Ｋｄｅ）を部分的に除去し、導
電性材料を析出し、メモリノード（Ｓｐ）が第１のソー
ス／ドレイン領域（Ｓ／Ｄ１ｅ）のそれぞれ１つと接続
されるよう、該導電性材料をエッチバックし、 次にゲート誘電体（Ｇｄｅ）を形成し、 続いてワードライン（Ｗｌｅ）を形成する、 請求項１３または１６記載の方法。 - 【請求項１８】 第１のソース／ドレイン領域（Ｓ／Ｄ
１ａ）を、基板（１ａ）の表面（Ｏａ）に対し垂直に延
びる軸（Ａ）に関して、第２のソース／ドレイン領域
（Ｓ／Ｄ２ａ）の上方に形成し、 互いに平行に延在する第１のトレンチ（Ｇ１ａ）を形成
し、 第１のトレンチ（Ｇ１ａ）を該第１のトレンチ（Ｇ１
ａ）の上辺まで少なくとも部分的に、ビットライン（Ｂ
ｌａ）と接する絶縁材料で充填し、 マスクを用いて絶縁材料と半導体材料をエッチングする
ことによって、前記第１のトレンチ（Ｇ１ａ）と交差す
る方向で該第１のトレンチよりも部分的にフラットな第
２のトレンチ（Ｇ２ａ）を形成し、 前記絶縁材料から第１の絶縁構造体（Ｉ１ａ）を生じさ
せ、該絶縁構造体により、前記第２のトレンチ（Ｇ２
ａ）に沿って隣り合うメモリセルを互いに分離する、請
求項１３〜１７のいずれか１項記載の方法。 - 【請求項１９】 少なくとも第２のトレンチ（Ｇ２ａ）
を満たす材料を析出し、該材料を、前記軸（Ａ）に関し
て第２のトレンチ（Ｇ２ａ）の本来の最も深い深さより
もさらに深い深さまでエッチングすることによって、第
２のトレンチ（Ｇ２ａ）に平坦な底部を成す底部構造体
（Ｂａ）を形成する、請求項１８記載の方法。 - 【請求項２０】 第１の絶縁構造体（Ｉ１ａ）を第２の
ソース／ドレイン領域（Ｓ／Ｄ２ａ）の上に形成した
後、絶縁材料から成る第１の補助層（Ｈ１ａ）を形成し
て構造化し、 ワードライン（Ｗｌａ）を部分的に第１の補助層（Ｈ１
ａ）に隣接させて形成する、 請求項１８または１９記載の方法。 - 【請求項２１】 第１の絶縁構造体（Ｉ１ａ）を第２の
ソース／ドレイン領域（Ｓ／Ｄ２ａ）または第１の補助
層（Ｈ１ａ）の上に形成した後、第２の補助層（Ｈ２
ａ）およびその上に第３の補助層（Ｈ３ａ）を形成し、 第２のトレンチ（Ｇ２ａ）を形成するため、第２の補助
層（Ｈ２ａ）と第３の補助層（Ｈ３ａ）を構造化し、 半導体材料のエッチングにより第２のトレンチ（Ｇ２
ａ）を形成し、ここで第３の補助層（Ｈ３ａ）は第１の
マスクとしてはたらき、 第２のトレンチ（Ｇ２ａ）の底部構造体（Ｂａ）の形成
にあたり、第２の補助層（Ｈ２ａ）は第２のマスクとし
てはたらく、 請求項１９または２０記載の方法。 - 【請求項２２】 第１のソース／ドレイン領域（Ｓ／Ｄ
１ｄ）を、基板（１ｄ）の表面（Ｏｄ）に対し垂直に延
びる軸（Ａ）に関し、第２のソース／ドレイン領域（Ｓ
／Ｄ２ｄ）の上方に形成し、 第２のソース／ドレイン領域（Ｓ／Ｄ２ｄ）をビットラ
イン（Ｂｌｄ）の一部分として形成し、 隣り合う各ビットライン（Ｂｌｄ）を互いに電気的に絶
縁する第１の絶縁構造体（Ｉ１ｄ）を形成する、 請求項１３〜１６または１８のいずれか１項記載の方
法。 - 【請求項２３】 ビットライン（Ｂｌｄ）のための層
（ＳＢｄ）を形成し、その上にチャネル領域（Ｋａｄ）
のための層（ＳＫｄ）を、さらにその上に第１のソース
／ドレイン領域（Ｓ／Ｄ１ｄ）のための層（ＳＳｄ）を
形成し、 ビットライン（Ｂｌｄ）のための層（ＳＢｄ）が分断さ
れるよう第１のトレンチ（Ｇ１ｄ）を形成し、これによ
りビットライン（Ｂｌｄ）と第２のソース／ドレイン領
域（Ｓ／Ｄ２ｄ）はビットライン（Ｂｌｄ）の一部分と
して生じ、 第１のトレンチ（Ｇ１ｄ）を絶縁材料で充填することに
よって、ビットライン（Ｂｌｄ）を互いに電気的に絶縁
する第１の絶縁構造体（Ｉ１ｄ）を形成し、 第２のトレンチ（Ｇ２ｄ）を、ビットライン（Ｂｌｄ）
のための層（ＳＢｄ）を分断することなく該層（ＳＢ
ｄ）の中まで達するように形成し、これにより第１のソ
ース／ドレイン領域（Ｓ／Ｄ１ｄ）、チャネル領域（Ｋ
ａｄ）、およびビットライン（Ｂｌｄ）の一部分として
第２のソース／ドレイン領域（Ｓ／Ｄ２ｄ）が生じる、 請求項１８または２２記載の方法。 - 【請求項２４】 ビットライン（Ｂｌａ）を、半導体材
料を含む基板（１ａ）の表面（Ｏａ）に対し垂直に延在
する軸（Ａ）に関して、選択トランジスタの第２のソー
ス／ドレイン領域（Ｓ／Ｄ２ａ）の下方で横方向に形成
し、 ビットライン（Ｂｌａ）を第２のソース／ドレイン領域
（Ｓ／Ｄ２ａ）と接続する導電性材料（Ｌ１ａ）を形成
し、 第２のソース／ドレイン領域（Ｓ／Ｄ２ａ）の上に選択
トランジスタのチャネル領域（Ｋａａ）を形成し、該チ
ャネル領域（Ｋａａ）の上に選択トランジスタの第１の
ソース／ドレイン領域（Ｓ／Ｄ１ａ）を形成する、 請求項１３〜１６または１８〜２１のいずれか１項記載
の方法。 - 【請求項２５】 ビットライン（Ｂｌａ）を第１のトレ
ンチ（Ｇ１ａ）に沿って形成し、 第１の絶縁構造体（Ｉ１ａ）をビットライン（Ｂｌａ）
を介して形成する、 請求項１８または２４記載の方法。 - 【請求項２６】 ビットライン（Ｂｌｂ）を形成するた
め、第１のトレンチ（Ｇ１ｂ）を第２の導電形でドープ
されたポリシリコンで部分的に満たし、 アニーリングにより、ドープされたポリシリコンからド
ーパントを周囲へ拡散させ、これによりビットライン
（Ｂｌｂ）を基板（１ｂ）から分離する第２の拡散領域
（Ｄ２ｂ）が生じ、 基板（１ｂ）を前記第２の導電形とは逆の第１の導電形
でドープし、 第２のトレンチ（Ｇ２ｂ）の底部に隣接させて、イオン
注入とアニーリングにより第２のソース／ドレイン領域
（Ｓ／Ｄ２ｂ）を形成し、 第１のトレンチ（Ｇ１ｂ）が第２のトレンチ（Ｇ２ｂ）
と重なり合っている領域において絶縁材料を除去するこ
とによって導電性構造体を形成し、これによりビットラ
インを部分的に露出させ、第２のトレンチ（Ｇ２ｂ）内
で斜めにイオン注入を行うことで第１の拡散領域を形成
する、 請求項２５記載の方法。 - 【請求項２７】 ビットライン（Ｂｌｃ）を基板（１
ｃ）から分離するため、第１のトレンチの側面に第３の
絶縁構造体（Ｉ３ｃ）を設け、 次にビットライン（Ｂｌｃ）を形成するため、第１のト
レンチ（Ｇ１ｃ）を部分的に導電性材料で満たし、 第２のトレンチ（Ｇ２ｃ）の底部に隣接させて、イオン
注入およびアニーリングにより第２の導電形でドープさ
れた第２のソース／ドレイン領域（Ｓ／Ｄ２ｃ）を形成
し、 ドープされたポリシリコンおよび第１の拡散領域（Ｄ１
ｃ）を取り囲む導電性材料（Ｌ）の形成において、 ａ）第１のトレンチ（Ｇ１ｃ）と部分的にオーバラップ
し部分的にオーバラップしていない第２のトレンチの領
域における絶縁材料を除去し、これによってビットライ
ンを部分的の露出させ、 ｂ）第２の導電形でドープされたポリシリコンを析出し
てエッチバックし、 ｃ）アニーリングにより、ドープされたポリシリコンの
ドーパントを周囲に拡散させ、これによりドープされた
ポリシリコンを基板（１ｃ）から分離する第１の拡散領
域（Ｄ１ｃ）を生じさせる、 請求項２５記載の方法。 - 【請求項２８】 基板（１ａ）を第１の導電形でドープ
し、 第１の導電形とは逆の第２の導電形でドープされたビッ
トライン（Ｂｌａ）を、イオン注入およびアニーリング
により第１のトレンチ（Ｇ１ａ）の底部に隣接させて形
成し、 第２のトレンチ（Ｇ２ａ）の底部に隣接させて、イオン
注入およびアニーリングにより第２のソース／ドレイン
領域（Ｓ／Ｄ２ａ）を形成し、 導電性構造体の形成において、第１のトレンチ（Ｇ１
ａ）と第２のトレンチ（Ｇ２ａ）とが重なり合う領域に
おける絶縁材料を除去し、これによりビットライン（Ｂ
ｌａ）を部分的に露出させ、第２のトレンチ（Ｇ２ａ）
内での傾斜イオン注入により第１の拡散領域（Ｄ１ａ）
を形成する、 請求項２５記載の方法。 - 【請求項２９】 第２のトレンチ（Ｇ２ａ）の底部に隣
接させて、第２のソース／ドレイン領域（Ｓ／Ｄ２ａ）
をイオン注入およびアニーリングにより形成し、 第２のソース／ドレイン領域（Ｓ／Ｄ２ａ）のイオン注
入後、導電性構造体を形成する前に半導体材料をエッチ
ングし、これにより第２のトレンチ（Ｇ２ａ）を部分的
に深くし、ただしビットライン（Ｂｌａ）よりも常に高
く保持し、 導電性構造体の形成後、第２のトレンチ（Ｇ２ａ）の底
部構造体（Ｂａ）を形成する、 請求項２５〜２８のいずれか１項記載の方法。
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