KR19990023922A - Ｄｒａｍ-셀 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM-셀 장치 및 그 제조 방법에 관한 것이다. 소오스/드레인 구역(S/D1a) 및 그 아래 배치된 수직 선택 트랜지스터의 채널 구역(Kaa)을 포함하고 트렌치 사이에 배치될 수 있는 반도체 구조물의 서로 마주 놓인 2개의 측면 중 하나에 채널 형성을 방지하는 소자가 채널 구역(Kaa)의 높이로 배치된다. 소오스/드레인 구역 및 하나의 워드 라인(W1a)이 2개의 측면에 인접한다. 폴디드 비트 라인(B1a)에 있어 각각 2개의 워드 라인(W1a)이 트렌치(G2a)내에 형성될 수 있다. 이 경우, 트렌치(G2a) 중 하나를 따라 인접한 반도체 구조물의 소자가 트렌치(G2a)의 한 측면에 그리고 인접한 트렌치(G2a)의 한 측면에 교대로 배치된다. 메모리 커패시터는 기판(1a)의 상부에 배치되거나 기판(1a)내에 매립될 수 있다. 선택 트랜지스터와 비트 라인(B1a)의 접속은 여러 가지 방식으로 이루어질 수 있다.
Description
본 발명은 DRAM-셀 장치 및 그 제조 방법에 관한 것이다.
DRAM-셀 장치, 즉 다이내믹, 랜덤 액세스 메모리 셀 장치에는 소위 단일 트랜지스터-메모리 셀이 거의 독점적으로 사용된다. 단일 트랜지스터-메모리 셀은 선택 트랜지스터 및 메모리 커패시터를 포함한다. 메모리 커패시터에는 논리 값 0 또는 1을 나타내는 전기 전하의 형태로 정보가 저장된다. 워드 라인을 통한 선택 트랜지스터의 트리거에 의해, 상기 정보가 비트 라인을 통해 독출될 수 있다.
메모리 세대 마다 메모리 밀도가 증가하기 때문에, 단일 트랜지스터-메모리 셀에 필요한 면적이 세대 마다 감소되어야 한다. 구조물 크기의 감소는 각각의 기술로 제조 가능한 최소 구조물 크기(F)에 의해 제한되기 때문에, 이것은 단일 트랜지스터-메모리 셀의 변경과 관련된다. 1MBit 세대까지는 선택 트랜지스터 및 메모리 커패시터가 플레이너 소자로 구현되었다. 4MBit 메모리 세대 이후에는 부가의 면적 감소가 선택 트랜지스터 및 메모리 커패시터의 3차원 배치에 의해 이루어져야 했다.
하나의 방법은 메모리 커패시터를 플레이너로 구현하지 않고 트렌치내에 구현하는 것이다(참고: 예컨대 K. Yamada 등 저, A deep trenched Capacitor Technology for 4 MBit DRAMs, Proc. Intern. Electronic Dvices and Materials IEDM 85, 페이지 702).
다른 방법은 예컨대 US 특허 제 5 376 575호에 공지된 바와 같이 수직 MOS-트랜지스터를 사용하는 것이다.
독일 특허 출원 제 196 20 625.1호에는 선택 트랜지스터가 메모리 커패시터의 상부에서 수직 MOS-트랜지스터로 형성되는 DRAM-셀 장치가 공지되어 있다. 이것을 위해, 제 1 트렌치 및 이것에 대해 횡으로 제 2 트렌치가 기판내에 형성된다. 메모리 커패시터는 각각 트렌치내에 배치된다. 제 2 트렌치 중 2개는 각각 하나의 절연 구조물에 의해 둘러싸인 트렌치 쌍을 형성한다. 각각의 트렌치 쌍의 제 2 트렌치 사이에는 반도체 아일랜드가 배치된다. 반도체 아일랜드의 제 1 공통 측면과 2개의 제 2 트렌치의 제 1 트렌치에는 제 1 게이트 전극을 가진 제 1 선택 트랜지스터가 그리고 반도체 아일랜드의 제 2 공통 측면 및 2개의 제 2 트렌치 중 제 2 트렌치에는 제 2 게이트 전극을 가진 제 2 트랜지스터가 배치된다. 메모리 커패시터의 메모리 노드는 반도체 아일랜드의 측면 중 하나에 인접한다. 폴디드 비트 라인을 형성하기 위해, 반도체 아일랜드가 인접한 제 1 트렌치를 따라 서로 변위되게 배치된다. 폴디드 비트 라인에서 선택 트랜지스터의 정보를 판독하기 위해서는 관련 비트 라인의 신호가 인접한 비트 라인의 신호와 비교된다. 선택 트랜지스터를 트리거시키는 워드 라인은 인접한 비트 라인에 접속된 선택 트랜지스터와 접속되지 않아도 된다. 이로 인해, 매우 긴밀하게 놓인 비트 라인상에서 동일한 장애가 거의 제거된다. 이것은 바람직한데, 그 이유는 비트 라인에서 평가되어야 하는 신호가 구조물 크기의 감소에 따라 점점 더 작아지기 때문이다.
독일 특허 제 195 19 160 C1호에는 DRAM-셀 장치가 공지되어 있는데, 상기 DRAM-셀 장치는 메모리 셀 마다 수직 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터의 제 1 소오스/드레인 구역은 메모리 커패시터의 메모리 노드에 접속되고, 상기 MOS 트랜지스터의 채널 구역은 게이트 전극에 의해 링형으로 둘러싸이며, 상기 MOS 트랜지스터의 제 2 소오스/드레인 구역은 매립된 비트 라인에 접속된다. 메모리 커패시터는 플레이너 커패시터 또는 스택 커패시터이다.
미국 특허 4 630 088호에는 메모리 셀의 커패시터가 메모리 셀의 선택 트랜지스터와 비트 라인 사이에 접속된, DRAM-셀 장치가 공지되어 있다. 스트립형 반도체 구조물의 2개의 서로 마주 놓인 측면 중 하나에는 하나의 워드 라인이 배치된다. 반도체 구조물은 선택 트랜지스터의 상부 및 하부 소오스/드레인 구역을 포함한다. 소오스/드레인 구역 사이에는 채널 구역이 배치된다. 상부 소오스/드레인 구역은 2개의 측면 중 하나에 인접한다. 상부 소오스/드레인 구역 옆에는 도핑된 구역이 배치된다. 상기 도핑된 구역은 채널 구역의 도전 타입과 동일한 도전 타입으로 도핑되지만 보다 높은 도펀트 농도를 갖는다. 도핑된 구역은 상부 소오스/드레인 구역이 인접한 반도체 구조물의 측면에 배치된 독출 트랜지스터가 워드 라인에 의해서만 트리거되게 한다.
미국 특허 제 5 214 603호에는 메모리 셀의 선택 트랜지스터가 메모리 셀의 커패시터와 비트 라인 사이에 접속된, DRAM-셀 장치가 공지되어 있다. 서로 평행한 트렌치의 측면에는 워드 라인이 배치된다. 반도체 구조물은 2개의 트렌치 사이에 배치되고, 2개의 선택 트랜지스터에 대해 공통인 소오스/드레인 구역 및 선택 트랜지스터의 2개의 하부 소오스/드레인 구역을 포함한다. 상부 및 하부 소오스/드레인 구역 사이에는 소오스/드레인 구역의 도전 타입과 반대인 도전 타입으로 도핑된 구역이 배치된다. 트렌치에 대해 평행하게 또는 수직으로 서로 인접한 반도체 구조물 사이에는 트렌치 사이에 배치된 절연 구조물이 배치된다.
본 발명의 목적은 메모리 셀로서 단일 트랜지스터-메모리 셀을 포함하고 특히 높은 패킹 밀도로 제조 가능한 DRAM-셀 장치를 제공하는 것이다. 본 발명의 또다른 목적은 상기 DRAM-셀 장치의 제조 방법을 제공하는 것이다.
도 1은 채널 구역용 층 및 소오스/드레인 구역용 층을 포함하는 제 1 기판의 횡단면도.
도 2는 제 1 트렌치, 비트 라인 및 제 1 절연 구조물이 형성된 후, 도 1의 횡단면도.
도 3a는 제 1 보조층, 제 2 보조층, 제 3 보조층, 제 2 트렌치, 제 1 소오스/드레인 구역, 채널 구역, 제 2 스페이서 및 제 2 소오스/드레인 구역이 형성된 후, 도 2에 대해 수직인 횡단면도.
도 3b는 도 3a에 따른 단계 후, 도 2의 횡단면도.
도 4a는 제 1 확산 구역(도 4b에 도시됨), 바닥 구조물 및 채널-스톱-구역이 형성된 후, 도 3a의 횡단면도.
도 4b는 도 4a의 단계 후, 도 3b의 횡단면도.
도 5는 채널 스톱 구역을 형성하기 위해 사용되는 제 1 포토 레지스트 마스크 및 제 2 포토 레지스트 마스크, 및 제 1 트렌치 및 제 2 트렌치가 도시된 제 1 기판의 평면도.
도 6은 게이트 유전체, 워드 라인, 게이트 전극, 제 2 절연 구조물, 콘택, 제 1 커패시터 플레이트, 커패시터 유전체 및 제 2 커패시터 플레이트가 형성된 후, 도 4a의 횡단면도.
도 7은 채널 구역용 층, 소오스/드레인 구역용 층, 제 1 마스크, 제 1 트렌치, 비트 라인 및 제 2 확산 구역이 형성된 후, 제 2 기판의 횡단면도.
도 8은 제 2 트렌치, 제 2 소오스/드레인 구역, 제 1 확산 구역(이 도면에 도시되지 않음), 바닥 구조물, 채널 스톱 구역, 게이트 유전체, 워드 라인, 게이트 전극, 제 2 절연 구조물, 콘택, 제 1 커패시터 플레이트, 커패시터 유전체 및 제 2 커패시터 플레이트가 형성된 후, 도 7의 횡단면도에 대해 수직인 횡단면도.
도 9은 채널 구역용 층, 소오스/드레인 구역용 층, 제 1 마스크, 제 1 트렌치, 제 3 절연 구조물 및 비트 라인이 형성된 후, 제 3 기판의 횡단면도.
도 10a는 제 1 절연 구조물(도 10b에 도시됨), 제 1 보조층, 제 2 보조층, 제 4 보조층, 제 5 보조층, 제 3 보조층, 제 2 트렌치, 제 2 스페이서 및 제 2 소오스/드레인 구역이 형성되고 제 2 트렌치가 부분적으로 약간 깊게 에칭된 후, 도 9의 횡단면도에 대해 수직인 제 3 기판의 횡단면도.
도 10b는 도 10a의 단계 후, 도 9의 횡단면도.
도 11a는 도전 구조물의 부분으로서 폴리실리콘으로 이루어진 구조물 및 제 1 확산 구역이 형성된 후, 도 10a의 횡단면도.
도 11b는 도 11a의 단계 후, 도 10b의 횡단면도.
도 12a는 바닥 구조물, 게이트 유전체, 워드 라인, 게이트 전극, 제 2 절연 구조물, 콘택, 제 1 커패시터 플레이트, 커패시터 유전체 및 제 2 커패시터 플레이트가 형성된 후, 도 11a의 횡단면도.
도 12b는 도 12a의 단계 후, 도 11b의 횡단면도.
도 13은 비트 라인용 층, 채널 구역용 층 및 소오스/드레인 구역용 층이 형성된 후, 제 4 기판의 횡단면도.
도 14a는 제 1 트렌치(도 14b에 도시됨), 제 1 절연 구조물(도 14b에 도시됨), 제 3 보조층 및 제 2 트렌치가 형성된 후, 도 13의 횡단면도.
도 14b는 도 14a의 단계 후, 도 14a의 횡단면도에 대해 수직인 제 4 기판의 횡단면도.
도 15a는 채널 스톱 구역, 게이트 유전체, 워드 라인, 게이트 전극, 제 2 절연 구조물, 콘택, 제 1 커패시터 플레이트, 커패시터 유전체 및 제 2 커패시터 플레이트가 형성된 후, 도 14a의 횡단면도.
도 15b는 도 15a의 단계 후, 도 14b의 횡단면도.
도 16은 하나의 층, 채널 구역용 층 및 도핑된 구역이 형성된 후 제 5 기판의 횡단면도.
도 17은 제 4 보조층, 제 2 트렌치, 채널 스톱 구역, 제 1 소오스/드레인 구역, 커패시터 유전체 및 메모리 노드가 형성된 후, 도 16의 횡단면도.
도 18은 하나의 접속부, 게이트 유전체, 제 2 절연 구조물, 워드 라인, 게이트 전극 및 비트 라인이 형성된 후, 도 17의 횡단면도.
상기 목적은 청구범위 제 1항에 따른 DRAM-셀 장치 및 청구범위 제 13항에 따른 그 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 DRAM-셀 장치에서는 메모리 셀이 각각 하나의 반도체 구조물을 포함한다. 상기 반도체 구조물은 각각 2개의 소오스/드레인 구역 중 적어도 하나 및 그 아래 배치된 수직 선택 트랜지스터의 채널 구역을 포함한다. 선택 트랜지스터는 MOS 트랜지스터로 형성된다. 반도체 구조물은 소오스/드레인 구역에 인접한 2개의 서로 마주 놓인 측면을 갖는다. 채널 구역은 반도체 구조물의 2개의 측면 중 하나에 인접한다. 채널 구역은 반도체 구조물의 2개의 측면 중 하나에 인접한다. 채널 구역에는 게이트 유전체가 인접하고, 게이트 유전체에는 제 1 워드 라인에 접속된 게이트 전극이 인접한다. 반도체 구조물의 2개의 측면 중 다른 하나에는 채널 구역의 높이로 채널의 형성을 방지하는 소자가 배치된다. 채널의 형성을 방지하는 소자에는 제 2 워드 라인이 인접한다. 소자가 소오스/드레인 구역 하부에 배치됨으로써, DRAM 셀 장치가 미국 특허 4 630 088호에 따른 DRAM-셀 장치 보다 높은 패킹 밀도를 갖는다. 선택 트랜지스터의 제 1 소오스/드레인 구역은 메모리 커패시터에 접속된다. 선택 트랜지스터의 제 2 소오스/드레인 구역은 제 1 워드 라인에 대해 횡으로 뻗은 비트 라인에 접속된다. DRAM-셀 장치의 메모리 셀은 4F2의 면적으로 제조될 수 있다.
채널 형성을 방지하는 소자는 채널 스톱 구역으로 형성될 수 있다. 채널 스톱 구역은 채널 구역과 동일한 도전 타입으로 도핑되지만, 보다 높은 도펀트 농도를 갖는다. 채널 스톱 구역을 형성하기 위해, 반도체 구조물을 서로 분리시키는 제 2 트렌치가 형성될 수 있다. 경사 주입에 의해 제 2 트렌치의 제 1 측면 및/또는 제 2 측면에 채널 스톱 구역이 형성된다. 채널 스톱 구역은 보조 물질 도편트의 외방 확산에 의해 형성될 수도 있다. 상기 보조 물질은 후속해서 다시 제거된다. 대안으로서, 제 2 트렌치의 제 1 측면 및/또는 제 2 측면에 스페이서 형태의 소자가 절연 물질로부터 형성될 수 있다.
폴디드 비트 라인을 가진 DRAM-셀 장치를 형성하는 것이 바람직하다. 이것을 위해, 제 2 트렌치를 따라 각각 2개의 워드 라인이 형성된다. 워드 라인을 따라 인접한 메모리 셀의, 채널 형성을 방지하는 소자는 제 2 트렌치의 제 1 측면 및 제 2 측면에 교대로 인접하도록 배치된다. 이로 인해, 비트 라인에 접속된 선택 트랜지스터를 트리거시키는 워드 라인이 인접한 비트 라인에 접속된 선택 트랜지스터에 접속되지 않는다. 워드 라인을 따라 인접한 메모리 셀의, 채널 형성을 방지하는 소자는 예컨대 모두 제 2 트렌치의 제 1 측면에 또는 모두 제 2 측면에 인접할 수 있다. 대안으로서, 비트 라인을 따라 인접한 메모리 셀의, 채널 형성을 방지하는 소자가 제 2 트렌치의 제 1 측면 및 제 2 측면에 교대로 인접할 수 있다. 워드 라인은 스페이서 형태로 형성될 수 있다.
공정의 간소화를 위해 본 발명의 범주에서 폴디드 비트 라인이 생략된다. 제 2 트렌치는 워드 라인에 의해 채워진다. 동일한 비트 라인에 접속된 메모리 셀이 상이한 워드 라인에 의해 트리거되기 위해, 비트 라인을 따라 인접한 메모리 셀의, 채널 형성을 방지하는 소자가 모두 제 2 트렌치의 제 1 측면에 인접하도록 또는 모두 제 2 측면에 인접하도록 형성된다. 채널 형성을 방지하는 소자가 경사 주입에 의해 형성된 채널 스톱 구역의 형태로 구현되면, 공정 비용을 줄이기 위해, 소자가 모두 제 2 트렌치의 제 1 측면에 인접하도록 또는 제 2 측면에 인접하도록 형성되는 것이 바람직하다. 이로 인해, 채널 스톱 구역을 형성할 때 마스크가 생략될 수 있다.
메모리 커패시터는 기판내에 매립되거나 또는 기판 상부에 배치될 수 있다.
커패시터가 기판 상부에 배치되면, 제 2 소오스/드레인 구역은 비트 라인의 부분이거나 또는 도전 구조물을 통해 비트 라인에 접속될 수 있다. 2가지 경우에, 비트 라인에 대해 평행한 제 1 트렌치가 형성될 수 있다. 상기 트렌치는 상부 에지 까지 적어도 부분적으로 절연 물질로 채워진다. 상기 절연 물질은 비트 라인에 인접한다. 절연 물질은 제 1 절연 구조물을 형성한다. 마스크를 이용해서, 제 1 트렌치와 교차하는 영역에서 절연 물질이 그리고 제 1 트렌치 외부에 놓인 영역에서 반도체 물질이 에칭됨으로써, 제 1 트렌치에 대해 횡으로, 제 1 트렌치 보다 적어도 부분적으로 평평한 제 2 트렌치가 형성된다. 워드 라인은 제 2 트렌치의 내부에 형성된다. 제 1 절연 구조물은 제 2 트렌치 중 하나를 따라 인접한 메모리 셀을 서로 분리시킨다.
제 2 소오스/드레인 구역이 비트 라인의 부분이면, 예컨대 주입 및/또는 성장에 의해 비트 라인용 층, 그 위에 채널 구역용 층 및 그 위에 소오스/드레인 구역용 층이 형성된다. 채널 구역용 층은 비트 라인용 층 및 소오스/드레인 구역용 층의 도전 타입과 반대 도전 타입으로 도핑된다. 비트 라인을 형성하기 위해, 서로 평행한 제 1 트렌치가 형성되고, 상기 제 1 트렌치는 비트 라인용 층을 분리시킨다. 이로 인해, 비트 라인용 층으로 이루어진 제 1 트렌치 사이에 비트 라인이 형성된다. 제 1 절연 구조물은 비트 라인을 서로 절연시킨다. 제 1 트렌치 및 제 2 트렌치의 형성에 의해 소오스/드레인 구역용 층으로부터 제 1 소오스/드레인 구역이 그리고 채널 구역용 층으로부터 채널 구역이 형성된다.
제 2 소오스/드레인 구역이 도전 구조물을 통해 비트 라인에 접속되면, 비트 라인이 기판의 표면에 대해 수직인 축선에 대해 제 2 소오스/드레인 구역의 하부 및 측면에 배치된다. 이것을 위해, 비트 라인이 제 1 트렌치를 따라 형성된다. 기판은 예컨대 주입 및/또는 성장에 의해 형성된 채널 구역용 층을 포함할 수 있다. 기판은 채널 구역용 층의 도전 타입 및 반대 도전 타입으로 도핑될 수 있다. 제 1 소오스/드레인 구역은 예컨대 채널 구역용 층내에 전체 표면 주입에 의해 형성된 소오스/드레인 구역용 층으로부터 제 1 트렌치 및 제 2 트렌치의 형성에 의해 형성된다.
대안으로서 제 1 소오스/드레인 구역이 마스킹된 주입에 의해 형성될 수 있다.
제 2 소오스/드레인 구역이 예컨대 제 2 트렌치 중 하나의 바닥의 일부에 예컨대 주입 및 템퍼링에 의해 형성된다. 템퍼링은 도펀트를 활성화시킬 뿐만 아니라, 제 2 소오스/드레인 구역을 특히 측면 및 높이로 팽창시키므로, 제 2 소오스/드레인 구역의 높이가 제 2 트렌치의 바닥 상부에 놓인다.
대안으로서 제 2 소오스/드레인 구역이 에피택시에 의해 형성된 채널 구역용 층 전에 형성된다.
비트 라인은 제 1 트렌치의 바닥의 주입에 의해 형성될 수 있다.
대안으로서 제 1 트렌치가 도핑된 폴리실리콘으로 부분적으로 채워짐으로써, 비트 라인이 형성된다. 기판으로부터 비트 라인을 절연시키기 위해, 템퍼링 단계에서 도펀트가 비트 라인으로부터 외방 확산됨으로써, 기판으로부터 비트 라인을 분리시키는 제 2 확산 구역이 형성된다. 기판은 비트 라인의 도전 타입과 반대인 도전 타입으로 도핑된다. 도핑된 폴리실리콘이 비트 라인으로 사용되는 것 대신에, 제 2 확산 구역을 형성한 다음, 폴리실리콘이 제거될 수 있다. 그리고 나서, 다른 도전 물질이 증착되어 에칭되며, 상기 물질로 비트 라인이 형성된다. 상기 비트 라인은 제 2 확산 구역에 의해 기판으로부터 전기 절연된다.
대안으로서 먼저 제 1 트렌치의 측면에 제 3 절연 구조물이 제공될 수 있다. 도전 물질, 예컨대 규화물, 폴리시드, 폴리실리콘 및/또는 금속으로 제 1 트렌치를 부분적으로 채움으로써, 제 3 절연 구조물에 의해 기판으로부터 분리된 비트 라인이 형성된다.
비트 라인 및 기판에 의해 형성되는 커패시턴스를 가급적 적게 하기 위해, 제 3 절연 구조물이 낮은 유전 상수를 가진 물질, 예컨대 붕소 실리케이트 유리를 함유하는 것이 바람직하다. 비트 라인의 형성 후에, 제 3 절연 구조물의 노출된 부분이 제거되는 것이 바람직하다. 이로 인해, 다수의 단계에서 제 1 트렌치의 측면 부분이 노출되어야 하는 경우 공정 비용이 감소된다. 도전 구조물 전에 제 1 절연 구조물이 형성되면, 적어도 도전 구조물이 형성되어야 하는 제 1 트렌치의 측면에 인접한 제 1 절연 구조물 중 하나의 일부가, 비트 라인이 부분적으로 노출될 때까지 제거된다.
비트 라인 및 기판에 의해 형성되는 커패시턴스를 매우 작게 하기 위해, 제 2 확산 구역 및 제 3 절연 구조물이 형성될 수 있다.
도전 구조물에 대해 예컨대 경사 주입에 의해, 비트 라인 및 제 2 소오스/드레인 구역에 인접한 제 1 확산 구역이 형성된다.
도전 구조물은 도전 물질의 증착 및 에칭백에 의해서도 형성될 수 있다. 기판으로부터 도전 물질을 절연시키기 위해, 예컨대 도전 물질이 도핑된 폴리실리콘의 형태로 주어진다. 템퍼링 단계에서 외방 확산에 의해, 도전 구조물의 부가 부분으로 사용될 뿐만 아니라 기판으로부터 도핑된 폴리실리콘을 전기 절연시키는 제 1 확산 구역이 형성된다. 이것을 위해, 기판이 도핑된 폴리실리콘의 도전 타입과는 반대 도전 타입으로 도핑된다. 대안으로서, 절연 물질, 예컨대 제 3 절연 구조물의 일부 또는 스페이서형 구조물이 도전 물질을 기판으로부터 절연시킬 수 있다. 도전 물질은 예컨대 금속, 금속 규화물 또는 도핑된 폴리실리콘을 함유할 수 있다.
본 발명의 범주에서, 제 2 소오스/드레인 구역의 상부에 절연 물질로 이루어진 제 6 보조층 및 그 위에 제 7 보조층이 형성된다. 제 7 보조층은 도전 구조물의 형성 전에 제 1 절연 구조물의 부분적 제거시 제 6 보조층을 보호한다. 제 6 보조층은 도전 구조물을 형성하기 위한 도전 물질의 에칭시 그 아래 놓인 DRAM-셀 장치의 부분을 보호한다.
폴디드 비트 라인을 가진 DRAM-셀 장치의 워드 라인 형성시 워드 라인이 제 2 트렌치에 대해 횡으로 놓인 에지에서 원하지 않는 스페이서 형성에 의해 단락되지 않도록 하기 위해, 제 2 트렌치가 평평한 바닥을 가져야 한다. 이것을 위해 절연 물질의 에칭시 에칭 깊이 및 반도체 물질의 에칭시 에칭 깊이가 서로 대략 일치한다.
평평한 바닥이 나중에 바닥 구조물의 표면으로 형성되면, 에칭 깊이의 일치 정도가 작아도 된다. 바닥 구조물은 도전 구조물의 형성 후 적어도 제 2 트렌치를 채우는 재료의 증착, 및 축선에 대해 제 2 트렌치의 원래 최대 깊이 보다 깊은 깊이까지 에칭에 의해 형성된다.
워드 라인의 절연을 위해 및/또는 워드 라인에 의해 형성되는 커패시턴스의 감소를 위해, 바닥 구조물은 특히 절연 물질로 제조된다.
평평한 바닥을 가진 제 2 트렌치의 내부에 형성된 게이트 전극이 제 2 소오스/드레인 구역을 트리거시키기 위해, 평평한 바닥의 높이가 제 2 소오스/드레인 구역의 높이를 초과해서는 안된다. 제 2 소오스/드레인 구역이 바닥 구조물의 형성 전에 주입 및 템퍼링에 의해 제 2 트렌치의 바닥의 일부에 형성되면, 제 2 소오스/드레인 구역의 높이가 제 2 트렌치의 원래 바닥 높이 보다 높게 놓이지 않는다. 제 2 트렌치의 평평한 바닥이 바닥 구조물에 의해 형성되면, 평평한 바닥의 높이 설정에 대한 수직 허용오차가 작아진다. 따라서, 제 2 소오스/드레인 구역의 형성 후에 반도체 물질이 에칭됨으로써, 제 2 트렌치가 부분적으로 보다 깊게 되는 것이 바람직하다. 이로 인해, 평평한 바닥의 높이 설정시 수직 허용오차가 커질 수 있다. 제 2 소오스/드레인 구역이 비트 라인의 부분이면, 수직 허용오차의 확대를 위해 제 2 트렌치가 충분히 깊게 형성되기만 하면 되는데, 그 이유는 이 경우 제 2 소오스/드레인 구역의 높이가 제 2 트렌치의 깊이에 의해 영향을 받지 않기 때문이다.
본 발명의 범주에서 제 2 소오스/드레인 구역상에 제 1 절연 구조물을 형성한 후에 절연 물질로 이루어진 제 1 보조층이 형성되며, 상기 제 1 보조층은 스페이서형 워드 라인의 형성을 위한 에칭백시 수직 허용오차를 확대시킨다. 게이트 전극은 부분적으로 제 1 보조층에 인접할 수 있다.
본 발명의 범주에서 제 2 소오스/드레인 구역상에 제 1 절연 구조물을 형성한 후에 제 2 보조층 및 그 위에 제 3 보조층이 형성된다. 제 3 보조층은 포토리소그래픽 방법으로 구조화되고, 제 2 트렌치의 형성시 마스크로서 사용되며 제 2 보조층을 보호한다. 제 2 보조층은 제 1 절연 구조물 및 평평한 바닥을 형성하기 위한 재료에 대해 선택적으로 에칭될 수 있다. 평평한 바닥의 형성시 제 2 보조층은 마스크로서 사용되고 제 1 절연 구조물의 부분을 보호한다. 제 1 보조층이 형성되면, 제 2 보조층이 제 1 보조층상에 배치된다. 제 6 보조층 및 제 7 보조층이 형성되면, 제 7 보조층이 제 2 보조층상에 그리고 제 3 보조층이 제 7 보조층상에 형성된다.
제 1 보조층만이 형성되면, 그것이 제 2 트렌치의 형성시 마스크로서 사용될 수 있다.
본 발명의 범주에서 소오스/드레인 구역에 대한 콘택이 형성된다. 메모리 커패시터가 기판의 상부에 배치되면, 콘택은 제 1 소오스/드레인 구역을 메모리 커패시터의 제 1 커패시터 플레이트에 접속시킨다. 메모리 커패시터가 기판내에 매립되면, 콘택은 제 2 소오스/드레인 구역을 비트 라인에 접속시킨다.
콘택은 제 3 절연 구조물을 마스킹 에칭하고 이때 형성된 홈을 도전 물질로 채움으로써 형성될 수 있다.
패킹 밀도를 높이기 위해, 조절 마스크를 사용하지 않으면서 콘택이 자기 정렬되도록 형성될 수 있다. 이것을 위해, 소오스/드레인 구역 위에 절연물질로 이루어진 제 1 보조층 및 반도체 물질로 이루어진 제 2 보조층이 형성된다. 게이트 전극의 형성 후에, 절연 물질이 증착되고, 제 2 보조층이 노출될 때까지 평탄화된다. 그리고 나서, 제 2 보조층이 제거될 때까지 반도체 물질이 절연물질에 대해 선택적으로 에칭된다. 이로 인해, 소오스/드레인 구역의 상부에 홈이 형성되고, 절연 물질은 소오스/드레인 구역의 상부에서 게이트 전극의 상부에서 보다 얇다. 그리고 나서, 제 1 보조층이 제거되고 소오스/드레인 구역이 노출될 때까지, 절연 물질이 에칭되면, 홈이 하부로 이동되고 게이트 전극 위에 절연 물질이 남는다. 도전 물질의 증착, 및 절연 물질이 노출될 때까지의 에칭에 의해 홈내에 콘택이 형성된다.
대안으로서 콘택이 생략될 수 있다. 이것을 위해, 게이트 전극이 소오스/드레인 구역의 상부 에지 아래까지 에칭백 되어야 한다. 절연 물질이 증착된 다음, 소오스/드레인 구역이 노출되고 게이트 전극이 노출되지 않을 때까지 에칭됨으로써, 제 2 절연 구조물이 형성된다. 제 1 커패시터 플레이트 또는 비트 라인이 예컨대 텅스텐, 백금 또는 폴리실리콘과 같은 도전 물질의 증착 및 구조화에 의해 소오스/드레인 구역에 직접 인접하도록 형성된다.
메모리 커패시터가 기판내에 매립되면, 제 1 소오스/드레인 구역용의, 하이 도핑된 층이 형성되는 것이 바람직하다. 제 1 소오스/드레인 구역용 층은 예컨대 기판의 주입에 의해 형성된다. 에피택시에 의해 제 1 소오스/드레인 구역용 층상에 채널 구역용의, 약하게 도핑된 층이 형성된다. 제 2 소오스/드레인 구역은 주입 및/또는 에피택시에 의해 형성된다. 이것을 위해, 마스크를 이용한 주입에 의해 채널 구역용 층내에 제 2 소오스/드레인 구역용 구역이 형성될 수 있다. 제 2 소오스/드레인 구역용 구역은 예컨대 스트립형이고, 서로 평행하며 하이 도핑될 수 있다. 본 발명의 범주에서, 제 2 소오스/드레인 구역의 상부에 절연 물질로 이루어진 제 4 보조층, 반도체 물질로 이루어진 제 5 보조층 및 절연 물질로 이루어진 제 3 보조층이 형성된다.
본 발명의 범주에서, 제 4 보조층의 형성 전에 제 1 보조층 및 그 위에 제 2 보조층이 콘택의 형성시 전술한 관련 특성 및 기능을 갖도록 형성된다. 제 2 트렌치의 형성을 위해, 구조화된 제 3 보조층이 마스크로 사용된다. 제 2 소오스/드레인 구역용 구역이 스트립형이면, 제 2 트렌치가 상기 구역에 대해 수직으로 형성됨으로써, 상기 구역으로부터 제 2 소오스/드레인 구역이 형성된다.
본 발명의 범주에서, 채널 스톱 구역을 형성한 후에 절연 물질이 증착되고, 제 5 보조층이 노출될 때까지 평탄화된다. 이 때, 제 3 보조층이 제거된다. 제 2 소오스/드레인 구역의 구역을 형성하기 위한 마스크에 상보형인 마스크를 이용해서, 제 2 트렌치로부터 절연 물질이 부분적으로 제거되며, 이 때 제 5 보조층은 제 4 보조층을 보호한다. 이로 인해, 제 2 트렌치내에 홈이 형성되고, 제 1 소오스/드레인 구역이 주입 및 템퍼링에 의해 상기 홈내에 형성된다. 제 2 트렌치내에 남아있는 절연물질은 제 2 트렌치를 따라 인접한 트랜지스터를 서로 분리시키는 절연 구조물로 사용된다. 제 1 소오스/드레인 구역의 형성 후에 반도체 물질이 에칭되고, 커패시터 유전체가 형성된 다음 도전 물질이 증착되고, 메모리 노드의 높이가 제 1 소오스/드레인 구역의 영역에 놓일 때까지 에칭백됨으로써, 메모리 노드가 자기 정렬되어 제 1 소오스/드레인 구역에 접속된다. 이 경우, 제 5 보조층이 제거되고 제 4 보조층은 제 2 소오스/드레인 구역 및 제 2 보조층을 보호한다. 커패시터 유전체의 노출된 부분이 제거됨으로써, 메모리 노드와 제 1 소오스/드레인 구역 사이의 접속이 가능해진다. 그리고 나서, 도전 물질이 증착되고 에칭백됨으로써, 메모리 노드가 각각 제 1 소오스/드레인 구역 중 하나에 접속된다. 메모리 유전체의 형성 후에, 재료가 증착되고 에칭됨으로써, 게이트 전극이 메모리 노드에 대해 자기 정렬되도록 형성된다. 메모리 커패시터의 커패시턴스를 증가시키기 위해, 커패시터 유전체에 인접한 기판의 층이 하이 도핑되는 것이 바람직하다. 이 경우, 제 1 소오스/드레인 구역용 층이 기판의 층상에서 에피택셜 성장된다. 대안으로서, 기판이 커패시터 유전체의 주변에서만 하이 도핑될 수도 있다. 이것을 위해, 메모리 노드의 형성 전에, 도펀트가 기판내로 투입된다. 이것은 예컨대, 도핑된 폴리실리콘의 증착, 템퍼링 및 후속하는 폴리실리콘의 제거에 의해 이루어진다.
제 1 소오스/드레인 구역은 일반적으로 n-도핑되거나 p-도핑될 수 있다.
메모리 커패시터의 커패시턴스를 증가시키기 위해, 커패시터 유전체가 높은 유전 상수를 가진 재료, 예컨대 BaxSr1-xTiO3, 탄탈펜톡사이드 또는 희티탄석을 함유하는 것이 바람직하다. 양호한 경계면 형성을 위해 메모리 커패시터가 기판의 상부에 배치되는 경우에 높은 유전 상수를 가진 몇개의 재료에서 커패시터 플레이트가 백금, 루테늄, 이리듐 및/또는 루테늄옥사이드를 함유하는 것이 바람직하다. 메모리 커패시터가 기판내에 매립되는 경우에, 커패시터 유전체가 SiO2, ON-층, NO-층 및/또는 ONO-층을 포함하는 것이 간단해진다. 상기 문장에서, O는 산화물을 나타내고 N은 실리콘 질화물을 나타낸다.
도면에 도시된 본 발명의 실시예를 구체적으로 설명하면 하기와 같다.
제 1 실시예에서 출발 재료, 제 1 기판(1a)은 p-도핑된 실리콘을 함유하며 그것의 도펀트 농도는 약 1015㎝-3이다. 기판(1a)의 표면(Oa)에 인접하며, 약 1017㎝
-3의 도펀트 농도 및 약 1 ㎛의 깊이를 가진, 기판(1a)의 채널 구역(Kaa)용 p-도핑된 층(SKa)에 주입에 의해 제 1 소오스/드레인 구역(S/D1a)용 n-도핑된 층(SSa)이 형성된다. 제 1 소오스/드레인 구역(S/D1a)용 층(SSa)의 도펀트 농도는 약 5x1020㎝-3이다. 제 1 소오스/드레인 구역(S/D1a)의 층(SSa)은 약 150nm의 깊이를 갖는다(참고: 도 1).
제 1 마스크(도시되지 않음)를 형성하기 위해, SiO2가 약 200nm의 두께로 TEOS-방법으로 증착된다. 포토리소그래픽 방법에 의해 SiO2가 예컨대 CHF3+O2에 의해 에칭됨으로써, 서로 평행한 스트립형 구역을 커버하는 제 1 마스크가 형성된다. 제 1 마스크를 이용해서 실리콘의 에칭에 의해 약 1.2㎛ 깊이의 제 1 트렌치(Gla)가 형성된다(참고: 도 2). 에천트로는 예컨대 HBr+NF3+He+O2가 적합하다. 2개의 인접한 제 1 트렌치(G1a)의 중심선 사이의 간격은 약 1 ㎛이다. SiO2를 약 50nm의 두께로 증착하고 에칭백함으로써, 제 1 스페이서(도시되지 않음)가 형성된다. 주입에 의해 제 1 트렌치(G1a)의 바닥에 n-도핑된 비트 라인(B1a)이 형성된다. 비트 라인은 약 150nm의 깊이를 가지며 비트 라인(B1a)의 도펀트 농도는 약 5x1020㎝-3이다. 제 1 스페이서는 주입 동안 제 1 트렌치(G1a)의 측면을 보호한다(참고: 도 3).
그리고 나서, SiO2가 약 500nm의 두께로 TEOS-방법으로 증착되고 화학적-기계적 폴리싱에 의해, 표면(Oa)이 노출될 때까지 평탄화된다. 이로 인해, 제 1 절연 구조물(I1a)이 형성된다(참고: 도 2).
제 1 보조층(H1a)을 형성하기 위해, SiO2가 약 100nm의 두께로 증착된다. 제 2 보조층(H2a)을 형성하기 위해, 그 위에 폴리실리콘이 약 100nm의 두께로 증착된다. 제 3 보조층(H3a)을 형성하기 위해, 그 위에 SiO2가 약 100nm의 두께로 증착된다. 포토리소그래픽 방법으로 먼저 SiO2가 예컨대 CHF3+O2에 의해, 제 2 보조층(H2a)이 부분적으로 노출될 때까지 에칭된다. 그리고 나서, 폴리실리콘이 예컨대 C2F6+O2에 의해, 제 1 보조층(H1a)이 부분적으로 노출될 때까지 에칭된다. 그리고 나서, SiO2가 CH3+O2에 의해, 제 1 절연 구조물(I1a)의 상부 에지가 부분적으로 표면(Oa)에 대해 수직인 축선(A)에 대해 표면(Oa) 아래 500nm에 놓일 때까지 에칭된다. 그리고 나서, 실리콘이 약 500nm의 깊이까지 에칭된다. 이 때, 제 3 보조층(H3a)이 제 2 마스크로 사용된다. 이로 인해, 제 1 트렌치(G1a)에 대해 수직으로 뻗은 제 2 트렌치(Ga2)가 형성된다. 제 2 트렌치(Ga2)는 채널 구역(Kaa)용 층(SKa)내로 뻗는다. 2개의 인접한 제 2 트렌치 사이의 간격은 약 1.25㎛이다(참고: 도 3a 및 3b). 제 2 트렌치(G2a) 및 제 1 트렌치(G1a)의 형성에 의해 채널 구역(Kaa)용 층(SKa)으로부터 채널 구역(Kaa)이 그리고 제 1 소오스/드레인 구역(S/D1a)용 층으로부터 제 1 소오스/드레인 구역(S/D1a)이 형성된다. 제 1 소오스/드레인 구역(S/D1a) 및 채널 구역(Kaa)은 제 1 트렌치(G1a) 및 제 2 트렌치(G2a)에 의해 측면으로 둘러싸인다.
제 2 스페이서(Sp2a)를 형성하기 위해, 약 50nm SiO2가 증착되고 에칭백된다(참고: 도 3a). 주입에 의해 제 2 트렌치의 바닥에 n-도핑된 제 2 소오스/드레인 구역(S/D2a)이 형성된다. 제 2 소오스/드레인 구역(S/D2a)의 도펀트 농도는 약 5x1020㎝-3이다. 템퍼링 단계에 의해 제 2 소오스/드레인 구역(S/D2a)이 팽창됨으로써, 제 2 소오스/드레인 구역(S/D2a)의 상부 에지가 측면으로 및 제 2 트렌치(G2a)의 바닥 상부로 뻗는다. 템퍼링 단계에 의해 제 2 소오스/드레인 구역(S/D2a)의 도펀트가 활성화된다. 제 2 소오스/드레인 구역(S/D2a)은 약 300nm의 깊이를 갖는다. 제 2 트렌치(G2a)의 외부에 있는 제 1 절연 구조물(I1a)의 부분은 제 2 트렌치(G2a)를 따라 인접한 메모리 셀을 서로 분리시킨다. 제 2 스페이서(Sp2a)는 제 2 소오스/드레인 구역(S/D2a)의 주입시 제 2 트렌치(G2a)의 측면을 보호한다.
그리고 나서, 실리콘이 예컨대 HBr+NF3+He+O2에 의해 에칭됨으로써, 제 2 트렌치(G2a)가 제 1 트렌치(G1a)의 외부에 있는 영역에서 약 200nm의 깊이를 갖는다. 폴리실리콘 및 실리콘에 대해 선택적으로 SiO2를 에칭함으로써, 제 2 스페이서(Sp2), 및 제 2 트렌치(G2a)의 내부에 배치된 제 1 절연 구조물(I1a)의 부분이 제거된다. SiO2를 약 50nm의 두께로 증착하고 에칭백함으로써, 제 3 스페이서(도시되지 않음)가 제 2 트렌치(G2a)의 측면에 형성된다. 경사 주입에 의해 제 2 트렌치(G2a)의 내부에 있는 제 1 트렌치(G1a)의 제 2 측면(1F2a)에 n-도핑된 제 1 확산 구역(D1a)이 형성된다. 제 1 확산 구역(D1a)은 각각 비트 라인(B1a) 및 제 2 소오스/드레인 구역(S/D2a)에 인접한다. 제 3 스페이서는 주입시 다른 측면을 보호한다. 제 1 확산 구역(D1a)의 도펀트 농도는 약 1020㎝-3이다(참고: 도 4b).
그리고 나서, 약 500nm SiO2가 TEOS-방법으로 증착되고 화학적-기계적 폴리싱에 의해, 제 2 보조층(H2a)이 노출될 때까지 제거된다. 예컨대 CHF3+O2에 의한 SiO2의 에칭백에 의해 제 2 트렌치(G2a)에 바닥 구조물(Ba)이 형성된다. 바닥 구조물(Ba)은 제 2 트렌치에서 평평한 바닥을 형성한다(참고: 도 4a 및 4b). 평평한 바닥은 표면(Oa) 아래 약 500nm에 놓이기 때문에, 제 2 소오스/드레인 구역(S/D2)의 상부 에지 아래 밀접하게 놓인다. 제 2 트렌치(Ga2)의 부분적으로 보다 깊은 에칭은 제 2 트렌치(G2)의 평평한 바닥의 높이에 대한 수직 허용오차를 확대시킨다(참고: 도 4a).
그리고 나서, 2개의 인접한 제 1 트렌치(G1) 사이에 놓인 제 2 구역을 덮는 제 1 포토 레지스트 마스크(Pm1)를 이용해서, 제 2 트렌치(G2a)의 제 2 측면(2F2a)의 부분에 경사 주입에의해 채널 스톱 구역(Ca)이 형성된다(참고: 도 5). 제 1 포토 레지스트 마스크(Pm1)을 커버하는 구역을 커버하지 않는 제 2 포토 레지스트 마스크(Pm2)를 이용해서, 경사 주입에 의해 제 2 트렌치(G2a)의 제 1 측면(2F1a)에 채널 스톱 구역(Ca)이 형성된다(참고: 도 5). 채널 스톱 구역(Ca)의 도펀트 농도는 약 1x1019㎝-3이다.
열에 의한 산화에 의해 약 10nm 두께의 게이트 유전체(Gda)가 형성된다(참고: 도 6). 워드 라인(W1a)을 형성하기 위해, n-도핑된 폴리실리콘이 약 150nm의 두께로 증착된다. 그리고 나서, 폴리실리콘이 예컨대 C2F6+O2에 의해, 제 2 보조층(H2a)에 인접한 게이트 유전체(Gda)의 부분이 노출될 때까지 에칭된다. 예컨대 HF에 의한 SiO2의 등방성 에칭에 의해 게이트 유전체(Gda)의 노출된 부분이 제거된다. 그리고 나서, 제 2 트렌치(G2a)의 제 1 측면(2F1a) 및 제 2 트렌치(G2a)의 제 2 측면(2F2a)에 스페이서 형태의 워드 라인(W1a)이 형성될 때까지 폴리실리콘이 에칭된다. 제 1 소오스/드레인 구역(S/D1a)에 인접한 워드 라인(W1a)의 부분은 게이트 전극(Gaa)으로서 적합하다(참고: 도 6).
그리고 나서, SiO2가 약 500nm의 두께로 증착되고 화학적-기계적 폴리싱에 의해 평탄화된다. 이로 인해, 제 2 절연 구조물(I2a)이 형성된다(참고: 도 6).
포토 레지스트 마스크를 이용해서, 제 1 소오스/드레인 구역(S/D1a)의 부분이 노출될 때까지 SiO2가 에칭된다. 약 400nm 텅스텐의 증착, 및 제 2 절연 구조물(I2a)이 노출될 때까지 예컨대 SF6에 의한 에칭백에 의해, 제 1 소오스/드레인 구역(S/D1a)용 콘택(Ka)이 형성된다(참고: 도 6).
그리고 나서, 백금이 약 200nm의 두께로 증착된다. 제 1 커패시터 플레이트(P1a)를 형성하기 위해, 콘택(Ka)을 덮는 포토 레지스트 마스크를 이용해서 백금이 예컨대 Cl2+O2에 의해, 제 2 절연 구조물(I2a)이 노출될 때까지 에칭된다. 그리고 나서, Ba0.5Sr0.5TiO3가 약 20nm의 두께로 증착됨으로써, 커패시터 유전체(Kda)가 형성된다. 약 300nm 백금의 증착에 의해 제 2 커패시터 플레이트(P2a)가 형성된다(참고: 도 6).
제 2 실시예에서는 제 1 실시예에서와 유사하게 제 1 마스크(M1b)를 이용해서, 채널 구역(Kab)용 층(SKb) 및 제 1 소오스/드레인 구역(S/D1b)용 층(SSb)을 포함하는 제 2 기판(1b)내에 제 1 트렌치(G1b)가 형성된다(참고: 도 7). 제 1 트렌치(G1b)는 제 1 실시예와는 달리 약 2㎛의 깊이를 갖는다. 제 1 트렌치(G1b)의 바닥에 비트 라인(B1b)를 형성하기 위해, 하이 n-도핑된 폴리실리콘이 약 400nm의 두께로 증착되고, 제 1 마스크(M1b)가 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화되며, 약 1.2㎛ 깊이로 에칭백된다. 이로 인해, 비트 라인(B1b)이 약 1㎛의 두께를 갖는다. 기판(1b)으로부터 비트 라인(B1b)을 전기 절연시키기 위해, 템퍼링에 의해 비트 라인(B1b)의 도펀트가 기판(1b)내로 외방 확산됨으로써, 제 2 확산 구역(D2b)이 형성된다(참고: 도 7).
제 1 절연 구조물(도시되지 않음)을 형성하기 위해, 제 1 실시예에서와 같이 SiO2가 약 500nm의 두께로 TEOS-방법으로 증착되고, 화학적-기계적 폴리싱에 의해 제 1 소오스/드레인 구역(S/D1b)용 층(SSb)이 노출될 때까지 평탄화된다.
제 1 실시예에서와 같이 제 1 보조층(도시되지 않음), 제 2 보조층(도시되지 않음), 제 3 보조층(도시되지 않음), 제 2 트렌치(G2b), 제 1 소오스/드레인 구역(S/D1b) 및 채널 구역(Kab)이 형성된다. 제 1 실시예에서와는 달리, 2개의 인접한 제 2 트렌치(G2b)의 중심선 사이의 간격은 약 1㎛이다. 제 1 실시예에서와 같이, 제 2 소오스/드레인 구역(S/D2b), 제 1 확산 구역(도시되지 않음), 제 2 트렌치(G2b)용 바닥 구조물(Bb), 채널 스톱 구역(Cb), 제 1 절연 구조물(도시되지 않음) 및 게이트 유전체(Gdb)가 형성된다. 그리고 나서, n-도핑된 폴리실리콘이 약 150nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해, 제 2 보조층(H2b)에 인접한 게이트 유전체(Gdb)의 부분이 노출될 때까지 평탄화된다. 그리고 나서, 워드 라인(W1b) 및 게이트 전극(Gab)이 스페이서의 형태로 제 2 트렌치(G2b)의 측면에 형성될 때까지, 폴리실리콘이 에칭된다. 워드 라인(W1b)은 제 2 보조층(H2b)에 인접하지 않는다. 그리고 나서, SiO2가 약 500nm의 두께로 증착되고, 제 2 보조층(H2b)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 이로 인해, 제 2 절연 구조물(I2b)이 형성된다. 예컨대 C2F6+O2에 의해 SiO2에 대해 선택적으로 폴리실리콘을 에칭함으로써, 제 2 보조층(H2b)이 제거된다. 그리고 나서, 제 1 소오스/드레인 구역(S/D1b)이 노출되고 제 1 보조층(H1b)이 제거될 때까지, 예컨대 CHF3+O2에 의해 SiO2가 에칭된다. 제 2 절연 구조물(I2b)의 상부 에지가 제 1 소오스/드레인 구역(S/D1b) 보다 높게 배치된다. n-도핑된 폴리실리콘을 약 500nm의 두께로 증착한 다음, 제 2 절연 구조물(Ib2)이 노출될 때까지 화학적-기계적 폴리싱을 함으로써, 제 1 소오스/드레인 구역(S/D1b)에 대해 자기정렬되는 콘택(Kb)이 형성된다. 그리고 나서, 제 1 실시예에서와 유사하게 제 1 커패시터 플레이트(P1b), 커패시터 유전체(Kdb) 및 제 2 커패시터 플레이트(P2b)가 형성된다(참고: 도8).
제 3 실시예에서는 제 1 실시예에서와 유사하게 제 1 마스크(M1c)를 이용해서, 채널 구역(Kac)용 층(SKc) 및 제 1 소오스/드레인 구역(S/D1c)용 층(SSc)을 포함하는 제 3 기판(1c)내에 약 2㎛ 깊이의 제 1 트렌치(G1c)가 형성된다(참고: 도 9). 제 3 절연 구조물(I3c)을 형성하기 위해, SiO2가 약 50nm의 두께로 증착된다. 그리고 나서, 텅스텐 규화물이 약 400nm의 두께로 증착되고, 제 1 마스크(M1c)가 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화되며, 약 1.2㎛ 깊이로 에칭된다. 에천트로는 예컨대 SF6가 적합하다. 이로 인해, 비트 라인(B1c)이 형성된다. 비트 라인(B1c)은 제 3 절연 구조물(I3c)에 의해 기판(1c)으로부터 절연된다(참고: 도 9). 그리고 나서, 제 3 절연 구조물(I3c)의 노출된 부분이 예컨대 HF에 의해 제거된다.
제 1 절연 구조물(I1c)을 형성하기 위해, 제 1 실시예에서와 같이 SiO2가 약 500nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해, 제 1 소오스/드레인 구역(S/D1c)이 노출될 때까지 평탄화된다.
SiO2를 약 100nm의 두께로 증착함으로써, 제 1 보조층(H1c)이 형성된다. 폴리실리콘을 약 100nm의 두께로 증착함으로써, 제 2 보조층(H2c)이 형성된다. SiO2를 약 100nm의 두께로 증착함으로써, 제 6 보조층(H6c)이 형성된다. 폴리실리콘을 약 100nm의 두께로 증착함으로써, 제 7 보조층(H7c)이 형성된다. SiO2를 약 100nm의 두께로 증착함으로써, 제 3 보조층(H3c)이 형성된다(참고: 도 10). 포토 레지스트 마스크를 이용해서, 제 3 보조층(H3c), 제 7 보조층(H7c), 제 6 보조층(H6c), 제 2 보조층(H2c) 및 제 1 보조층(H1c)이 구조화된다. 그리고 나서, 제 3 보조층(H3c)은 제 2 트렌치(G2c)의 형성시 마스크로서 사용된다. 이것을 위해, 실리콘이 예컨대 HBr+NF3+He+O2에 의해 SiO2에 대해 선택적으로 약 500nm의 깊이로 에칭된다.
제 1 실시예에서와 유사하게, SiO2가 약 500 nm의 두께로 증착되고 에칭백됨으로써, 제 2 스페이서(Sp2c)가 제 2 트렌치(G2c)의 측면에 형성된다. 주입 및 템퍼링에 의해 제 1 실시예에서와 같이 제 2 트렌치(G2c)의 바닥에 제 2 소오스/드레인 구역(S/D2)이 형성된다. 제 2 소오스/드레인 구역(S/D2)은 약 300nm 깊이를 갖는다. 그것의 도펀트 농도는 약 5x1020㎝-3이다. 주입시 제 2 스페이서(Sp2c)는 제 2 트렌치(G2c)의 측면을 보호한다(참고: 도 10). 제 2 트렌치(G2c) 및 제 1 트렌치(G1c)의 형성에 의해 채널 구역(Kac)용 층(SKc)으로부터 채널 구역(Kac)이 그리고 제 1 소오스/드레인 구역(S/D1c)용 층으로부터 제 1 소오스/드레인 구역(S/D1c)이 형성된다. 제 1 소오스/드레인 구역(S/D1c) 및 채널 구역(Kac)은 제 1 트렌치(G1c) 및 제 2 트렌치(G2c)에 의해 측면으로 둘러싸인다.
그리고 나서, 제 1 실시예에서와 같이 실리콘이 에칭됨으로써, 제 2 트렌치(G2a)가 제 1 트렌치(G1a)의 외부에 있는 영역에서 약 200nm의 깊이를 갖는다(참고: 도 10).
그리고 나서, SiO2가 약 500nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해, 제 7 보조층(H7c)이 노출될 때까지 평탄화된다. 그리고 나서, 제 2 트렌치(G2c)의 내부에서 부분적으로 제 1 트렌치(G1c)와 중첩되며 부분적으로 제 1 트렌치(G1c)와 중첩되지 않는 영역에서, 비트 라인(B1c)의 부분 및 제 2 소오스/드레인 구역(S/D2c)의 부분이 노출될 때까지 SiO2가 에칭된다(참고: 도 11b). 이것을 위해, 제 1 트렌치(G1c)에 대해 평행하며 제 1 트렌치(G1c)와 부분적으로 중첩되는 스트립형 포토 레지스트 마스크가 제공된다. 제 7 보조층(H7c)이 포토 레지스트 마스크 외부에 있는 제 6 보조층(H6c)의 부분을 보호한다. 각각 하나의 비트 라인(B1c) 및 제 2 소오스/드레인 구역(S/D2c)을 서로 접속시키는 도전 구조물(Lc)을 형성하기 위해, n-도핑된 폴리실리콘이 약 400nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해, 제 7 보조층(H7c)이 제거되고 제 6 보조층(H6c)이 노출될 때까지 평탄화된다. 그리고 나서, 약 0.9㎛ 깊이로 에칭백된다. 이로 인해, 폴리실리콘으로 이루어진 구조물(P1)이 형성된다(참고: 도 11a 및 11b). 제 6 보조층(H6c)은 마스크로서 사용되며 제 2 보조층(H2c)을 보호한다. 에천트로는 예컨대 C2F6+O2가 적합하다. 템퍼링에 의해 폴리실리콘으로 이루어진 구조물(P1)의 도펀트가 기판(1c)내로 외방 확산된다. 이로 인해, 폴리실리콘으로 이루어진 구조물(P1)을 기판(1c)으로부터 전기적으로 절연시키는 제 1 확산 구역(D1c)이 형성된다. 폴리실리콘으로 이루어진 구조물(P1) 및 관련 제 1 확산 구역(D1c)은 함께 도전 구조물(Lc)을 형성한다(참고: 도 11b).
그리고 나서, SiO2가 약 500nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해, 제 2 보조층(H2c)이 노출될 때까지 평탄화된다. 이 때, 제 6 보조층(H6c)이 제거된다. 그리고 나서, SiO2가 약 700nm 깊이로 에칭됨으로써, 제 2 트렌치(G2c)에서 제 2 트렌치(G2c)의 평평한 바닥을 형성하는 바닥 구조물(Bc)이 형성된다. 그리고 나서, 제 1 실시예에서와 유사하게 채널 스톱 구역(Cc), 게이트 유전체(Gdc), 워드 라인(W1c), 게이트 전극(Gac), 제 2 절연 구조물(I2c), 콘택(Kc), 제 1 커패시터 플레이트(P1c), 커패시터 유전체(Kdc) 및 제 2 커패시터 플레이트(P2c)가 형성된다(참고: 도 12a 및 12b).
제 4 실시예에서 제 4 기판(1d)이 p-도핑된다. 제 4 기판(1d)의 도펀트 농도는 약 1015㎝-3이다. 에피택시에 의해 비트 라인(B1d)용의, 약 500nm 두께의 n-도핑된 층(SBd)이 형성된다. 비트 라인(B1d)용 층(SBd)의 도펀트 농도는 약 5x1020㎝-3이다. 그 위에 에피택시에 의해 채널 구역(Kad)용의, 약 300nm두께의 p-도핑된 층(SKd)이 형성된다. 채널 구역(Kad)용 층(SKd)의 도펀트 농도는 약 3x1017㎝-3이다. 그 위에 에피택시에 의해 제 1 소오스/드레인 구역용의, 약 150nm 두께의 n-도핑된 층(SSd)이 형성된다. 제 1 소오스/드레인 구역(S/D1d)용 층(SSd)의 도펀트 농도는 약 5x1020㎝-3이다(참고: 도 13).
제 1 마스크(도시되지 않음)를 형성하기 위해, SiO2가 약 200nm의 두께로 TEOS-방법으로 증착되고 포토리소그래픽 방법에 의해 구조화된다. 제 1 트렌치(G1d)가 제 1 마스크를 이용해서 SiO2에 대해 선택적으로 실리콘을 에칭함으로써 형성된다. 인접한 제 1 트렌치(G1d)의 중심선 사이의 간격은 약 1㎛이다. 제 1 트렌치(G1d)는 비트 라인(B1d)용 층(SBd)을 분리시킨다. 이로 인해, 비트 라인(B1d)용 층(SBd)으로부터 비트 라인(B1d)이 형성된다.
그리고 나서, 제 1 실시예에서와 유사하게 제 1 절연 구조물(I1d)이 형성된다. 제 1 절연 구조물(I1d)은 인접한 비트 라인(B1d)을 서로 절연시킨다.
SiO2로 이루어진 제 3 보조층(H3d)이 증착되고, 제 1 절연 구조물(I1d)과 함께 포토리소그래픽 방법에 의해 구조화된 다음, 제 2 트렌치(G2d)를 형성하기 위한 실리콘의 에칭시 제 2 마스크로 사용된다. 제 2 소오스/드레인 구역(S/D2d)은 비트 라인(B1d)의 부분이고 전술한 실시예서와 같이 제 2 트렌치(G2d)의 바닥에 형성되지 않아도 된다. 제 2 트렌치(G2d)는 채널 구역(Kad)용 층(SKd)의 하부에 밀접하게 뻗으며 약 500nm의 깊이를 갖는다. 제 2 트렌치(G2d) 및 제 1 트렌치(G1d)의 형성에 의해 채널 구역(Kad)용 층(SKd)으로부터 채널구역(Kad)이 그리고 제 1 소오스/드레인 구역(S/D1d)용 층으로부터 제 1 소오스/드레인 구역(S/D1d)이 형성된다. 제 1 소오스/드레인 구역(S/D1d) 및 채널 구역(Kad)은 제 1 트렌치(G1d) 및 제 2 트렌치(G2d)에 의해 측면으로 둘러싸인다.
그리고 나서, 마스크 없이 경사 주입에 의해 제 2 트렌치(G2d)의 제 2 측면(2F2d)에 채널 스톱 구역(Cd)이 형성된다.
열에 의한 산화에 의해 게이트 유전체(Gdd)가 형성된다. 게이트 유전체(Gdd)의 형성 후에도 제 2 트렌치(G2d)의 바닥이 평평하다.
그리고 나서, n-도핑된 폴리실리콘이 약 400nm의 두께로 증착되고, 화학적-기계적 폴리싱에 의해, 제 3 보조층(H3d)이 노출될 때까지 평탄화된다. 그리고 나서, 폴리실리콘이 에칭됨으로써, 제 2 트렌치(G2d)내에 워드 라인(W1d) 및 워드 라인(W1d)의 부분으로서 게이트 전극(Gad)이 형성된다.
그리고 나서, 제 2 절연 구조물(I2d)을 형성하기 위해 SiO2가 약 500nm의 두께로 증착되고 화학적-기계적 폴리싱에 의해 평탄화된다. 제 1 소오스/드레인 구역(S/D1d)의 부분을 커버하지 않는 마스크를 이용해서, 제 1 소오스/드레인 구역(S/D1d)의 부분이 노출될 때까지 SiO2가 에칭된다. 텅스텐을 약 400nm의 두께로 증착하고, 제 2 절연 구조물(I2d)이 노출될 때까지 예컨대 SF6에 의해 에칭함으로써, 콘택(Kd)이 형성된다.
제 1 실시예에서와 유사하게 제 1 커패시터 플레이트(P1d), 커패시터 유전체(Kdd) 및 제 2 커패시터 플레이트(P2d)가 형성된다(참고: 도 15a 및 15b).
제 5 실시예에서 제 5 기판(1e)의 표면(Oe)에 인접한 층(S)이 n-도핑된다. 상기 층(S)의 도펀트 농도는 약 1020㎝-3이다. 에피택시에 의해 채널 구역(Kae)용 p-도핑된 층(SKe)이 형성된다. 채널 구역(Kae)용 층(SKe)의 도펀트 농도는 약 1017㎝-3이다(참고: 도 16). 포토리소그래픽 방법에 의해 제 2 소오스/드레인 구역(S/D2e)용의 서로 평행한, n-도핑된 스트립형 구역(Ge)이 주입에 의해 형성된다. 구역(Ge)의 도펀트 농도는 약 5x1020㎝-3이다. 구역(Ge)은 약 150nm의 깊이를 갖는다(참고; 도 16).
SiO2를 약 150nm의 두께로 증착함으로써, 제 4 보조층(H4e)이 형성된다. 폴리실리콘을 약 150nm의 두께로 증착함으로써, 제 5 보조층(도시되지 않음)이 형성된다. SiO2를 약 150nm의 두께로 증착함으로써, 제 3 보조층(도시되지 않음)이 형성된다(참고: 도 17). 포토리소그래픽 방법에 의해 제 3 보조층, 제 5 보조층 및 제 4 보조층(H4e)이 구조화된다. SiO2에 대해 선택적으로 실리콘을 에칭함으로써, 구역(Ge)에 대해 횡으로 서로 평행한 제 2 트렌치(G2e)가 형성된다. 이 때, 구조화된 제 3 보조층이 마스크로서 사용된다. 2개의 인접한 제 2 트렌치의 중심선 사이의 간격은 약 1㎛이다. 제 2 트렌치(G2e)는 약 600nm의 깊이를 갖는다. 에천트로는 예컨대 HBrF가 적합하다. 그리고 나서, 제 3 보조층이 제거될 때까지 SiO2가 에칭된다.
그리고 나서, 제 1 실시예에서와 같이 채널 스톱 구역(Ce)이 형성된다. 이 때, 구역(Ge) 사이에 놓인 영역은 제 1 트렌치(G1a)에 상응한다. SiO2를 약 500nm의 두께로 증착하고, 제 5 보조층이 노출될 때까지 화학적-기계적으로 폴리싱함으로써, 제 2 트렌치(G2e)가 SiO2로 채워진다.
구역(Ge)을 커버하지 않는 포토 레지스트 마스크를 이용해서, SiO2가 에칭됨으로써, SiO2가 제거된 홈이 제 2 트렌치(G2e)의 부분에 형성된다. 이 때, 제 5 보조층은 제 4 보조층(H4e)을 보호한다.
제 2 스페이서(Sp2e)를 형성하기 위해, SiO2가 약 50nm의 두께로 증착되고 에칭백된다. 그리고 나서, 주입에 의해 제 2 트렌치(G2e)의 바닥에 제 1 소오스/드레인 구역(S/D1e)이 형성된다. 제 2 스페이서(Sp2e)는 주입시 제 2 트렌치(G2e)의 측면을 보호한다. 제 1 소오스/드레인 구역(S/D1e)의 도펀트 농도는 약 5x1020㎝-3이다. 제 1 소오스/드레인 구역(S/D1e)은 약 300nm의 깊이를 갖는다. 도펀트는 템퍼링에 의해 활성화된다(참고: 도 17).
그리고 나서, SiO2에 대해 선택적으로 실리콘이 에칭됨으로써, 제 5 보조층이 제거되고 홈은 약 10㎛ 깊이를 갖는다. 커패시터 유전체(Kde)를 형성하기 위해, 약 9nm 두께의 ONO-층이 형성된다. 이것을 위해, 먼저 열에 의한 산화에 의해 약 3nm SiO2가 성장된 다음 약 6nm 실리콘질화물이 증착된다. 그리고 나서, 상기 실리콘 질화물은 열에 의한 산화에 의해 약 3nm 깊이로 산화된다. 그 다음에, 도핑된 폴리실리콘이 약 300nm의 두께로 증착되고, 제 4 보조층(H4e)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 그리고 나서, 폴리실리콘이 SiO2에 대해 선택적으로 약 1150nm 깊이로 에칭된다. 이로 인해, 커패시터의 메모리 노드(Sp)가 형성된다. 예컨대, CF4-플라즈마에 의한 등방성 에칭에 의해 커패시터 유전체(Kde)의 노출된 부분이 제거된다(참고: 도 17). 메모리 노드(Sp)를 제 1 소오스/드레인 구역(S/D1e)에 전기 접속시키는 접속 소자(Ve)를 형성하기 위해, 폴리실리콘이 약 300nm의 두께로 증착되고, 제 4 보조층(H4e)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 그리고 나서, 메모리 노드(Sp)의 부분으로 고려될 수 있는 접속 소자(Ve)가 형성될 때까지, 폴리실리콘이 에칭백된다. 그 다음에, 제 2 스페이서(Sp2e) 및 제 4 보조층(H4e)이 제거될 때까지 SiO2가 에칭된다. 에천트로는 예컨대 HF가 적합하다. 열에 의한 산화에 의해 약 10nm 두께의 게이트 유전체(Gde)가 성장된다. 워드 라인(W1e) 및 게이트 전극(Gae)을 형성하기 위해, 폴리실리콘이 약 150nm의 두께로 증착되고, 워드 라인(W1e) 및 게이트 전극(Gae)이 스페이서 형태로 제 2 트렌치(G2e)의 측면에 형성될 때까지 에칭백된다. 워드 라인(W1e)은 표면(Oe) 보다 낮게 배치된다. 제 2 절연 구조물(I2e)을 형성하기 위해, SiO2가 약 500nm의 두께로 증착되고, 제 2 소오스/드레인 구역(S/D2e)이 노출될 때까지 화학적-기계적 폴리싱에 의해 평탄화된다. 그리고 나서, 텅스텐이 약 500nm의 두께로 증착되고 포토리소그래픽 방법에 의해 구조화된다. 이로 인해, 스트립형이며, 서로 평행하고, 워드 라인(W1e)에 대해 수직이고 제 2 소오스/드레인 구역(S/D2e)에 인접한 비트 라인(B1e)이 형성된다(참고: 도 18).
본 발명의 범주에서 5개 실시예의 많은 변형이 가능하다. 특히, 제시된 층, 구역 및 트렌치의 치수는 필요에 따라 임의로 조절될 수 있다. 동일한 것이 제시된 도펀트 농도에도 적용된다. 화학적-기계적으로 폴리싱하는 것 대신에 에칭백될수도 있다. 도전 타입이 바뀔 수도 있다. 콘택 재료로는 다른 도전 재료도 적합하다. 열에 의한 산화 대신에 TEOS-방법이 사용될 수도 있다. 붕소 실리케이트 유리 대신에, 예컨대 인 실리케이트 유리 또는 붕소 인 실리케이트 유리가 사용될 수도 있다. 텅스텐 대신에 예컨대, AlSiCu, 구리 또는 알루미늄이 사용될 수도 있다.
제 4 실시예에서와 같이, 실시예 1 내지 3에서 제 2 트렌치(G2d)의 바닥 구조물이 생략될 수 있다. 제 2 트렌치의 부분의 부가의 홈도 생략될 수 있다. 반대로 제 4 실시예에서 바닥 구조물이 형성될 수 있다. 바닥 구조물의 높이 설정에 대한 수직 허용오차를 얻기 위해, 제 2 트렌치가 약 200nm 깊이로 에칭될 수 있다.
실시예 2의 제 1 소오스/드레인 구역은 마스킹된 에칭에 의해 형성된(실시예 1, 3 및 4) 콘택에 의해 또는 콘택 없이(실시예 5) 제 1 커패시터 플레이트에 접속될 수 있다. 실시예 1, 3 및 4의 제 1 소오스/드레인 구역은 자기 정렬된 콘택(실시예 2)에 의해 또는 콘택 없이(실시예 5) 제 1 커패시터 플레이트에 접속될 수 있다. 실시예 5의 제 1 소오스/드레인 구역은 자기 정렬된 콘택(실시예 2)에 의해 또는 마스킹된 에칭에 의해 형성된 콘택(실시예 1, 3 및 4)에 의해 비트 라인에 접속될 수 있다.
본 발명에 의해, 메모리 셀로서 단일 트랜지스터-메모리 셀을 포함하고 특히 높은 패킹 밀도로 제조 가능한 DRAM-셀 장치 및 상기 DRAM-셀 장치의 제조 방법이 제공된다.
Claims (31)
- - 수직 MOS 트랜지스터로 형성된 선택 트랜지스터 및 메모리 커패시터를 포하는 메모리 셀을 구비하고,- 반도체 구조물이 서로 마주놓인 2개의 측면을 포함하고,- 반도체 구조물이 2개의 소오스/드레인 구역(S/D1a) 중 적어도 하나 및 그 아래 배치된 선택 트랜지스터용 채널 구역(Kaa)을 포함하고,- 소오스/드레인 구역(S/D1a)이 반도체 구조물의 2개의 측면에 인접하고,- 채널 구역(Kaa)이 게이트 유전체(Gda)가 인접한 반도체 구조물의 2개의 측면 중 하나에 인접하고,- 제 1 워드 라인(W1a)에 접속된 게이트 전극(Gaa)이 게이트 유전체(Gda)에 인접하고,- 채널 형성을 방지하는 소자가 반도체 구조물의 2개의 측면 중 다른 하나에 채널 구역(Kaa)의 높이로 배치되고,- 제 2 워드 라인(W1a)은 채널 형성을 방지하는 소자 옆에 그리고 반도체 구조물의 외부에 배치되고,- 제 1 소오스/드레인 구역(S/D1a)이 메모리 커패시터에 접속되고,- 제 2 소오스/드레인 구역(S/D2a)이 워드 라인에 대해 횡으로 뻗은 비트 라인(B1a)에 접속되는 것을 특징으로 하는 DRAM-셀 장치.
- 제 1항에 있어서,채널 형성을 방지하는 소자가 채널 스톱 구역(Ca)인 것을 특징으로 하는 DRAM-셀 장치.
- 제 1항 또는 2항에 있어서,- 제 2 소오스/드레인 구역(S/D2e)이 기판(1e)의 표면에 대해 수직인 축선(A)에 대해 제 1 소오스/드레인 구역(S/D1e) 상부에 배치되고,- 메모리 커패시터가 기판(1e)의 내부에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
- 제 1항 또는 2항에 있어서,- 제 1 소오스/드레인 구역(S/D1d)이 기판(1d)의 표면(Od)에 대해 수직인 축선(A)에 대해 제 2 소오스/드레인 구역(S/D2d)의 상부에 배치되고,- 제 2 소오스/드레인 구역(S/D2d)이 비트 라인(B1d)의 부분이고,- 인접한 비트 라인(B1d)이 제 1 절연 구조물(I1d)에 의해 서로 분리되는 것을 특징으로 하는 DRAM-셀 장치.
- 제 1항 또는 2항에 있어서,- 비트 라인이 기판(1a)의 표면(Oa)에 대해 수직인 축선(A)에 대해 제 2 소오스/드레인 구역(S/D2a)의 하부 및 측면에 배치되고,- 비트 라인(B1a)이 도전 구조물을 통해 제 2 소오스/드레인 구역(S/D2a)에 접속되고,- 채널 구역(Kaa)이 제 2 소오스/드레인 구역(S/D2a)위에 그리고 제 1 소오스/드레인 구역(S/D1a)이 채널 구역(Kaa) 위에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
- 제 5항에 있어서,- 제 2 확산 구역(D2b)이 비트 라인(B1b)을 둘러싸고,- 기판(1b)이 제 1 도전 타입으로 도핑되고,- 제 2 확산 구역(D2b)이 제 1 도전 타입과는 반대인 제 2 도전 타입으로 도핑되고,- 도전 구조물이 제 1 확산 구역을 둘러싸는 것을 특징으로 하는 DRAM-셀 장치.
- 제 5항에 있어서,- 비트 라인(B1c)이 제 3 절연 구조물(I3c)에 의해 기판(1c)으로부터 전기 절연되고,- 도전 구조물(Lc)이 도핑된 폴리실리콘 및 제 1 확산 구역(D1c)을 포함하는 것을 특징으로 하는 DRAM-셀 장치.
- 제 5항에 있어서,- 비트 라인(B1a)이 제 2 도전 타입으로 도핑된 구역으로서 제 2 도전 타입과는 반대인 제 1 도전타입으로 도핑된 기판(1a)의 내부에 배치되고,- 도전 구조물이 제 1 확산 구역(D1a)을 둘러싸는 것을 특징으로 하는 DRAM-셀 장치.
- 제 1항 또는 2항에 있어서,- 폴디드 비트 라인(B1a)을 포함하고,- 워드 라인(W1a) 및 비트 라인(B1a)이 직선으로 뻗고,- 제 2 트렌치(G2a)를 따라 각각 2개의 워드 라인(W1a)이 뻗고,- 워드 라인(W1a) 중 하나를 따라 인접한 메모리 셀의 반도체 구조물의 제 1 측면이 제 2 트렌치(Ga2) 중 하나의 제 1 측면(2F1a)과 일치하고,- 워드 라인(W1a)을 따라 인접한 메모리 셀의 반도체 구조물의 제 2 측면이 인접한 제 2 트렌치(G2a)의 제 2 측면(2F2a)과 일치하고,- 워드 라인(W1a)을 따라 서로 인접한 메모리 셀의, 채널 형성을 방지하는 소자가 제 2 트렌치(G2a)의 제 1 측면(2F1a) 및 인접한 제 2 트렌치(G2a)의 제 2 측면(2F2a)에 교대로 배치되고,- 워드 라인(W1a)을 따라 인접한 제 2 메모리 셀의 선택 트랜지스터의 게이트 전극(Gaa)이 워드 라인(W1a)에 접속되고,- 게이트 전극(Gaa)이 워드 라인(W1a)의 부분인 것을 특징으로 하는 DRAM-셀 장치.
- 제 9항에 있어서,비트 라인(B1a)을 따라 인접한 메모리셀의, 채널 형성을 방지하는 소자가 모두 제 2 트렌치(G2a)의 제 1 측면(2F1a) 또는 모두 제 2 측면(2F2a)에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
- 제 1항 또는 2항에 있어서,- 워드 라인(W1d) 및 비트 라인(B1d)이 직선으로 뻗고,- 제 2 트렌치(G2d)를 따라 각각 하나의 워드 라인(W1d)이 뻗고,- 비트 라인(W1d)을 따라 인접한 메모리 셀의 반도체 구조물의 제 1 측면이 제 2 트렌치(G2d)의 제 1 측면과 일치하고,- 워드 라인(W1d)을 따라 인접한 메모리 셀의 반도체 구조물의 제 2 측면이 다른 제 2 트렌치(G2d)의 제 2 측면(2F2d)과 일치하고,- 비트 라인(B1d)을 따라 인접한 메모리 셀의, 채널 형성을 방지하는 소자가 모두 제 2 트렌치(G2d)의 제 1 측면 또는 모두 제 2 측면(2F2d)에 배치되고,- 워드 라인(W1d)을 따라 인접한 제 2 메모리 셀의 선택 트랜지스터의 게이트 전극(Gad)이 워드 라인(W1d)에 접속되고,- 게이트 전극(Gad)이 워드 라인(W1d)의 부분인 것을 특징으로 하는 DRAM-셀 장치.
- 제 11항에 있어서,메모리 셀의, 채널 형성을 방지하는 소자가 모두 제 2 트렌치(G2d)의 제 1 측면에 또는 모두 제 2 측면(2F2d)에 배치되는 것을 특징으로 하는 DRAM-셀 장치.
- - 서로 평행한 제 2 트렌치(G2a)가 기판(1a)에 형성됨으로써, 2개의 소오스/드레인 구역(S/D1a) 중 적어도 하나 및 그 아래 배치된 수직 선택 트랜지스터의 채널 구역(Kaa)을 포함하는 반도체 구조물이 2개의 제 2 트렌치(G2a) 사이에 형성되고, 소오스/드레인 구역(S/D1a)이 제 2 트렌치(G2a)에 의해 형성된, 반도체 구조물의 서로 마주 놓인 2개의 측면에 인접하고,- 반도체 구조물의 2개의 측면 중 하나가 마스킹되고 2개의 측면 중 다른 하나는 경사 주입됨으로써, 반도체 구조물내에 채널 구역(Kaa)의 높이로 채널 스톱 구역(Ca)이 형성되고,- 반도체 구조물의 2개의 측면은 게이트 유전체(Gda)를 포함하고,- 제 2 트렌치(G2a)내에 워드 라인(W1a)이 형성되고,- 2개의 소오스/드레인 구역(S/D1a) 중 제 1 소오스/드레인 구역에 접속된 메모리 커패시터가 형성되고,- 워드 라인(W1a)에 대해 횡으로 뻗으며, 2개의 소오스/드레인 구역(S/D1a) 중 제 2 소오스/드레인 구역에 접속된 비트 라인(B1a)이 형성되는 것을 특징으로 하는 DRAM-셀 장치의 제조 방법.
- 제 13항에 있어서,- 제 2 트렌치(G2a)의 형성 후 도전 물질이 증착된 다음, 제 2 트렌치(G2a)내에 스페이서 형태의 2개의 워드 라인(W1a)이 형성될 때까지 에칭백됨으로써, 워드 라인(W1a)이 형성되고,- 워드 라인(W1a) 중 하나를 따라 인접한 메모리 셀의, 채널 스톱 구역(Ca)이 워드 라인(W1a)이 배치된 제 2 트렌치(G2a)의 제 1 측면(2F1a)에 그리고 제 2 트렌치(G2a) 중 인접한 제 2 트렌치(G2a)의 제 2 측면(2F2a)에 교대로 인접하도록 형성되는 것을 특징으로 하는 제조 방법.
- 제 13항에 있어서,- 제 2 트렌치(G2d)가 도전 물질로 채워짐으로써, 워드 라인(W1a)이 형성되고,- 비트 라인(B1d)을 따라 인접한 메모리 셀의 채널 스톱 구역(Ca)이 모두 제 2 트렌치(G2d)의 제 1 측면에 또는 모두 제 2 측면(2F2d)에 인접하도록 형성되는 것을 특징으로 하는 제조 방법.
- 제 13항 내지 15항 중 어느 한 항에 있어서,- 하부에 채널 구역(Kab)이 배치된 소오스/드레인 구역(S/D1b) 위에, 절연 물질로 이루어진 제 1 보조층(H1b) 및 반도체 물질로 이루어진 제 2 보조층(H2b)이 형성되고,- 워드 라인(W1b)의 형성 후에a) 절연 물질이 증착된 다음, 제 2 보조층(H2b)이 노출될 때까지 평탄화됨으로써, 제 2 절연 구조물(I2b)이 형성되고,b) 반도체 물질이 절연 물질에 대해 선택적으로 에칭됨으로써, 제 2 보조층(H2b)이 제거되고,c) 제 1 보조층(H1b)이 제거되고 제 1 소오스/드레인 구역(S/D1b) 또는 제 2 소오스/드레인 구역(S/D2e)이 노출될 때까지 절연 물질이 에칭되고,d) 도전 물질이 증착되고 에칭됨으로써 콘택(Kb)이 형성되는 방식으로,콘택(Kb)이 소오스/드레인 구역(S/D1b)에 대해 자기 정렬되도록 형성되는 것을 특징으로 하는 제조 방법.
- 제 16항에 있어서,- 채널 구역(Kae)용 층(SKe)내에 제 2 소오스/드레인 구역(S/D2e)용의, 서로 평행한 스트립형 구역(Ge)이 형성되고,- 제 2 소오스/드레인 구역(S/D2e)의 상부에 또는 제 2 보조층(H2e)의 상부에 절연물질로 이루어진 제 4 보조층(H4e), 반도체 물질로 이루어진 제 5 보조층(H5e) 및 절연 물질로 이루어진 제 3 보조층(H3e)이 형성되고,- 제 2 트렌치(G2e)를 형성하기 위해, 적어도 제 3 보조층(H3e), 제 4 보조층(H4e) 및 제 5 보조층(H5e)이 구조화되고,- 반도체 물질이 에칭됨으로써, 제 2 트렌치(G2e)가 형성되고, 이 때 제 3 보조층(H3e)이 마스크로 작용하고,- 후속해서 제 3 보조층(H3e)이 제거되고,- 채널 스톱 구역(Ce)의 형성 후에 절연물질이 증착된 다음, 제 5 보조층(H5)이 노출될 때까지 평탄화되고,- 제 2 소오스/드레인 구역(S/D2e)용 구역(Ge)을 커버하지 않는 마스크를 이용해서, 절연물질이 부분적으로 제거되고, 이 때 제 5 보조층(H5e)이 제 4 보조층(H4e)을 보호하고,- 제 1 소오스/드레인 구역(S/D1e)이 주입 및 템퍼링에 의해 제 2 트렌치(G2e)의 바닥에 인접하도록 형성되고,- 반도체 재료가 에칭되고 커패시터 유전체(Kde)가 형성된 다음, 도전 물질이 증착되고, 메모리 노드의 높이가 제 1 소오스/드레인 구역(S/D1)의 영역에 놓일 때까지 에칭됨으로써, 제 5 보조층(H5e)이 제거되고 제 4 보조층(H4e)이 제 2 소오스/드레인 구역(S/D2e) 또는 제 2 보조층(H2e)을 보호하는 방식으로, 커패시터의 메모리 노드(Sp)가 형성되고,- 후속해서 커패시터 유전체(Kde)가 부분적으로 제거되고 도전 물질이 증착되고 에칭백됨으로써, 메모리 노드(Sp)가 각각 제 1 소오스/드레인 구역(S/D1e) 중 하나에 접속되고,- 후속해서 게이트 유전체(Gde)가 형성되고,- 후속해서 워드 라인(W1e)이 형성되는 것을 특징으로 하는 제조 방법.
- 제 13항 또는 14항에 있어서,- 제 1 소오스/드레인 구역(S/D1a)이 기판(1a)의 표면(Oa)에 대해 수직인 축선(A)에 대해 제 2 소오스/드레인 구역(S/D2a)의 상부에 형성되고,- 서로 평행한 제 1 트렌치(G1a)가 형성되고,- 제 1 트렌치(G1a)가 제 1 트렌치(G1a)의 상부 에지까지 비트 라인(B1a)에 인접한 절연 물질로 적어도 부분적으로 채워지고,- 마스크를 이용해서 절연 물질 및 반도체 물질이 에칭됨으로써, 제 1 트렌치(G1a) 보다 부분적으로 더 평평한 제 2 트렌치(G2a)가 제 1 트렌치(G1a)에 대해 횡으로 형성되고,- 절연 재료로부터 제 1 절연 구조물(I1a)이 형성되고, 상기 절연 구조물(I1a)은 제 2 트렌치(G2a)를 따라 인접한 메모리 셀을 서로 분리시키는 것을 특징으로 하는 제조 방법.
- 제 18항에 있어서,적어도 제 2 트렌치(G2a)를 채우는 재료가 증착된 다음, 축선(A)에 대해 제 2 트렌치(G2a)의 원래 최대 깊이 보다 깊은 깊이까지 에칭됨으로써, 평평한 바닥을 형성하는 바닥 구조물(Ba)이 제 2 트렌치(G2a)에 형성되는 것을 특징으로 하는 제조 방법.
- 제 18항에 있어서,- 제 2 소오스/드레인 구역(S/D2a)상에 제 1 절연 구조물(I1a)을 형성한 후에 절연물질로 이루어진 제 1 보조층(H1a)이 형성되고 구조화되며,- 워드 라인(W1a)이 부분적으로 제 1 보조층(H1a)에 인접하도록 형성되는 것을 특징으로 하는 제조 방법.
- 제 20항에 있어서,- 제 2 소오스/드레인 구역(S/D2a)상에 또는 제 1 보조층(H1a)상에 제 1 절연 구조물(I1a)을 형성한 후에, 제 2 보조층(H2a) 및 그 위에 제 3 보조층(H3a)이 형성되고,- 제 2 트렌치(G2a)를 형성하기 위해 제 2 보조층(H2a) 및 제 3 보조층(H3a)이 구조화되고,- 반도체 재료가 에칭됨으로써, 제 2 트렌치(G2a)가 형성되고, 이때 제 3 보조층(H3a)은 제 1 마스크로서 작용하고,- 제 2 트렌치(G2a)의 바닥 구조물(Ba)을 형성할 때 제 2 보조층(H2a)이 제 2 마스크로 작용하는 것을 특징으로 하는 제조 방법.
- 제 13항 또는 14항에 있어서,- 제 1 소오스/드레인 구역(S/D1d)이 기판(1d)의 표면(Od)에 대해 수직인 축선(A)에 대해 제 2 소오스/드레인 구역(S/D2d) 상부에 형성되고,- 제 2 소오스/드레인 구역(S/D2d)이 비트 라인(B1d)의 부분으로 형성되고,- 인접한 비트 라인(B1d)을 전기적으로 서로 절연시키는 제 1 절연 구조물(I1d)이 형성되는 것을 특징으로 하는 제조 방법.
- 제 18항에 있어서,- 제 1 소오스/드레인 구역(S/D1d)이 기판(1d)의 표면(Od)에 대해 수직인 축선(A)에 대해 제 2 소오스/드레인 구역(S/D2d) 상부에 형성되고,- 제 2 소오스/드레인 구역(S/D2d)이 비트 라인(B1d)의 부분으로 형성되고,- 인접한 비트 라인(B1d)을 전기적으로 서로 절연시키는 제 1 절연 구조물(I1d)이 형성되는 것을 특징으로 하는 제조 방법.
- 제 23항에 있어서,- 비트 라인(B1d)용 층(SBd), 그 위에 채널 구역(Kad)용 층(SKd) 및 그 위에 제 1 소오스/드레인 구역(S/D1d)용 층(SSd)이 형성되고,- 제 1 트렌치(G1d)가 비트 라인(B1d)용 층(SBd)을 분리시키도록 형성됨으로써, 비트 라인(Bld) 및 제 2 소오스/드레인 구역(S/D2d)이 비트 라인(B1d)의 부분으로 형성되고,- 제 1 트렌치(G1d)가 절연물질로 채워짐으로써, 비트 라인(B1d)을 서로 전기 절연시키는 제 1 절연 구조물(I1d)이 형성되고,- 제 2 트렌치(G2d)가 비트 라인(B1d)용 층(SBd)의 분리 없이 상기 층(SBd)내로 뻗도록 형성됨으로써, 제 1 소오스/드레인 구역(S/D1d), 채널 구역(Kad) 및 비트 라인(B1d)의 부분으로서 제 2 소오스/드레인 구역(S/D2d)이 형성되는 것을 특징으로 하는 제조 방법.
- 제 13항 또는 14항에 있어서,- 비트 라인(Bla)이 반도체 물질을 함유하는 기판(1a)의 표면(Oa)에 대해 수직인 축선(A)에 대해 선택 트랜지스터의 제 2 소오스/드레인 구역(S/D2a)의 하부 및 측면에 형성되고,- 비트 라인(B1a)을 제 2 소오스/드레인 구역(S/D2a)에 접속시키는 도전 구조물(L1a)이 형성되고,- 선택 트랜지스터의 채널 구역(Kaa)이 제 2 소오스/드레인 구역(S/D2a) 위에 그리고 선택 트랜지스터의 제 1 소오스/드레인 구역(S/D1a)이 채널 구역(Kaa) 위에 형성되는 것을 특징으로 하는 제조 방법.
- 제 18항에 있어서,- 비트 라인(Bla)이 반도체 물질을 함유하는 기판(1a)의 표면(Oa)에 대해 수직인 축선(A)에 대해 선택 트랜지스터의 제 2 소오스/드레인 구역(S/D2a)의 하부 및 측면에 형성되고,- 비트 라인(B1a)을 제 2 소오스/드레인 구역(S/D2a)에 접속시키는 도전 구조물(L1a)이 형성되고,- 선택 트랜지스터의 채널 구역(Kaa)이 제 2 소오스/드레인 구역(S/D2a) 위에 그리고 선택 트랜지스터의 제 1 소오스/드레인 구역(S/D1a)이 채널 구역(Kaa) 위에 형성되는 것을 특징으로 하는 제조 방법.
- 제 26항에 있어서,- 비트 라인(B1a)이 제 1 트렌치(G1a)를 따라 형성되고,- 제 1 절연 구조물(I1a)이 비트 라인(B1a) 위에 형성되는 것을 특징으로 하는 제조 방법.
- 제 27항에 있어서,- 비트 라인(B1b)을 형성하기 위해 제 1 트렌치(G1b)가 부분적으로 제 2 도전 타입으로 도핑된 폴리실리콘으로 채워지고,- 템퍼링에 의해 도펀트가 도핑된 폴리실리콘으로부터 주변으로 확산됨으로써, 비트 라인(B1b)을 기판(1b)으로부터 분리시키는 제 2 확산구역(D2b)이 형성되고,- 기판(1b)이 제 2 도전 타입과 반대인 제 1 도전 타입으로 도핑되고,- 제 2 소오스/드레인 구역(S/D2b)이 주입 및 템퍼링에 의해 제 2 트렌치(G2b)의 바닥에 인접하도록 형성되고,- 제 1 트렌치(G1b)가 제 2 트렌치(G2b)와 교차하는 영역에서 절연물질이 제거됨으로써, 비트 라인이 부분적으로 노출되고 경사 주입에 의해 제 2 트렌치(G2b)의 내부에 제 1 확산 구역이 형성되는 방식으로, 도전 구조물이 형성되는 것을 특징으로 하는 제조 방법.
- 제 27항에 있어서,- 기판(1c)으로부터 비트 라인(B1c)을 분리하기 위해, 제 1 트렌치의 측면에 제 3 절연 구조물(I3c)이 제공되고,- 후속해서 비트 라인(B1c)을 형성하기 위해 제 1 트렌치(G1c)가 부분적으로 도전 물질로 채워지고,- 제 2 도전 타입으로 도핑된 제 2 소오스/드레인 구역(S/D2c)이 주입 및 템퍼링에 의해 제 2 트렌치(G2c)의 바닥에 인접하도록 형성되고,- a) 제 1 트렌치(G1c)와 부분적으로 중첩되고 부분적으로 중첩되지 않는, 제 2 트렌치(G2c)의 영역에서 절연 물질이 제거됨으로써, 비트 라인이 부분적으로 노출되고,b) 제 2 도전 타입으로 도핑된 폴리실리콘이 증착되어 에칭백되고,c) 템퍼링에 의해 도핑된 폴리실리콘의 도펀트가 주변으로 확산됨으로써, 도핑된 폴리실리콘을 기판(1c)으로부터 분리시키는 제 1 확산 구역(D1c)이 형성되는 방식으로, 도핑된 폴리실리콘 및 제 1 확산 구역(D1c)을 포함하는 도전 구조물(L)이 형성되는 것을 특징으로 하는 제조 방법.
- 제 27항에 있어서,- 기판(1a)이 제 1 도전 타입으로 도핑되고,- 제 1 도전 타입과는 반대인 제 2 도전 타입으로 도핑된 비트 라인(B1a)이 주입 및 템퍼링에 의해 제 1 트렌치(G1a)의 바닥에 인접하도록 형성되고,- 제 2 소오스/드레인 구역(S/D2a)이 주입 및 템퍼링에 의해 제 2 트렌치(G2a)의 바닥에 인접하도록 형성되고,- 제 1 트렌치(G1a)가 제 2 트렌치(G2a)와 교차하는 영역에서 절연 물질이 제거됨으로써, 비트 라인(B1a)이 부분적으로 노출되고, 경사 주입에 의해 제 2 트렌치(G2a)의 내부에 제 1 확산 구역(D1a)이 형성되는 방식으로, 도전 구조물이 형성되는 것을 특징으로 하는 제조 방법.
- 제 27항에 있어서,- 제 2 소오스/드레인 구역(S/D2a)이 주입 및 템퍼링에 의해 제 2 트렌치(G2a)의 바닥에 인접하도록 형성되고,- 제 2 소오스/드레인 구역(S/D2a)의 주입 후에 그리고 도전 구조물의 형성 전에 반도체 물질이 에칭됨으로써, 제 2 트렌치(G2a)가 부분적으로 더 깊어 지지만, 항상 비트 라인(B1a) 보다 높고,- 도전 구조물의 형성 후에, 제 2 트렌치(G2a)의 바닥 구조물(Ba)이 형성되는 것을 특징으로 하는 제조 방법.
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| E902 | Notification of reason for refusal | ||
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