CN112582397A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN112582397A
CN112582397A CN202010692723.8A CN202010692723A CN112582397A CN 112582397 A CN112582397 A CN 112582397A CN 202010692723 A CN202010692723 A CN 202010692723A CN 112582397 A CN112582397 A CN 112582397A
Authority
CN
China
Prior art keywords
gate
insulating layer
layer
capacitor
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010692723.8A
Other languages
English (en)
Other versions
CN112582397B (zh
Inventor
黄则尧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112582397A publication Critical patent/CN112582397A/zh
Application granted granted Critical
Publication of CN112582397B publication Critical patent/CN112582397B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开一种半导体装置及其制造方法。该半导体装置包括一栅极结构，其包括内凹设置的一栅极底部绝缘层、一栅极顶部绝缘层设置于该栅极底部绝缘层上、一栅极顶部导电层设置于该栅极顶部绝缘层上以及一栅极填充层设置于该栅极顶部导电层上，以及一电容结构，包括内凹设置的一电容底部绝缘层、一电容底部导电层设置于该电容底部绝缘层上、一电容顶部绝缘层设置于该电容底部导电层上、一电容顶部导电层设置于该电容顶部绝缘层上以及一电容填充层设置于该电容顶部导电层上。该栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。

Description

半导体装置及其制造方法
技术领域
本公开主张2019/09/27申请的美国正式申请案第16/585,461号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体装置及其制造方法。更具体地，本公开涉及一种具有同时形成的栅极结构与电容结构的半导体装置与其相关制造方法。
背景技术
半导体装置被用于各种电子设备的应用当中，例如个人电脑、手机、数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体装置的尺寸不断地缩小。然而，半导体装置微型化的过程使其制造方面遭遇着各种问题，制造的复杂度也持续的提高。因此，在提高半导体装置的质量、良率、效能、可靠性和降低制造复杂度等方面仍然面临挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体装置，包括一栅极结构，其包括内凹设置的一第一栅极底部绝缘层、一第一栅极顶部绝缘层设置于该第一栅极底部绝缘层上、一第一栅极顶部导电层设置于该第一栅极顶部绝缘层上以及一第一栅极填充层设置于该第一栅极顶部导电层上，以及一电容结构，包括内凹设置的一电容底部绝缘层、一电容底部导电层设置于该电容底部绝缘层上、一电容顶部绝缘层设置于该电容底部导电层上、一电容顶部导电层设置于该电容顶部绝缘层上以及一电容填充层设置于该电容顶部导电层上。该第一栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。
在本公开的一些实施例中，该半导体装置还包括一第二栅极结构和该第一栅极结构相邻设置。
在本公开的一些实施例中，该第二栅极结构包括内凹设置的一第二栅极底部绝缘层、一第二栅极底部导电层设置于该第二栅极底部绝缘层上、一第二栅极顶部导电层设置于该第二栅极底部导电层上以及一第二栅极填充层设置于该第二栅极顶部导电层上，其中该第二栅极底部绝缘层和该第一栅极底部绝缘层是由相同材料所形成。
在本公开的一些实施例中，该半导体装置还包括一基底与一第一绝缘膜，该第一绝缘膜设置于该基底上，其中该第一栅极结构、该第二栅极结构及该电容结构设置于该第一绝缘膜中。
在本公开的一些实施例中，该半导体装置还包括一隔离层设置于该基底中并限定出一第一主动区域、一第二主动区域相邻于该第一主动区域以及一第三主动区域相邻于该第二主动区域。
在本公开的一些实施例中，该半导体装置还包括多个第一副掺杂区域设置于该第一主动区域中，该多个第一副掺杂区域分别对应地相邻于该第一栅极结构的底部的两侧。
在本公开的一些实施例中，该半导体装置还包括多个第一应力区域分别对应地相邻于该多个第一副掺杂区域。
在本公开的一些实施例中，该第二栅极结构还包括一第二栅极顶部绝缘层，该第二栅极顶部绝缘层设置于该第二栅极底部导电层与该第二栅极顶部导电层之间。
在本公开的一些实施例中，该第二栅极顶部绝缘层的厚度小于或等于该第一栅极顶部绝缘层的厚度。
在本公开的一些实施例中，该第一栅极底部绝缘层的厚度和该电容底部绝缘层的厚度相同。
在本公开的一些实施例中，该第一栅极顶部绝缘层的厚度和该电容顶部绝缘层的厚度相同，且该第一栅极顶部绝缘层和该电容顶部绝缘层是由相同材料所形成。
在本公开的一些实施例中，该第一栅极顶部导电层的厚度与该电容顶部导电层的厚度相同，且该第一栅极顶部导电层和该电容顶部导电层是由相同材料所形成。
在本公开的一些实施例中，该半导体装置还包括一基底，其中该第一栅极结构、该第二栅极结构及该电容结构设置于该基底中。
本公开的另一方面提供一种半导体装置的制造方法，其包括同时地形成一第一栅极结构与一电容结构；该第一栅极结构包括内凹形成的一第一栅极底部绝缘层、一第一栅极顶部绝缘层形成于该第一栅极底部绝缘层上、一第一栅极顶部导电层形成于该第一栅极顶部绝缘层上以及一第一栅极填充层形成于该第一栅极顶部导电层上，以及一电容结构，包括内凹形成的一电容底部绝缘层、一电容底部导电层形成于该电容底部绝缘层上、一电容顶部绝缘层形成于该电容底部导电层上、一电容顶部导电层形成于该电容顶部绝缘层上以及一电容填充层形成于该电容顶部导电层上；该第一栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。
本公开的一些实施例中，该半导体装置的制造方法还包括与该第一栅极结构和该电容结构同时形成的一第二栅极结构，其中该第二栅极结构是相邻于该第一栅极结构。
在本公开的一些实施例中，该第二栅极结构包括内凹形成的一第二栅极底部绝缘层、一第二栅极底部导电层形成于该第二栅极底部绝缘层上、一第二栅极顶部导电层形成于该第二栅极底部导电层上以及一第二栅极填充层形成于该第二栅极顶部导电层上，其中该第二栅极底部绝缘层和该第一栅极底部绝缘层是由相同材料所形成。
在本公开的一些实施例中，该半导体装置的制造方法还包括一基底与一第一绝缘膜，该第一绝缘膜形成于该基底上，其中该第一栅极结构、该第二栅极结构及该电容结构形成于该第一绝缘膜中。
在本公开的一些实施例中，该半导体装置的制造方法还包括一基底，其中该第一栅极结构、该第二栅极结构及该电容结构形成于该基底中。
在本公开的一些实施例中，该第一栅极底部绝缘层的厚度和该电容底部绝缘层的厚度相同。
在本公开的一些实施例中，该第一栅极顶部绝缘层的厚度和该电容顶部绝缘层的厚度相同，且该第一栅极顶部绝缘层和该电容顶部绝缘层是由相同材料所形成。
根据本公开的半导体装置的设计，该第一栅极结构、该第二栅极结构与该电容结构的元件的厚度以及材料是相同；故，所述的元件将能被同时地制造。因此，制造该半导体装置的复杂度得以降低。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。
图2为示意图，以俯视图例示图1中的半导体装置。
图3至图7为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
图8为示意图，以流程图例示本公开于一实施例中的半导体装置的制造方法。
图9至图33为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。
图34至图36为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。
其中，附图标记说明如下：
1：半导体装置
10：方法
20：阵列区
30：周边区
101：基底
103：隔离层
105：第一主动区域
107：第二主动区域
109：第三主动区域
201：第一井
203：第二井
205：间隙壁
207：第一副掺杂区域
209：第二副掺杂区域
211：第一应力区域
213：第二应力区域
215：第一绝缘膜
217：第一沟渠
219：第二沟渠
221：第三沟渠
223：第一重掺杂区域
225：外延区域
227：第二重掺杂区域
301：第一绝缘层
303：第一导电层
305：第二绝缘层
307：第二导电层
309：填充层
401：第一栅极结构
403：第一栅极底部绝缘层
405：第一栅极顶部绝缘层
407：第一栅极顶部导电层
409：第一栅极填充层
411：第一栅极覆盖层
501：第二栅极结构
503：第二栅极底部绝缘层
505：第二栅极底部导电
507：第二栅极顶部导电层
509：第二栅极填充层
511：第二栅极顶部绝缘层
513：第二栅极覆盖层
601：电容结构
603：电容底部绝缘层
605：电容底部导电层
607：电容顶部绝缘层
609：电容顶部导电层
611：电容填充层
613：电容覆盖层
701：牺牲用底部层
703：牺牲用顶部层
705：第一遮罩层
707：第一牺牲用结构
709：第二牺牲用结构
711：第三牺牲用结构
713：间隙壁层
715：第二遮罩层
717：第三遮罩层
719：第四遮罩层
721：第五遮罩层
723：第六遮罩层
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对第一主动区域105应Z轴的箭头的相反方向。
图1为示意图，以剖面图例示本公开于一实施例中的半导体装置。图2为示意图，以俯视图例示图1中的半导体装置。
本实施例公开一种半导体装置1，其包括一基底101、一隔离层103、多个井、多个副掺杂区域(doped subregions)、多个应力区域(stress regions)、多个间隙壁205、一第一栅极结构401、一第二栅极结构501及一电容结构601。
参照图1和图2，在所示的实施例中，该基底101包括一阵列区20和一周边区30。于图2的俯视视角下，该阵列区20设置于该基底101的中间，该周边区30环绕该阵列区20。该基底101是由硅、硅锗、砷化镓或其他适合的半导体材料所形成。此外，该基底101是为绝缘层上覆半导体例如绝缘层上覆硅(silicon on insulator)。
参照图1和图2，在所示的实施例中，该隔离层103设置于该基底101中(图1中仅示出四个隔离层103，但于其他实施例中亦可使用其他数量的隔离层)。该隔离层103由一绝缘材料所形成。该绝缘材料例如氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)或掺杂氟的硅酸盐(fluoride-doped silicate)。该隔离层103限定多个主动区域于该基底101中。该多个主动区域包括一第一主动区域105、一第二主动区域107和一第三主动区域109。该第一主动区域105、该第二主动区域107和该第三主动区域109是设置于该周边区30。该第一主动区域105和该第二主动区域107是相邻设置。该第三主动区域109相邻设置于该第二主动区域107。或者，在所示的另一实施例中，该第三主动区域109相邻设置于该第一主动区域105；或该第三主动区域109和该第二主动区域107或该第一主动区域105彼此间是隔开。
在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。
参照图1和图2，在所示的实施例中，该多个井设置于该基底101中。更具体地，该多个井分别设置于该第一主动区域105和该第二主动区域107中。该多个井包括一第一井201和一第二井203。该第一井201设置于该基底101的第一主动区域105中。该第一井201是以一掺质(dopant)掺杂，该掺质是为硼(boron)。该第二井203设置于该基底101的第二主动区域107中。该第二井203是以一掺质掺杂，该掺质是为磷(phosphorus)、砷(arsenic)或锑(antimony)。
参照图1和图2，在所示的实施例中，一第一绝缘膜215设置于该基底101上。该第一绝缘膜215是由氮化硅、氧化硅、氮氧化硅、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、氟硅酸盐玻璃(fluoride silicate glass)、掺杂碳的氧化硅(carbon-doped silicon oxide)、或其组合所形成，但并不以此为限。
参照图1和图2，在所示的实施例中，该第一栅极结构401设置于该第一绝缘膜215中并位于该基底101的第一主动区域105的上方。该第一栅极结构401的底部直接和该基底101的顶面接触。该第一栅极结构401包括一第一栅极底部绝缘层403、一第一栅极顶部绝缘层405、一第一栅极顶部导电层407以及一第一栅极填充层409。
参照图1和图2，在所示的实施例中，该第一栅极底部绝缘层403内凹地设置于该第一绝缘膜215中并位于该第一主动区域105的上方。该第一栅极底部绝缘层403的底部直接和该基底101的顶面接触。该第一栅极底部绝缘层403的厚度是约0.5纳米和约5.0纳米之间。优选地，该第一栅极底部绝缘层403的厚度约0.5纳米和约2.5纳米之间。然而，该第一栅极底部绝缘层403的厚度可根据情况调整至适当的范围。
该第一栅极底部绝缘层403是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0。(若未另外说明，本公开的说明书中所提及的介电常数皆是相对于真空而言)。该绝缘材料是为氧化铪(hafnium oxide)、锆酸铪(hafnium zirconium oxide)、氧化镧铪(hafnium lanthanum oxide)、硅酸铪(hafnium silicon oxide)、氧化铪钽(hafniumtantalum oxide)、氧化铪钛(hafnium titanium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、硅酸铝(aluminum silicon oxide)、氧化钛(titanium oxide)、五氧化二钽(tantalum pentoxide)、氧化镧(lanthanum oxide)、硅酸镧(lanthanum siliconoxide)、钛酸锶(strontium titanate)、铝酸镧(lanthanum aluminate,)、氧化钇(yttriumoxide)、三氧化镓(III)(gallium(III)trioxide)、氧化镓钆(gadolinium galliumoxide)、钛酸锆铅(lead zirconium titanate)、钛酸锶钡(barium strontium titanate)、或其混合物。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。
此外，一界面层(interfacial layer，图中未示出)分别设置于该基底101的顶面与该第一栅极底部绝缘层403之间以及该第一绝缘膜215与该第一栅极底部绝缘层403之间。该界面层分别能提升该第一栅极底部绝缘层403与该基底101之间的界面性质以及该第一栅极底部绝缘层403与该第一绝缘膜215之间的界面性质。该界面层是由氧化硅所形成。该界面层的厚度是约5埃和约20埃之间。
参照图1和图2，在所示的实施例中，该第一栅极顶部绝缘层405设置于该第一栅极底部绝缘层403上。该第一栅极顶部绝缘层405是由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似物所形成。由氧化硅所形成的该第一栅极顶部绝缘层405以及由介电常数约当4.0或大于4.0的绝缘材料所形成的第一栅极底部绝缘层403将能降低该基底101在表面的电场，借此降低漏电电流(leakage current)。或者，在所示的另一实施例中，该第一栅极顶部绝缘层405是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0。
参照图1和图2，在所示的实施例中，该第一栅极顶部导电层407设置于该第一栅极顶部绝缘层405上。该第一栅极顶部导电层407是由一材料所形成，该材料包括钛、氮化钛、铝、铝钛(titanium aluminum)、氮化铝钛(titanium aluminum nitride)、氮化钽、碳化钽(tantalum carbide)、氮化钽硅(tantalum silicon nitride)、锆或锰。该第一栅极顶部导电层407的厚度是约10埃和约200埃之间。优选地，该第一栅极顶部导电层407的厚度约10埃和约100埃之间。
参照图1和图2，在所示的实施例中，该第一栅极填充层409设置于该第一栅极顶部导电层407上。该第一栅极填充层409的顶面和该第一绝缘膜215的顶面等高。该第一栅极填充层409是由一导电材料所形成，该导电材料是为钨或铝。
参照图1和图2，在所示的实施例中，该第二栅极结构501设置于该第一绝缘膜215中并位于该基底101的第二主动区域107的上方。该第二栅极结构501相邻设置于该第一栅极结构401。该第二栅极结构501的底部直接和该基底101的顶面接触。该第二栅极结构501包括一第二栅极底部绝缘层503、一第二栅极底部导电层505、一第二栅极顶部导电层507以及一第二栅极填充层509。
参照图1和图2，在所示的实施例中，该第二栅极底部绝缘层503内凹地设置于该第一绝缘膜215中并位于该第二主动区域107的上方。该第二栅极底部绝缘层503的底部直接和该基底101的顶面接触。该第二栅极底部绝缘层503的厚度和该第一栅极底部绝缘层403的厚度相同。该第二栅极底部绝缘层503和该第一栅极底部绝缘层403是由相同材料所形成。
此外，一界面层(图中未示出)分别设置于该基底101的顶面与该第二栅极底部绝缘层503之间以及该第一绝缘膜215与该第二栅极底部绝缘层503之间。该界面层分别能提升该第二栅极底部绝缘层503与该基底101之间的界面性质以及该第二栅极底部绝缘层503与该第一绝缘膜215之间的界面性质。该界面层是由氧化硅所形成。该界面层的厚度是约5埃和约20埃之间。
参照图1和图2，在所示的实施例中，该第二栅极底部导电层505设置于该第二栅极底部绝缘层503上。该第二栅极底部导电层505是由一材料所形成，该材料包括氮化钛、氮化钽、碳化钽(tantalum carbide)、氮化钨、或钌(ruthenium)。该第二栅极底部导电层505的厚度是约10埃和约100埃之间。
参照图1和图2，在所示的实施例中，该第二栅极顶部导电层507设置于该第二栅极底部导电层505上。该第二栅极顶部导电层507和该第一栅极顶部导电层407是由相同材料所形成。该第二栅极顶部导电层507的厚度和该第一栅极顶部导电层407的厚度相同。该第二栅极填充层509设置于该第二栅极顶部导电层507上。该第二栅极填充层509和该第一栅极填充层409是由相同材料所形成。
参照图1和图2，在所示的实施例中，该电容结构601设置于该第一绝缘膜215中并位于该基底101的第三主动区域109的上方。该电容结构601相邻设置于该第二栅极结构501。该电容结构601的底部直接和该基底101的顶面接触。该电容结构601包括一电容底部绝缘层603、一电容底部导电层605、一电容顶部绝缘层607、一电容顶部导电层609以及一电容填充层611。
参照图1和图2，在所示的实施例中，该电容底部绝缘层603内凹地设置于该第一绝缘膜215中并位于该第三主动区域109的上方。该电容底部绝缘层603的底部直接和该基底101的顶面接触。该电容底部绝缘层603的厚度、该第一栅极底部绝缘层403的厚度与该第二栅极底部绝缘层503的厚度皆相同。该电容底部绝缘层603、该第一栅极底部绝缘层403与该第二栅极底部绝缘层503是由相同材料所形成。该第一栅极底部绝缘层403、该第二栅极底部绝缘层503与该电容底部绝缘层603是同时形成自一层，该层是由一具有介电常数约当4.0或大于4.0的绝缘材料所形成。
此外，一界面层(图中未示出)分别设置于该基底101的顶面与该电容底部绝缘层603之间以及该第一绝缘膜215与该电容底部绝缘层603之间。该界面层分别能提升该电容底部绝缘层603与该基底101之间的界面性质以及该电容底部绝缘层603与该第一绝缘膜215之间的界面性质。该界面层是由氧化硅所形成。该界面层的厚度是约5埃和约20埃之间。
参照图1和图2，在所示的实施例中，该电容底部导电层605设置于该电容底部绝缘层603上。该电容底部导电层605和该第二栅极底部导电层505是由相同材料所形成。该电容底部导电层605的厚度和该第二栅极底部导电层505的厚度相同。该第二栅极底部导电层505与该电容底部导电层605是同时形成自一层，该层是由一材料所形成，该材料包括氮化钛、氮化钽、碳化钽、氮化钨或钌。
参照图1和图2，在所示的实施例中，该电容顶部绝缘层607设置于该电容底部导电层605上。该电容顶部绝缘层607和该第一栅极顶部绝缘层405是由相同材料所形成。该电容顶部绝缘层607的厚度和该第一栅极顶部绝缘层405的厚度相同。该第一栅极顶部绝缘层405和该电容顶部绝缘层607是同时形成自一层，该层是由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似物所形成。
参照图1和图2，在所示的实施例中，该电容顶部导电层609设置于该电容顶部绝缘层607上。该电容顶部导电层609、该第一栅极顶部导电层407与该第二栅极顶部导电层507是由相同材料所形成。该电容顶部导电层609的厚度、该第一栅极顶部导电层407的厚度与该第二栅极顶部导电层507的厚度是相同。该第一栅极顶部导电层407、该第二栅极顶部导电层507与该电容顶部导电层609是同时形成自一层，该层是由一材料所形成，该材料包括钛、氮化钛、铝、铝钛、氮化铝钛、氮化钽、碳化钽、(tantalum carbonitride)、氮化钽硅、锆或锰。该电容结构601可作为一去耦电容器。
参照图1和图2，在所示的实施例中，该多个间隙壁205设置于该第一绝缘膜215中并分别对应地贴设于该第一栅极结构401的两侧、该第二栅极结构501的两侧与该电容结构601的两侧。更具体地，该多个间隙壁205分别对应地贴设于该第一栅极底部绝缘层403的外表面、该第二栅极底部绝缘层503的外表面以及该电容底部绝缘层603的外表面。该多个间隙壁205是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。
参照图1和图2，在所示的实施例中，该多个副掺杂区域是设置于该第一主动区域105和该第二主动区域107中。更具体地，该多个副掺杂区域包括多个第一副掺杂区域207及多个第二副掺杂区域209。该多个第一副掺杂区域207设置于该第一主动区域105中并分别对应地位于贴设于该第一栅极结构401的多个间隙壁205的下方。该多个第一副掺杂区域207相邻设置于该第一栅极结构401底部的两侧。该多个第一副掺杂区域207是以一掺质掺杂，该掺质是为磷、砷或锑。
参照图1和图2，在该所示的实施例中，该多个第二副掺杂区域209设置于该第二主动区域107中并分别对应地位于贴设于该第二栅极结构501的多个间隙壁205的下方。该多个第二副掺杂区域209相邻设置于该第二栅极结构501底部的两侧。该多个第二副掺杂区域209是以一掺质掺杂，该掺质是为硼。该多个第一副掺杂区域207的掺质浓度(dopantconcentrations)和该多个第二副掺杂区域209的掺质浓度是高于该第一井201的掺质浓度或该第二井203的掺质浓度。该多个第一副掺杂区域207和该多个第二副掺杂区域209能减轻热电子效应(hot-electron effect)。
参照图1和图2，在所示的实施例中，该多个应力区域是设置于该第一主动区域105和该第二主动区域107中。更具体地，该多个应力区域包括多个第一应力区域211和多个第二应力区域213。该多个第一应力区域211设置于该第一主动区域105中并分别对应地相邻于该多个第一副掺杂区域207。该多个第二应力区域213设置于该第二主动区域107中并分别对应地相邻于该多个第二副掺杂区域209。该多个第一应力区域211和该多个第二应力区域213具有和该基底101不同的晶格常数。该多个第一应力区域211是由碳化硅所形成。该多个第二应力区域213是由硅锗所形成。该多个第一应力区域211和该多个第二应力区域213能提高该半导体装置1的载流子迁移率。
图3至图7为示意图，以剖面图例示本公开于一些实施例中的半导体装置。
参照图3，该第二栅极结构501还包括一第二栅极顶部绝缘层511。该第二栅极顶部绝缘层511设置于该第二栅极底部导电层505与该第二栅极顶部导电层507之间。该第二栅极底部导电层505、该第一栅极顶部绝缘层405和该电容顶部绝缘层607是由相同材料所形成。该第二栅极顶部绝缘层511的厚度是低于该第一栅极顶部绝缘层405的厚度和该电容顶部绝缘层607的厚度。该第一栅极顶部绝缘层405、该电容顶部绝缘层607和该第二栅极顶部绝缘层511是同时形成自一层，该层是由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似物所形成。一包括氢气的气体将施加在该第二栅极顶部绝缘层511上，以降低该第二栅极顶部绝缘层511的厚度。或者，一蚀刻制程将被施加在该第二栅极顶部绝缘层511上，以降低该第二栅极顶部绝缘层511的厚度。
参照图4，该半导体装置1可替代地包括多个第一重掺杂区域223。该多个第一重掺杂区域223设置于该第一主动区域105中并分别对应地相邻于该多个第一副掺杂区域207。该多个第一重掺杂区域223的底部低于该多个第一副掺杂区域207的底部。该多个第一重掺杂区域223是以一掺质掺杂，该掺质是为磷、砷或锑。该多个第一重掺杂区域223相对于该多个第一副掺杂区域207具有较高的掺质浓度。
参照图5，该半导体装置1包括多个外延区域225。该多个外延区域225设置于该第一绝缘膜215中并分别对应地设置于该多个第一重掺杂区域223上。该多个外延区域225分别对应地相邻设置于该多个间隙壁205。该多个外延区域225具有和该基底101不同的晶格常数。该多个外延区域225是由碳化硅所形成。
参照图6，或者，在所示的另一实施例中，该第一栅极结构401、该第二栅极结构501与该电容结构601是设置于该基底101中。更具体地，该第一栅极结构401设置于该第一主动区域105，该第二栅极结构501设置于该第二主动区域107，该电容结构601设置于该第三主动区域109。该多个第一重掺杂区域223分别对应地相邻设置于该第一栅极结构401的两侧。多个第二重掺杂区域227分别对应地相邻设置于该第二栅极结构501的两侧。该多个第二重掺杂区域227是以一掺质掺杂，该掺质是为硼。
参照图7，该第一栅极结构401包括一第一栅极覆盖层411，该第二栅极结构501包括一第二栅极覆盖层513，该电容结构601包括一电容覆盖层613。该第一栅极覆盖层411设置于该第一栅极填充层409上。该第一栅极覆盖层411的顶面是和该基底101的顶面等高。该第二栅极覆盖层513设置于该第二栅极填充层509上。该第二栅极覆盖层513的顶面是和该基底101的顶面等高。该电容覆盖层613设置于该电容填充层611上。该电容覆盖层613的顶面是和该基底101的顶面等高。该第一栅极覆盖层411、该第二栅极覆盖层513与该电容覆盖层613是由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似物所形成。该第一栅极覆盖层411、该第二栅极覆盖层513和该电容覆盖层613是同时形成自一层，该层是由氧化硅、氮化硅、氮氧化硅、氧化氮化硅、或其类似物所形成。
图8为示意图，以流程图例示本公开于一实施例中的半导体装置1的制造方法10。图9至图33为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。
参照图8和图9，于步骤S11，在所示的实施例中，提供一基底101。该基底101包括一阵列区20和一周边区30。于俯视视角下，该阵列区20设置于该基底101的中间，该周边区30环绕该阵列区20。
参照图8和图10，于步骤S13，在所示的实施例中，形成一隔离层103于该基底101中。(图10中仅示出四个隔离层103，但于其他实施例中亦可使用其他数量的隔离层)。该隔离层103限定出一第一主动区域105、一第二主动区域107和一第三主动区域109。执行一微影制程以定义将形成该隔离层103的位置于该基底101中。于该微影制程后，执行一蚀刻制程以形成多个沟渠于该基底101，该蚀刻制程是为非等向性干式蚀刻。经由一沉积制程沉积一绝缘材料于该多个沟渠中，该绝缘材料例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅或掺杂氟的硅酸盐。于该沉积制程后，执行一平坦化制程，例如化学机械研磨，以将多余的填料移除，并为后续制程提供平坦的表面，且同时形成该隔离层103。
参照图8、图11和图12，于步骤S15，在所示的实施例中，形成多个井于该基底101中。该多个井包括一第一井201和一第二井203。参照图11，执行一第一植入制程以形成该第一井201于该基底的第一主动区域105中，该第一植入制程是以硼作为掺质。需要注意的是，在第一植入制程期间，该第二主动区域107和该第三主动区域109是被遮罩的。参照图12，执行一第二植入制程以形成该第二井203于该基底的第二主动区域107中，该第二植入制程是以磷、砷或锑作为掺质。需要注意的是，在第二植入制程期间，该第一主动区域105和该第三主动区域109是被遮罩的。
参照图8、图13和图14，于步骤S17，在所示的实施例中，形成多个牺牲用结构(sacrificial structures)于该基底101的上方。该多个牺牲用结构包括一第一牺牲用结构707、一第二牺牲用结构709及一第三牺牲用结构711。参照图13，通过一系列的沉积制程以依序地沉积一牺牲用底部层701、一牺牲用顶部层703、一第一遮罩层705及一第二遮罩层715。该牺牲用底部层701是设置于该基底101上。该牺牲用顶部层703是设置于该牺牲用底部层701上。该第一遮罩层705是设置于该牺牲用顶部层703上。该第二遮罩层715是设置于该第一遮罩层705上。执行一微影制程，其通过图形化该第二遮罩层715以定义将形成该第一牺牲用结构707、该第二牺牲用结构709与该第三牺牲用结构711的位置于该第一遮罩层705上。此外，一抗反射涂层(antireflective coating layer)可设置于该第一遮罩层705上以改进该微影制程图形化该第二遮罩层715的效果。
该牺牲用底部层701是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。该牺牲用顶部层703是由多晶硅所形成。该第一遮罩层705包括氮化硅、氮氧化硅、碳化硅、或其类似物。该第一遮罩层705的厚度是约100埃和约400埃之间。该第二遮罩层715是为一光阻剂层。
参照图14，执行一蚀刻制程以移除部分的牺牲用底部层701、牺牲用顶部层703及第一遮罩层705，并同时形成该第一牺牲用结构707、该第二牺牲用结构709及该第三牺牲用结构711。该第一牺牲用结构707设置于该第一主动区域105上。该第二牺牲用结构709设置于该第二主动区域107上。该第三牺牲用结构711设置于该第三主动区域109上。
参照图8及图15至图21，于步骤S19，在所示的实施例中，形成多个副掺杂区域以及多个应力区域于该基底101中，并形成多个间隙壁205于该基底101的上方。该多个副掺杂区域包括多个第一副掺杂区域207及多个第二副掺杂区域209。该多个应力区域包括多个第一应力区域211和多个第二应力区域213。
参照图15，执行一第一植入制程以形成该多个第一副掺杂区域207。在第一植入制程期间，该第二主动区域107和该第三主动区域109是被遮罩的。该多个第一副掺杂区域207设置于该基底101中并分别对应地相邻于该第一牺牲用结构707的两侧。参照图16，执行一第二植入制程以形成该多个第二副掺杂区域209。在第二植入制程期间，该第一主动区域105和该第三主动区域109是被遮罩的。该多个第二副掺杂区域209设置于该基底101中并分别对应地相邻于该第二牺牲用结构709的两侧。
参照图17，一间隙壁层713是形成于该基底101、该第一牺牲用结构707、该第二牺牲用结构709及该第三牺牲用结构711的上方。该间隙壁层713是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。参照图18，执行一蚀刻制程以形成该多个间隙壁205，该蚀刻制程是为非等向性干式蚀刻。该多个间隙壁205分别对应地贴设于该第一牺牲用结构707的侧壁、该第二牺牲用结构709的侧壁以及该第三牺牲用结构711的侧壁。接着形成一第六遮罩层723于该基底101、该第二牺牲用结构709及该第三牺牲用结构711的上方。该第六遮罩层723是为一光阻剂层。
参照图19，执行一第一选择性外延生长制程以形成该多个第一应力区域211于该第一主动区域105。需要注意的是，在第一选择性外延生长制程期间，该第二主动区域107和该第三主动区域109被该第六遮罩层723所遮罩。该多个第一应力区域211设置于该基底101中并分别对应地相邻于该多个第一副掺杂区域207。该多个第一应力区域211的上部部分是凸出于该基底101的顶面。该第六遮罩层723于第一选择性外延生长制程后移除。参照图20，一第三遮罩层717是形成于该基底101、该第一牺牲用结构707与该第二牺牲用结构709的上方。该第三遮罩层717是为一光阻剂层。参照图21，执行一第二选择性外延生长制程以形成该多个第二应力区域213于该第二主动区域107。需要注意的是，在第二二选择性外延生长制程期间，该第一主动区域105和该第三主动区域109被该第三遮罩层717所遮罩。该多个第二应力区域213设置于该基底101中并分别对应地相邻于该多个第二副掺杂区域209。该多个第二应力区域213的上部部分是凸出于该基底101的顶面。该第三遮罩层717于第二选择性外延生长制程后移除。
参照图8、图22和图23，于步骤S21，在所示的实施例中，形成多个沟渠于该基底101的上方。参照图22，一第一绝缘膜215是形成于该基底101、该第一牺牲用结构707、该第二牺牲用结构709及该第三牺牲用结构711的上方。该第一绝缘膜215是为一氧化层，并是形成自一高深宽比率制程(high aspect ratio process)或一高密度电将沉积制程(high-density plasma deposition process)。执行一平坦化制程直至该牺牲用顶部层703、该第一牺牲用结构707、该第二牺牲用结构709及该第三牺牲用结构711曝露，该平坦化制程是为化学机械研磨。
参照图23，执行一蚀一刻制程以移除该第一牺牲用结构707、该第二牺牲用结构709及该第三牺牲用结构711。该蚀刻制程是为单一步骤蚀刻或多步骤蚀刻。例如，一第一湿式蚀刻制程被用于移除该牺牲用顶部层703，该第一湿式蚀刻制程包括将待蚀刻区域曝露于包含氢氧化物的溶液(hydroxide-containing solution，如氢氧化铵(ammoniumhydroxide))、去离子水(deionized water)或其它适合的蚀刻液(etchant)中。一第二湿式蚀刻制程则被用于移除该牺牲用底部层701，该第二湿式蚀刻制程包括将待蚀刻区域曝露于氟化氢缓冲液(buffered hydrogen fluoride solution)或缓冲氧化物蚀刻剂中(buffered oxide etchant)。该第二湿式蚀刻制程是选择性地移除该牺牲用底部层701，并停止于该基底101的顶面，因此该多个沟渠将形成于原先该第一牺牲用结构707、该第二牺牲用结构709及该第三牺牲用结构711所在的位置。该多个沟渠包括一第一沟渠217、一第二沟渠219及一第三沟渠221。该第一沟渠217位于该第一牺牲用结构707原先所在的位置。该第二沟渠219位于该第二牺牲用结构709原先所在的位置。该第三沟渠221位于该第三牺牲用结构711原先所在的位置。
参照图8及图24至图33，于步骤S23，在所示的实施例中，一第一栅极结构401、一第二栅极结构501及一电容结构601分别对应地形成于该多个沟渠。参照图24，一第一绝缘层301是形成并覆盖该第一绝缘膜215的顶面、该第一沟渠217的侧壁、该第一沟渠217的底部、该第二沟渠219的侧壁、该第二沟渠219的底部、该第三沟渠221的侧壁以及该第三沟渠221的底部。该第一绝缘层301是由一绝缘材料所形成，且该绝缘材料的介电常数约当4.0或大于4.0。该第一绝缘层301的厚度是约0.5纳米和约5.0纳米之间。优选地，该第一绝缘层301的厚度约0.5纳米和约2.5纳米之间。或者，在另一实施例中所示，该绝缘材料为氧化硅、氮化硅、氮氧化硅、氧化氮化硅或其类似物。
参照图25，一第一导电层303是形成于该第一绝缘层301上并位于该第一沟渠217、该第二沟渠219及该第三沟渠221中。该第一导电层303是由一材料所形成，该材料包括氮化钛、氮化钽、碳化钽、氮化钨、或钌。该第一导电层303的厚度是约10埃和约100埃之间。参照图26，一第四遮罩层719是形成并覆盖该第二主动区域107和该第三主动区域109上方的区域。该第四遮罩层719是为一光阻剂层。参照图27，执行一蚀刻制程以移除该第一导电层303位于该第一主动区域105上方的部分。该第一绝缘层301位于该第一主动区域105上方的部分将被曝露。于蚀刻制程后，移除该第四遮罩层719。
参照图28，一第二绝缘层305是形成于该第一导电层303上以及形成于位于该第一主动区域105上方的第一绝缘层301上。该第二绝缘层305是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。参照图29，一第五遮罩层721是形成并覆盖该第一主动区域105和该第三主动区域109上方的区域。该第五遮罩层721是为一光阻剂层。参照图30，执行一蚀刻制程以移除该第二绝缘层305位于该第二主动区域107上方的部分。该第一导电层303位于该第二主动区域107上方的部分将被曝露。于蚀刻制程后，移除该第五遮罩层721。
参照图31，一第二导电层307是形成于该第二绝缘层305上以及形成于位于该第二主动区域107上方的第一导电层303上。该第二导电层307是由一材料所形成，该材料包括钛、氮化钛、铝、铝钛、氮化铝钛、氮化钽、碳化钽、氮化钽硅、锆或锰。该第二导电层307的厚度是约10埃和约200埃之间。优选地，该第二导电层307的厚度约10埃和约100埃之间。
参照图32，一填充层309是形成于该第二导电层307上并填满该第一沟渠217、该第二沟渠219及该第三沟渠221。该填充层309是由钨或铝所形成。参照图33，执行一平坦化制程直至该第一绝缘膜215的顶面曝露，该平坦化制程是为化学机械研磨。该第一栅极结构401、该第二栅极结构501及该电容结构601是于该平坦化制程后同时形成。
参照图33，该第一栅极结构401包括一第一栅极底部绝缘层403、一第一栅极顶部绝缘层405、一第一栅极顶部导电层407以及一第一栅极填充层409。该第一栅极底部绝缘层403内凹地设置于该第一绝缘膜215中并位于该第一主动区域105的上方。该第一栅极顶部绝缘层405设置于该第一栅极底部绝缘层403上。该第一栅极顶部导电层407设置于该第一栅极顶部绝缘层405上。该第一栅极填充层409设置于该第一栅极顶部导电层407上。
参照图33，该第二栅极结构501包括一第二栅极底部绝缘层503、一第二栅极底部导电层505、一第二栅极顶部导电层507以及一第二栅极填充层509。该第二栅极底部绝缘层503内凹地设置于该第一绝缘膜215中并位于该第二主动区域107的上方。该第二栅极底部导电层505设置于该第二栅极底部绝缘层503上。该第二栅极顶部导电层507设置于该第二栅极底部导电层505上。该第二栅极填充层509设置于该第二栅极顶部导电层507上。
参照图33，该电容结构601包括一电容底部绝缘层603、一电容底部导电层605、一电容顶部绝缘层607、一电容顶部导电层609以及一电容填充层611。该电容底部绝缘层603内凹地设置于该第一绝缘膜215中并位于该第三主动区域109的上方。该电容底部导电层605设置于该电容底部绝缘层603上。该电容顶部绝缘层607设置于该电容底部导电层605上。该电容顶部导电层609设置于该电容顶部绝缘层607上。该电容填充层611设置于该电容顶部导电层609上。
该第一栅极底部绝缘层403、该第二栅极底部绝缘层503及该电容底部绝缘层603是由该第一绝缘层301所形成。该第二栅极底部导电层505与该电容底部导电层605是由该第一导电层303所形成。该第一栅极顶部绝缘层405与该电容顶部绝缘层607是由该第二绝缘层305所形成。该第一栅极顶部导电层407、该第二栅极顶部导电层507与该电容顶部导电层609是由该第二导电层307所形成。该第一栅极填充层409、该第二栅极填充层509与该电容填充层611是由该填充层309所形成。
图34至图36为示意图，以剖面图例示本公开于一实施例中半导体装置的制造方法的流程。
参照图34，该多个沟渠是形成于该基底101中。该第一沟渠217设置于该第一主动区域105内。该第二沟渠219设置于该第二主动区域107内。该第三沟渠221设置于该第三主动区域109内。参照图35，该第一绝缘层301、该第一导电层303、该第二绝缘层305、该第二导电层307与该填充层309是依类似图24至图32的过程沉积于该第一沟渠217、该第二沟渠219与该第三沟渠221。参照图36，执行一平坦化制程直至该基底101的顶面曝露，该平坦化制程是为化学机械研磨。该第一栅极结构401、该第二栅极结构501及该电容结构601是于该平坦化制程后同时形成。
根据本公开的半导体装置的设计，该第一栅极结构401、该第二栅极结构501与该电容结构601的元件的厚度以及材料是相同；故，所述的元件将能被同时地制造。因此，制造该半导体装置的复杂度得以降低。
本公开的一方面提供一种半导体装置，其包括一栅极结构包括内凹设置的一第一栅极底部绝缘层、一第一栅极顶部绝缘层设置于该第一栅极底部绝缘层上、一第一栅极顶部导电层设置于该第一栅极顶部绝缘层上以及一第一栅极填充层设置于该第一栅极顶部导电层上，以及一电容结构，包括内凹设置的一电容底部绝缘层、一电容底部导电层设置于该电容底部绝缘层上、一电容顶部绝缘层设置于该电容底部导电层上、一电容顶部导电层设置于该电容顶部绝缘层上以及一电容填充层设置于该电容顶部导电层上。该第一栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。
本公开的另一方面提供一种半导体装置的制造方法，其包括同时地形成一第一栅极结构与一电容结构；该第一栅极结构包括内凹形成的一第一栅极底部绝缘层、一第一栅极顶部绝缘层形成于该第一栅极底部绝缘层上、一第一栅极顶部导电层形成于该第一栅极顶部绝缘层上以及一第一栅极填充层形成于该第一栅极顶部导电层上，以及一电容结构，包括内凹形成的一电容底部绝缘层、一电容底部导电层形成于该电容底部绝缘层上、一电容顶部绝缘层形成于该电容底部导电层上、一电容顶部导电层形成于该电容顶部绝缘层上以及一电容填充层形成于该电容顶部导电层上；该第一栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体装置，包括：
一第一栅极结构，包括内凹设置的一第一栅极底部绝缘层、一第一栅极顶部绝缘层设置于该第一栅极底部绝缘层上、一第一栅极顶部导电层设置于该第一栅极顶部绝缘层上以及一第一栅极填充层设置于该第一栅极顶部导电层上；以及
一电容结构，包括内凹设置的一电容底部绝缘层、一电容底部导电层设置于该电容底部绝缘层上、一电容顶部绝缘层设置于该电容底部导电层上、一电容顶部导电层设置于该电容顶部绝缘层上以及一电容填充层设置于该电容顶部导电层上；
其中该第一栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。
2.如权利要求1所述的半导体装置，还包括一第二栅极结构和该第一栅极结构相邻设置。
3.如权利要求2所述的半导体装置，其中，该第二栅极结构包括内凹设置的一第二栅极底部绝缘层、一第二栅极底部导电层设置于该第二栅极底部绝缘层上、一第二栅极顶部导电层设置于该第二栅极底部导电层上以及一第二栅极填充层设置于该第二栅极顶部导电层上，其中该第二栅极底部绝缘层和该第一栅极底部绝缘层是由相同材料所形成。
4.如权利要求3所述的半导体装置，还包括一基底与一第一绝缘膜，该第一绝缘膜设置于该基底上，其中该第一栅极结构、该第二栅极结构及该电容结构设置于该第一绝缘膜中。
5.如权利要求4所述的半导体装置，还包括一隔离层设置于该基底中并限定出一第一主动区域、一第二主动区域相邻于该第一主动区域以及一第三主动区域相邻于该第二主动区域。
6.如权利要求5所述的半导体装置，还包括多个第一副掺杂区域设置于该第一主动区域中，该多个第一副掺杂区域分别对应地相邻于该第一栅极结构的底部的两侧。
7.如权利要求6所述的半导体装置，还包括多个第一应力区域分别对应地相邻于该多个第一副掺杂区域。
8.如权利要求3所述的半导体装置，其中，该第二栅极结构还包括一第二栅极顶部绝缘层，该第二栅极顶部绝缘层设置于该第二栅极底部导电层与该第二栅极顶部导电层之间。
9.如权利要求8所述的半导体装置，其中，该第二栅极顶部绝缘层的厚度小于或等于该第一栅极顶部绝缘层的厚度。
10.如权利要求1所述的半导体装置，其中，该第一栅极底部绝缘层的厚度和该电容底部绝缘层的厚度相同。
11.如权利要求10所述的半导体装置，其中，该第一栅极顶部绝缘层的厚度和该电容顶部绝缘层的厚度相同，且该第一栅极顶部绝缘层和该电容顶部绝缘层是由相同材料所形成。
12.如权利要求11所述的半导体装置，其中，该第一栅极顶部导电层的厚度与该电容顶部导电层的厚度相同，且该第一栅极顶部导电层和该电容顶部导电层是由相同材料所形成。
13.如权利要求3所述的半导体装置，还包括一基底，其中该第一栅极结构、该第二栅极结构及该电容结构设置于该基底中。
14.一种半导体装置的制造方法，包括：
同时地形成一第一栅极结构与一电容结构；
其中该第一栅极结构包括内凹形成的一第一栅极底部绝缘层、一第一栅极顶部绝缘层形成于该第一栅极底部绝缘层上、一第一栅极顶部导电层形成于该第一栅极顶部绝缘层上以及一第一栅极填充层形成于该第一栅极顶部导电层上；以及
一电容结构，包括内凹形成的一电容底部绝缘层、一电容底部导电层形成于该电容底部绝缘层上、一电容顶部绝缘层形成于该电容底部导电层上、一电容顶部导电层形成于该电容顶部绝缘层上以及一电容填充层形成于该电容顶部导电层上；
该第一栅极底部绝缘层和该电容底部绝缘层是由相同材料所形成。
15.如权利要求14所述的半导体装置的制造方法，还包括与该第一栅极结构和该电容结构同时形成的一第二栅极结构，其中该第二栅极结构是相邻于该第一栅极结构。
16.如权利要求15所述的半导体装置的制造方法，其中，该第二栅极结构包括内凹形成的一第二栅极底部绝缘层、一第二栅极底部导电层形成于该第二栅极底部绝缘层上、一第二栅极顶部导电层形成于该第二栅极底部导电层上以及一第二栅极填充层形成于该第二栅极顶部导电层上，其中该第二栅极底部绝缘层和该第一栅极底部绝缘层是由相同材料所形成。
17.如权利要求16所述的半导体装置的制造方法，还包括一基底与一第一绝缘膜，该第一绝缘膜形成于该基底上，其中该第一栅极结构、该第二栅极结构及该电容结构形成于该第一绝缘膜中。
18.如权利要求16所述的半导体装置的制造方法，还包括一基底，其中该第一栅极结构、该第二栅极结构及该电容结构形成于该基底中。
19.如权利要求17所述的半导体装置的制造方法，其中，该第一栅极底部绝缘层的厚度和该电容底部绝缘层的厚度相同。
20.如权利要求19所述的半导体装置的制造方法，其中，该第一栅极顶部绝缘层的厚度和该电容顶部绝缘层的厚度相同，且该第一栅极顶部绝缘层和该电容顶部绝缘层是由相同材料所形成。
CN202010692723.8A 2019-09-27 2020-07-17 半导体装置及其制造方法 Active CN112582397B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/585,461 US11069676B2 (en) 2019-09-27 2019-09-27 Semiconductor device and method for fabricating the same
US16/585,461 2019-09-27

Publications (2)

Publication Number Publication Date
CN112582397A true CN112582397A (zh) 2021-03-30
CN112582397B CN112582397B (zh) 2024-03-19

Family

ID=75119634

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010692723.8A Active CN112582397B (zh) 2019-09-27 2020-07-17 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US11069676B2 (zh)
CN (1) CN112582397B (zh)
TW (1) TWI743794B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109980014B (zh) * 2019-03-26 2023-04-18 湘潭大学 一种后栅极铁电栅场效应晶体管及其制备方法
TWI803281B (zh) * 2022-02-09 2023-05-21 南亞科技股份有限公司 具有保護層的半導體元件及其製備方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040038474A1 (en) * 2002-08-21 2004-02-26 Clevenger Lawrence A. Integrated metal-insulator-metal capacitor and metal gate transistor
CN101752390A (zh) * 2008-12-05 2010-06-23 株式会社半导体能源研究所 半导体装置
CN102237409A (zh) * 2010-04-27 2011-11-09 株式会社东芝 功率半导体器件
CN102569368A (zh) * 2010-12-16 2012-07-11 南亚科技股份有限公司 栅极结构
TW201409702A (zh) * 2012-05-31 2014-03-01 Ibm 用於接觸動態隨機存取記憶體之電容器帶體的環繞式鰭板
US20180226417A1 (en) * 2017-02-03 2018-08-09 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI602303B (zh) * 2011-01-26 2017-10-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8785995B2 (en) * 2011-05-16 2014-07-22 International Business Machines Corporation Ferroelectric semiconductor transistor devices having gate modulated conductive layer
US9293556B2 (en) * 2014-07-29 2016-03-22 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
DE102014221371B4 (de) * 2014-10-21 2018-04-19 Globalfoundries Inc. Verfahren zum Bilden eines Halbleiterschaltungselements und Halbleiterschaltungselement
KR101701145B1 (ko) * 2015-01-19 2017-02-01 한국과학기술원 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법
US20170338350A1 (en) * 2016-05-17 2017-11-23 Globalfoundries Inc. Semiconductor device and method
US10879392B2 (en) * 2018-07-05 2020-12-29 Samsung Electronics Co., Ltd. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040038474A1 (en) * 2002-08-21 2004-02-26 Clevenger Lawrence A. Integrated metal-insulator-metal capacitor and metal gate transistor
CN101752390A (zh) * 2008-12-05 2010-06-23 株式会社半导体能源研究所 半导体装置
CN102237409A (zh) * 2010-04-27 2011-11-09 株式会社东芝 功率半导体器件
CN102569368A (zh) * 2010-12-16 2012-07-11 南亚科技股份有限公司 栅极结构
TW201409702A (zh) * 2012-05-31 2014-03-01 Ibm 用於接觸動態隨機存取記憶體之電容器帶體的環繞式鰭板
US20180226417A1 (en) * 2017-02-03 2018-08-09 International Business Machines Corporation Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors

Also Published As

Publication number Publication date
US20210098447A1 (en) 2021-04-01
TWI743794B (zh) 2021-10-21
US11069676B2 (en) 2021-07-20
TW202114228A (zh) 2021-04-01
CN112582397B (zh) 2024-03-19

Similar Documents

Publication Publication Date Title
US9685344B2 (en) Method of fabricating a semiconductor device including a plurality of isolation features
US9306037B2 (en) Dummy gate electrode of semiconductor device
TWI484567B (zh) 半導體結構與其製造方法
US9397217B2 (en) Contact structure of non-planar semiconductor device
US11037826B2 (en) Semiconductor device having merged epitaxial features with arc-like bottom surface and method of making the same
US8952459B2 (en) Gate structure having lightly doped region
CN103390644B (zh) 半导体器件及其制造方法
KR20130109909A (ko) 핀 전계 효과 트랜지스터의 게이트 스택
KR101946765B1 (ko) 반도체 디바이스 및 그 제조 방법
US20190067467A1 (en) Semiconductor structures and fabrication methods thereof
CN112582397B (zh) 半导体装置及其制造方法
CN112786597A (zh) 半导体元件及其制备方法
KR20170128170A (ko) 삽입 층을 구비한 반도체 구조체 및 이를 제조하는 방법
CN106972054B (zh) 半导体器件及其制造方法
CN112447723A (zh) 半导体装置及其制造方法
US20220262673A1 (en) Semiconductor device
US10109742B2 (en) Semiconductor device including fin structures and manufacturing method thereof
CN113410290A (zh) 半导体元件及其制备方法
CN112563245A (zh) 半导体装置及其制造方法
TWI803113B (zh) 具有墊層結構的半導體元件及其製備方法
CN218241857U (zh) 半导体装置
US8535993B2 (en) Semiconductor device and method using a sacrificial layer
US11217597B2 (en) Semiconductor device and method of manufacturing the same
US20230040843A1 (en) Nanostructure field-effect transistor device and method of forming
TWI532124B (zh) 非揮發性記憶胞及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant