CN115995494A

CN115995494A - 晶体管、3d堆叠的半导体器件及其制造方法、电子设备

Info

Publication number: CN115995494A
Application number: CN202310289097.1A
Authority: CN
Inventors: 艾学正; 王祥升; 王桂磊; 赵超; 戴瑾; 桂文华; 于伟
Original assignee: Beijing Superstring Academy of Memory Technology
Current assignee: Beijing Superstring Academy of Memory Technology
Priority date: 2023-03-23
Filing date: 2023-03-23
Publication date: 2023-04-21
Anticipated expiration: 2043-03-23
Also published as: CN115995494B

Abstract

一种晶体管、3D堆叠的半导体器件及其制造方法、电子设备，涉及半导体器件领域，所述晶体管包括：设置在衬底上的第一电极和第二电极、设置在所述第一电极和所述第二电极之间的半导体层、与所述半导体层相绝缘的栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极沿平行于所述衬底的第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接；所述栅电极的至少部分侧壁被所述半导体层环绕；所述第一方向与所述第二方向交叉。本公开实施例的半导体器件可以进一步提高开态电流。

Description

晶体管、3D堆叠的半导体器件及其制造方法、电子设备

技术领域

本公开实施例涉及但不限于半导体器件领域，尤指一种晶体管、3D堆叠的半导体器件及其制造方法、电子设备。

背景技术

随着动态随机存取存储器（Dynamic Random Acess Memory，DRAM）制造技术迭代更新，二维分布的DRAM较难进一步微缩，想要获得更高的存储密度，三维（3D）立体结构的DRAM是一个重要的发展方向。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制本公开的保护范围。

本公开实施例提供了一种晶体管、3D堆叠的半导体器件及其制造方法、电子设备，该半导体器件可以进一步提高开态电流。

本公开实施例提供了一种晶体管，所述晶体管包括：设置在衬底上的第一电极和第二电极、设置在所述第一电极和所述第二电极之间的半导体层、与所述半导体层相绝缘的栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极沿平行于所述衬底的第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接；所述栅电极的至少部分侧壁被所述半导体层环绕；所述第一方向与所述第二方向交叉。

在本公开的示例性实施例中，所述栅电极的另一个端面可以被所述半导体层环绕。

在本公开的示例性实施例中，环绕所述栅电极的半导体层可以构成中空的筒状结构；所述筒状结构具有侧面、底面和开口，所述侧面包括间隔分布的两个电极接触区，所述两个电极接触区分别与所述第一电极和所述第二电极接触，所述筒状结构的侧面和底面位于所述第一电极和所述第二电极之间的区域为沟道区。

在本公开的示例性实施例中，所述栅电极可以通过所述筒状结构的开口延伸到所述筒状结构的底面。

在本公开的示例性实施例中，所述第一电极和所述第二电极可以位于与所述衬底平行的同一导电层，并且所述半导体层的沟道区的外表面与相邻的第一电极和/或第二电极的外表面位于同一水平面。

本公开实施例还提供一种3D堆叠的半导体器件，所述半导体器件包括：

多个存储单元，分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布；每一层包括多列存储单元，所述存储单元包括晶体管；所述晶体管包括第一电极、第二电极、设置在所述第一电极和所述第二电极之间的半导体层、和栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极在平行于所述衬底的平面内沿着第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接，另一个端面伸入中空的环形半导体层中；所述第一方向与所述第二方向交叉。

在本公开的示例性实施例中，所述栅电极的伸入所述半导体层中的端面可以被所述半导体层环绕。

在本公开的示例性实施例中，

环绕所述栅电极的所述半导体层可以构成中空的筒状结构，所述筒状结构具有侧面、底面和开口，所述侧面包括间隔分布的两个电极接触区，所述两个电极接触区分别与所述第一电极和所述第二电极接触，所述筒状结构的侧面和所述底面位于所述第一电极和所述第二电极之间的区域为沟道区。

在本公开的示例性实施例中，所述半导体器件还可以包括沿垂直于衬底方向延伸的多条字线；

位于不同层的一列存储单元的晶体管的栅电极与同一条字线连接。

在本公开的示例性实施例中，所述半导体器件还可以包括沿所述第二方向延伸的多条位线；

位于同一层且沿所述第二方向排布的一列存储单元的晶体管与同一条位线连接。

在本公开的示例性实施例中，所述半导体器件还可以包括平行于衬底的第一方向延伸的多条字线，所述第一方向与所述第二方向交叉；

位于同一层且沿所述第一方向排布的一列存储单元的晶体管的栅电极与同一条字线连接。

在本公开的示例性实施例中，所述半导体器件还可以包括沿垂直于衬底方向延伸的多条位线；

位于不同层的一列存储单元的晶体管与同一条位线连接。

本公开实施例还提供一种3D堆叠的半导体器件的制造方法，所述3D堆叠的半导体器件包括：多个存储单元，分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布；每一层包括多列存储单元，所述存储单元包括晶体管；所述晶体管包括第一电极、第二电极、设置在所述第一电极和所述第二电极之间的半导体层、和栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极在平行于所述衬底的平面内沿第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接，另一个端面伸入中空的环形半导体层中；所述第一方向与所述第二方向交叉；

所述制造方法包括：

在衬底上形成所述晶体管的第一电极和第二电极；

形成与多个所述第二电极连接的位线；

在所述第一电极和所述第二电极之间形成中空的环形半导体层和一个端面伸入所述半导体层中的所述栅电极；

形成与多个所述栅电极的另一个端面连接的字线。

在本公开的示例性实施例中，所述在衬底上形成所述晶体管的第一电极和第二电极，以及形成与多个所述第二电极连接的位线，可以包括：

在所述衬底上依次交替沉积第一绝缘层和第二绝缘层；

对所述第一绝缘层和所述第二绝缘层进行图案化刻蚀，图案化的第一绝缘层和第二绝缘层包括沿所述第二方向延伸的虚拟位线区、从所述虚拟位线区一侧朝着所述第一方向延伸的虚拟电极区、从所述虚拟电极区一侧朝着所述第二方向延伸的虚拟沟道及栅极区；所述虚拟电极区包括位于相邻两个虚拟沟道及栅极区之间的第一电极区，以及位于所述虚拟位线区与所述虚拟沟道及栅极区之间的第二电极区；所述虚拟沟道及栅极区一端与所述虚拟电极区连接；

刻蚀去除所述第一电极区的图案化的第二绝缘层，得到第一电极槽，在所述第一电极槽中形成第一电极；

刻蚀去除所述第二电极区和所述虚拟位线区的图案化的第二绝缘层，分别得到第二电极槽和位线槽，分别在所述第二电极槽和所述位线槽中形成第二电极和与所述第二电极连接的位线。

在本公开的示例性实施例中，所述虚拟电极区的两端分别与相邻的两个虚拟位线区连接，每个虚拟电极区上连接有两个虚拟沟道及栅极区；所述存储单元还包括电容器，所述电容器包括第三电极和第四电极；

所述刻蚀去除所述第一电极区的图案化的第二绝缘层，得到第一电极槽，在所述第一电极槽中形成第一电极，以及所述电容器的形成过程可以包括：

采用第一绝缘层填充图案化的第一绝缘层和第二绝缘层构成的叠层结构；

沿朝向所述衬底的方向对所述叠层结构进行刻蚀，形成沿所述第二方向延伸并且贯穿各图案化的第二绝缘层的第一电极区的第一沟槽，所述第一沟槽将所述第一电极区间隔为两部分，所述第一沟槽露出间隔后的两侧的第一电极区的端面；

对所述第一沟槽两侧的图案化的第二绝缘层进行横向刻蚀，使得去除所述第一电极区的图案化的第二绝缘层，得到位于所述第一沟槽两侧的第一电极槽；

在所述第一电极槽内沉积第一导电层；

对所述第一沟槽两侧的第一绝缘层进行刻蚀，使得露出所述第一导电层的设定深度的侧面；所述第一导电层的露出区域为所述电容器的第三电极，未露出区域为所述晶体管的第一电极；

在所述第三电极的表面依次形成介电质层和所述电容器的第四电极。

在本公开的示例性实施例中，所述刻蚀去除所述第二电极区和所述虚拟位线区的图案化的第二绝缘层，分别得到第二电极槽和位线槽，分别在所述第二电极槽和所述位线槽中形成第二电极和与所述第二电极连接的位线，可以包括：

沿朝向所述衬底的方向对叠层分布的图案化的第一绝缘层和第二绝缘层进行刻蚀，形成沿所述第二方向延伸并且贯穿各图案化的第二绝缘层的虚拟位线区的初始位线槽，对所述初始位线槽两侧的图案化的第二绝缘层进行横向刻蚀，使得去除所述第二电极区和所述虚拟位线区的图案化的第二绝缘层，并且所述初始位线槽的部分侧壁延伸进入所述图案化的第二绝缘层中得到位于虚拟位线区的位线槽和位于第二电极区的第二电极槽；

在所述位线槽和所述第二电极槽内沉积第二导电层，位于所述第二电极槽内的第二导电层形成第二电极；

沿朝向所述衬底的方向对位于所述位线槽内的第二导电层进行刻蚀，形成沿所述第二方向延伸并且贯穿各层位线槽的第二沟槽，所述第二沟槽将位于所述位线槽内的第二导电层间隔为两条位线，每条位线与沿所述第二方向间隔分布的一列第二电极连接；在第二沟槽内沉积第一绝缘层。

在本公开的示例性实施例中，所述在所述第一电极和所述第二电极之间形成中空的环形半导体层和一个端面伸入所述半导体层中的所述栅电极，以及形成与多个所述栅电极的另一个端面连接的字线，可以包括：

对所述虚拟沟道及栅极区远离所述虚拟电极区一端的图案化的第一绝缘层和第二绝缘层进行刻蚀，形成贯穿所述虚拟沟道及栅极区远离所述虚拟电极区一端的各图案化的第二绝缘层的字线槽，所述字线槽露出图案化的第二绝缘层的端面；

在所述字线槽内对所述图案化的第二绝缘层进行刻蚀，使得去除整个所述虚拟沟道及栅极区的图案化的第二绝缘层，得到位于虚拟沟道及栅极区的与所述虚拟电极区连接一端的沟道槽和位于所述沟道槽与所述字线槽之间的栅电极槽；

在所述字线槽、所述栅电极槽和所述沟道槽的内壁上依次沉积半导体层和第三绝缘层，并在所述字线槽、所述栅电极槽和所述沟道槽的剩余空间内填充第三导电层；

刻蚀去除所述字线槽内的第三导电层和第三绝缘层，并刻蚀去除所述字线槽和所述栅电极槽内的半导体层，以及在所述栅电极槽内壁上沉积第三绝缘层，在所述字线槽内沉积第三导电层；所述沟道槽内保留的半导体层作为所述晶体管的半导体层，位于所述栅电极槽和所述沟道槽内的第三导电层作为所述晶体管的栅电极，位于所述字线槽内的第三导电层作为字线，位于所述沟道槽和所述栅电极槽内的第三绝缘层形成将所述半导体层与所述栅电极和所述字线绝缘的栅极绝缘层。

本公开实施例还提供一种电子设备，所述电子设备包括如上本公开实施例提供的所述晶体管或3D堆叠的半导体器件。

本公开实施例提供的晶体管或3D堆叠的半导体器件的栅电极沿着与源漏电极不同的延伸方向延伸，使得半导体层中可以有更多的区域用于传输载流子，从而提高半导体器件的开态电流。

本公开实施例的3D堆叠的半导体器件的制造方法首先形成两种不同材料的绝缘层，接着对其中一种绝缘层进行图案化刻蚀，刻蚀得到的图案包括虚拟位线区（后续形成位线的区域）、虚拟电极区（后续形成晶体管的源漏电极的区域）和虚拟沟道及栅极区（后续形成晶体管的半导体层和栅电极以及字线的区域），然后采用相应材料分别替换上述各个区域的图案化的绝缘层，形成真正的位线、晶体管的源漏电极、半导体层和栅极、以及字线。整个制造工艺不涉及刻蚀金属/绝缘层的叠层结构，而且寄生MOS位于后续用于形成字线的区域，通过开设垂直于衬底的字线槽即可去除寄生MOS，降低了去除寄生MOS工艺模块的难度，简化了半导体器件的制造工艺。

本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1A为本公开示例性实施例提供的一种晶体管的结构示意图；

图1B为图1A所示的晶体管在平行于衬底的平面上的截面图；

图2A为本公开示例性实施例提供的一种3D堆叠的半导体器件的结构示意图；

图2B为图2A所示的半导体器件在平行于衬底的C1平面上的截面图；

图2C为图2A所示的半导体器件在垂直于衬底的C2平面上的截面图；

图2D为图2A所示的半导体器件在垂直于衬底的C3平面上的截面图；

图3为本公开示例性实施例提供的另一种3D堆叠的半导体器件的结构示意图；

图4为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法的工艺流程图；

图5A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成堆叠结构后的立体结构示意图；

图5B为图5A所示在结构在平行于衬底的C1平面上的截面图；

图5C为图5A所示的结构在垂直于衬底的C2平面上的截面图；

图5D为图5A所示的结构在垂直于衬底的C3平面上的截面图；

图6A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成图案化的第二绝缘层后在平行于衬底的C1平面上的截面图；

图6B为图6A所示的结构在垂直于衬底的C2平面上的截面图；

图7A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第一电极槽后在平行于衬底的C1平面上的截面图；

图7B为图7A所示的结构在垂直于衬底的C2平面上的截面图；

图7C为图7A所示的结构在垂直于衬底的C3平面上的截面图；

图8A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第一导电层后在平行于衬底的C1平面上的截面图；

图8B为图8A所示的结构在垂直于衬底的C2平面上的截面图；

图8C为图8A所示的结构在垂直于衬底的C3平面上的截面图；

图9A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第三电极后在平行于衬底的C1平面上的截面图；

图9B为图9A所示的结构在垂直于衬底的C2平面上的截面图；

图9C为图9A所示的结构在垂直于衬底的C3平面上的截面图；

图10A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第四电极后在平行于衬底的C1平面上的截面图；

图10B为图10A所示的结构在垂直于衬底的C2平面上的截面图；

图10C为图10A所示的结构在垂直于衬底的C3平面上的截面图；

图11A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第二电极槽后在平行于衬底的C1平面上的截面图；

图11B为图11A所示的结构在垂直于衬底的C2平面上的截面图；

图11C为图11A所示的结构在垂直于衬底的C3平面上的截面图；

图12A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成位线后在平行于衬底的C1平面上的截面图；

图12B为图12A所示的结构在垂直于衬底的C2平面上的截面图；

图12C为图12A所示的结构在垂直于衬底的C3平面上的截面图；

图13A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成沟道槽后在平行于衬底的C1平面上的截面图；

图13B为图13A所示的结构在垂直于衬底的C2平面上的截面图；

图13C为图13A所示的结构在垂直于衬底的C3平面上的截面图；

图14A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成半导体层后在平行于衬底的C1平面上的截面图；

图14B为图14A所示的结构在垂直于衬底的C2平面上的截面图；

图15A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在去除字线槽内的半导体层后在平行于衬底的C1平面上的截面图；

图15B为图15A所示的结构在垂直于衬底的C2平面上的截面图。

附图中的各标记符号的含义为：

1-衬底；2-硬掩模；10-第一电极；20-第二电极；30-半导体层；31-电极接触区；32-第一沟道区；40-栅电极；50-栅极绝缘层；60-存储单元；70-晶体管；80-字线；90-位线；100-电容器；101-第三电极；102-第四电极；103-介电质层；11-第一绝缘层；12-第二绝缘层；13-虚拟位线区；14-虚拟电极区；141-第一电极区；142-第二电极区；15-虚拟沟道及栅极区；16-第一导电层；18-第三绝缘层；19-第三导电层；21-第一沟槽；22-第一电极槽；23-位线槽；24-第二电极槽；25-第二沟槽；26-字线槽；27-沟道槽；28-栅电极槽。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。

本公开中的“第一”、“第二”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。

在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本公开中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成“导电膜”。与此同样，有时可以将“绝缘膜”换成“绝缘层”。

本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。

本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。

本公开实施例提供了一种晶体管。

图1A为本公开示例性实施例提供的一种晶体管的结构示意图；图1B为图1A所示的晶体管在平行于衬底的平面上的截面图。

如图1A和图1B所示，所述晶体管包括：第一电极10、第二电极20、半导体层30和栅电极40；

所述晶体管设置在衬底上，第一电极10和第二电极20在平行于所述衬底的第一方向上间隔分布，第一电极10和第二电极20还可以沿所述第一方向延伸；

半导体层30设置在第一电极10和第二电极20之间；

栅电极40与半导体层30相绝缘，并且沿平行于所述衬底的第二方向延伸，栅电极40包括沿所述第二方向延伸的侧壁、和两个端面，其中一个端面可以与字线连接，栅电极40的至少部分侧壁被半导体层30环绕；

所述第一方向与所述第二方向交叉。

所述第一方向可以为如图1A所示的X方向，所述第二方向可以为如图1A所示的Y方向。所述第一方向与所述第二方向可以相互垂直。

其中，环绕可以理解为部分环绕或全部环绕。一些实施例中，所述环绕可以为全部环绕，即至少栅电极40的整个侧壁被半导体层30环绕，环绕后的半导体层30的横截面为闭合环形。所述横截面为沿着垂直于衬底并平行于所述第一方向延伸的方向截取。如图1B所示，栅电极40的整个侧壁和一个端面均被半导体层30环绕，这种环绕也属于全部环绕。一些实施例中，所述环绕可以为部分环绕，即栅电极40的部分侧壁被半导体层30环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，具有开口的环形或两个独立的半导体层。例如，栅电极40的相对的侧表面被半导体层30环绕，此时半导体层30的横截面为具有两个开口的环形。

在本公开的示例性实施例中，栅电极40的另一个端面可以被所述半导体层30环绕。

在本公开的示例性实施例中，半导体层30包括电极接触区和沟道区，所述电极接触区分别与所述晶体管的第一电极和第二电极接触，所述沟道区位于所述第一电极和第二电极之间并且同时与所述第一电极和第二电极连接。如图1A和图1B所示，半导体层30可以为中空的筒状结构，所述筒状结构具有侧面、底面和开口，所述侧面包括间隔分布的两个电极接触区31，两个电极接触区31分别与第一电极10和第二电极20接触，所述筒状结构的侧面和底面位于第一电极10和第二电极20之间的区域为所述晶体管的沟道区；例如，所述沟道区可以包括第一沟道区和第二沟道区，所述筒状结构的侧面除了两个电极接触区31之外还包括间隔分布的两个第一沟道区32，第二沟道区位于所述筒状结构的底面上。

在本公开的示例性实施例中，所述半导体层的筒状结构的横截面外轮廓可以为圆形、正方形、长方形等。

在本公开的示例性实施例中，如图1A和图1B所示，半导体层30可以具有两两相对的四个侧面，其中两个相对的侧面为电极接触区31，另外两个相对的侧面为第一沟道区32。

在本公开的示例性实施例中，所述半导体层的材料可以包括金属氧化物半导体材料，例如，包括但不限于以下至少之一：铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)、氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌( Indium Zinc Oxide，IZO)。使用IGZO形成半导体层时，具备低漏电，刷新时间短的优势。

在本公开的示例性实施例中，如图1B所示，栅电极40可以通过所述筒状结构的开口延伸进入半导体层30内部。

在本公开的示例性实施例中，所述栅电极可以由导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种，比如可以为W等；示例性地，所述栅电极的材料可以包括但不限于以下至少之一：氧化铟锡( Indium Tin Oxide，ITO)、TiN和W的复合膜层、掺铝氧化锌（Aluminumdoped Zinc Oxide，AZO）、氧化铟锌（Indium Zinc Oxide，IZO）。

在本公开的示例性实施例中，如图1B所示，栅电极40与半导体层30之间可以设置有起绝缘作用的栅极绝缘层50。

在本公开的示例性实施例中，所述栅极绝缘层的材料可以为High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅、三氧化二铝（Al₂O₃）、氧化铪。

在本公开的示例性实施例中，如图1A和图1B所示，第一电极10和第二电极20可以位于与所述衬底平行的同一导电层。

在本公开的示例性实施例中，如图1A和图1B所示，半导体层30的沟道区的外表面与相邻的第一电极10和/或第二电极20的外表面可以位于同一水平面。

在本公开的示例性实施例中，如图1A和图1B所示，第一电极10在所述衬底上的正投影和第二电极20在所述衬底上的正投影无交叠。

本公开实施例还提供一种3D堆叠的半导体器件。

图2A为本公开示例性实施例提供的一种3D堆叠的半导体器件的结构示意图；图2B为图2A所示的半导体器件在平行于衬底的C1平面上的截面图；图2C为图2A所示的半导体器件在垂直于衬底的C2平面上的截面图，C2平面沿第二方向延伸并且穿过晶体管的半导体层；图2D为图2A所示的半导体器件在垂直于衬底的C3平面上的截面图，C3平面沿第一方向延伸并且穿过晶体管的半导体层；

如图2A、图2B、图2C和图2D所示，所述半导体器件包括：

多个存储单元60，分布于不同层、沿着垂直于衬底1的方向堆叠且周期性分布；每一层包括多列存储单元60，所述存储单元60包括晶体管70；

晶体管70包括半导体层30和栅电极40；

半导体层30可以为中空的环形；

栅电极40沿平行于衬底1的第二方向延伸，栅电极40包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面可以与字线连接，另一个端面伸入中空的环形半导体层30中；栅电极40的至少部分侧壁可以被半导体层30环绕。

本公开实施例提供的3D堆叠的半导体器件的栅电极沿着与源漏电极不同的延伸方向延伸，使得半导体层中可以有更多的区域用于传输载流子，从而提高半导体器件的开态电流。

在本公开的示例性实施例中，如图2B和图2C所示，栅电极40的伸入半导体层30中的端面可以被半导体层30环绕。

在本公开的示例性实施例中，所述栅电极仅沿平行于所述衬底的方向延伸，例如，仅沿所述第二方向延伸。

在本公开的示例性实施例中，如图2A和图2B所示，所述晶体管还可以包括第一电极10和第二电极20，第一电极10和第二电极20可以在平行于所述衬底的第一方向上间隔分布，第一电极10和第二电极20还可以沿平行于衬底1的第一方向延伸，所述第一方向与所述第二方向交叉。

所述第一方向可以为如图2A所示的X方向，所述第二方向可以为如图2A所示的Y方向。所述第一方向与所述第二方向可以相互垂直。

在本公开的示例性实施例中，半导体层30包括电极接触区和沟道区，所述电极接触区分别与所述晶体管的第一电极和第二电极接触，所述沟道区位于所述第一电极和第二电极之间并且同时与所述第一电极和第二电极连接。半导体层30可以为中空的筒状结构，所述筒状结构具有侧面、底面和开口，所述侧面包括间隔分布的两个电极接触区31，两个电极接触区31分别与第一电极10和第二电极20接触，所述筒状结构的侧面和底面位于第一电极10和第二电极20之间的区域为所述晶体管的沟道区；例如，所述沟道区可以包括第一沟道区和第二沟道区，所述筒状结构的侧面除了两个电极接触区31之外还包括间隔分布的两个第一沟道区32，第二沟道区位于所述筒状结构的底面上。

在本公开的示例性实施例中，如图2A和图2B所示，半导体层30可以具有两两相对的四个侧面，其中两个相对的侧面为电极接触区31，另外两个相对的侧面为第一沟道区32。即所述半导体层具有五个表面，其中三个表面可以导电，可以有效提高半导体器件的开态电流。

在本公开的示例性实施例中，如图2B和图2C所示，栅电极40可以通过所述筒状结构的开口延伸进入所述筒状结构内部。

在本公开的示例性实施例中，如图2B和图2C所示，栅电极40可以通过所述筒状结构的开口延伸到所述筒状结构的底面。

在本公开的示例性实施例中，如图2B所示，栅电极40与半导体层30之间可以设置有起绝缘作用的栅极绝缘层50。

在本公开的示例性实施例中，所述第一电极和所述第二电极之间的沟道可以为水平沟道。

水平沟道为沟道中载流子传输方向在平行于衬底的平面内，但是不限制载流子的传输方向必须是一个方向。实际应用中，载流子的传输方向整体上沿着一个方向延伸，但是在局部，与半导体层的形状有关。换句话说，水平沟道不代表在水平面内必须沿着一个方向延伸，可能沿着不同的方向延伸，比如半导体层为环形时，环形半导体层上的源接触区和漏接触区为环形的一部分，此时，载流子从源接触区向漏接触区整体上沿着一个方向延伸，在局部可能不是一个方向。当然载流子传输方向在平行于衬底的平面内也是一个宏观上的概念，并不局限于绝对的平行于衬底，本公开保护第一电极和第二电极之间的沟道为非垂直于衬底的沟道。

在本公开的示例性实施例中，所述半导体器件还可以包括沿垂直于所述衬底方向延伸的多条字线；位于不同层的一列存储单元的晶体管的栅电极与同一条字线连接。

在本公开的示例性实施例中，所述半导体器件还可以包括沿所述第二方向延伸的多条位线；位于同一层且沿所述第二方向排布的一列存储单元的晶体管与同一条位线连接。

在本公开的示例性实施例中，如图2A、图2B和图2C所示，所述半导体器件还可以包括沿垂直于衬底1的方向延伸的多条字线（Word Line, WL）80和沿所述第二方向延伸的多条位线（Bit Line, BL）90；

位于不同层的一列存储单元的晶体管的栅电极40与同一条字线80连接；位于同一层且沿所述第二方向排布的一列存储单元的晶体管与同一条位线90连接。

在本公开的示例性实施例中，如图2A和图2B所示，位于同一层且沿所述第一方向排布的相邻两个晶体管可以分别与不同的位线90连接。

在本公开的示例性实施例中，所述半导体器件还可以包括沿所述第一方向延伸的多条字线；位于同一层且沿所述第一方向排布的一列存储单元的晶体管的栅电极与同一条字线连接。

在本公开的示例性实施例中，所述半导体器件还可以包括沿垂直于所述衬底方向延伸的多条位线；位于不同层的一列存储单元的晶体管与同一条位线连接。

在本公开的示例性实施例中，所述半导体器件还可以包括沿所述第一方向延伸的多条字线和沿垂直于所述衬底方向延伸的多条位线；

位于同一层且沿所述第一方向排布的一列存储单元的晶体管的栅电极与同一条字线连接；位于不同层的一列存储单元的晶体管与同一条位线连接。

图3为本公开示例性实施例提供的另一种3D堆叠的半导体器件的结构示意图。如图3所示，在本公开的示例性实施例中，位于同一层且沿所述第一方向排布的相邻两个晶体管可以分别与同一条位线90连接，此时该位线90为共用的位线。

本公开实施例的3D堆叠的半导体器件的栅电极与字线的延伸方向不同，使得所述半导体层中可以有更多区域用于传输载流子，即导电区域更多，因此可以增加半导体器件的开态电流。

在本公开的示例性实施例中，如图2A和图3所示，位线90和与该位线90连接的晶体管的第二电极20可以为一体式结构。与位线90连接的晶体管的第二电极20可以为漏电极。

在本公开的示例性实施例中，如图2B和图2C所示，栅电极40和与其连接的字线80可以为一体式结构。

在本公开的示例性实施例中，所述字线可以由导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种，比如可以为W等；示例性地，所述栅电极的材料可以包括但不限于以下至少之一：氧化铟锡( Indium Tin Oxide，ITO)、TiN和W的复合膜层、掺铝氧化锌（Aluminum dopedZinc Oxide，AZO）、氧化铟锌（Indium Zinc Oxide，IZO）。

在本公开的示例性实施例中，所述位线可以由导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种，比如可以为W等；示例性地，所述栅电极的材料可以包括但不限于以下至少之一：氧化铟锡( Indium Tin Oxide，ITO)、TiN和W的复合膜层、掺铝氧化锌（Aluminum dopedZinc Oxide，AZO）、氧化铟锌（Indium Zinc Oxide，IZO）。

在本公开的示例性实施例中，如图2B所示，存储单元60还可以包括电容器100，电容器100包括第三电极101、第四电极102、以及设置在第三电极101和第四电极102之间用于起绝缘作用的介电质层103，第三电极101与晶体管70的第一电极10连接。

在本公开的示例性实施例中，如图2B所示，第三电极101和与其相连接的第一电极10可以位于与所述衬底平行的同一导电层。例如，第三电极101和与其相连接的第一电极10可以为一体式结构。当第三电极101和与其相连接的第一电极10为一体式结构时，第三电极101与第一电极10之间没有明显的界限，所述导电层的被介电质层103环绕的区域即为第三电极101，所述导电层的未被介电质层103环绕的区域即为第一电极10。与第三电极101连接的第一电极可以为晶体管的源电极。

在本公开的示例性实施例中，如图2B所示，位于同一层且沿所述第二方向排布的一列存储单元的电容器的第四电极102可以共用或者为一体式结构。

在本公开的示例性实施例中，如图2D所示，位于不同层且沿垂直于衬底1的方向排布的一列存储单元的电容器的第四电极102可以共用或者为一体式结构。

在本公开的示例性实施例中，位于同一层且沿所述第二方向排布的一列存储单元的电容器的第四电极共用或者为一体式结构，并且位于不同层且沿垂直于所述衬底的方向排布的一列存储单元的电容器的第四电极可以共用或者为一体式结构。

在本公开的示例性实施例中，所述第三电极可以由导电材料形成或者包括导电材料，并且导电材料可以是例如掺杂半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种，比如可以为钨（W）等；示例性地，所述栅电极的材料可以包括但不限于以下至少之一：氧化铟锡( Indium Tin Oxide，ITO)、TiN和W的复合膜层、掺铝氧化锌（Aluminum doped Zinc Oxide，AZO）、氧化铟锌（Indium Zinc Oxide，IZO）。

在本公开的示例性实施例中，所述第四电极的材料可以包括但不限于以下至少之一：多晶硅、金属（例如，钨等）、掺杂的单晶硅（掺杂元素可以为As，掺杂浓度可以为1e19）。

在本公开的示例性实施例中，所述介电质层的材料可以为High-K介质材料，即介电常数K≥3.9的介质材料。所述High-K介质材料可以包括但不限于以下至少之一：氧化硅、三氧化二铝（Al₂O₃）、氧化铪。

在本公开的示例性实施例中，所述3D堆叠的半导体器件可以为3D存储器，例如，3DDRAM等存储器。所述3D存储器可以为1T1C结构。

本公开实施例还提供一种3D堆叠的半导体器件的制造方法，如上本公开实施例提供的所述3D堆叠的半导体器件可以通过该方法制得。

所述3D堆叠的半导体器件包括：多个存储单元，分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布；每一层包括多列存储单元，所述存储单元包括晶体管；所述晶体管包括第一电极、第二电极、设置在所述第一电极和所述第二电极之间的半导体层、和栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极在平行于所述衬底的平面内沿第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接，另一个端面伸入中空的环形半导体层中；所述第一方向与所述第二方向交叉；

所述制造方法包括：

在衬底上形成所述晶体管的第一电极和第二电极；

形成与多个所述第二电极连接的位线；

形成与多个所述栅电极的另一个端面连接的字线。

在所述衬底上依次交替沉积第一绝缘层和第二绝缘层；

在所述第一电极槽内沉积第一导电层；

刻蚀去除所述虚拟沟道及栅极区的图案化的第二绝缘层，得到沿着远离所述虚拟电极区的方向依次排布的沟道槽、栅电极槽和字线槽，在所述沟道槽、所述栅电极槽和所述字线槽内依次形成中空的环形半导体层、一个端面伸入所述半导体层中的栅电极、与所述栅电极的另一个端面连接的字线。

图4为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法的工艺流程图。

如图4所示，在本公开的示例性实施例中，所述制造方法可以包括：

在所述衬底上依次交替沉积第一绝缘层和第二绝缘层；

刻蚀去除所述第二电极区和所述虚拟位线区的图案化的第二绝缘层，分别得到第二电极槽和位线槽，分别在所述第二电极槽和所述位线槽中形成第二电极和与所述第二电极连接的位线；

图5A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成堆叠结构后的立体结构示意图；图5B为图5A所示在结构在平行于衬底的C1平面上的截面图；图5C为图5A所示的结构在垂直于衬底的C2平面上的截面图；图5D为图5A所示的结构在垂直于衬底的C3平面上的截面图；图6A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成图案化的第二绝缘层后在平行于衬底的C1平面上的截面图；图6B为图6A所示的结构在垂直于衬底的C2平面上的截面图；图7A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第一电极槽后在平行于衬底的C1平面上的截面图；图7B为图7A所示的结构在垂直于衬底的C2平面上的截面图；图7C为图7A所示的结构在垂直于衬底的C3平面上的截面图；图8A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第一导电层后在平行于衬底的C1平面上的截面图；图8B为图8A所示的结构在垂直于衬底的C2平面上的截面图；图8C为图8A所示的结构在垂直于衬底的C3平面上的截面图；图9A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第三电极后在平行于衬底的C1平面上的截面图；图9B为图9A所示的结构在垂直于衬底的C2平面上的截面图；图9C为图9A所示的结构在垂直于衬底的C3平面上的截面图；图10A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第四电极后在平行于衬底的C1平面上的截面图；图10B为图10A所示的结构在垂直于衬底的C2平面上的截面图；图10C为图10A所示的结构在垂直于衬底的C3平面上的截面图；图11A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成第二电极槽后在平行于衬底的C1平面上的截面图；图11B为图11A所示的结构在垂直于衬底的C2平面上的截面图；图11C为图11A所示的结构在垂直于衬底的C3平面上的截面图；图12A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成位线后在平行于衬底的C1平面上的截面图；图12B为图12A所示的结构在垂直于衬底的C2平面上的截面图；图12C为图12A所示的结构在垂直于衬底的C3平面上的截面图；图13A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成沟道槽后在平行于衬底的C1平面上的截面图；图13B为图13A所示的结构在垂直于衬底的C2平面上的截面图；图13C为图13A所示的结构在垂直于衬底的C3平面上的截面图；图14A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在形成半导体层后在平行于衬底的C1平面上的截面图；图14B为图14A所示的结构在垂直于衬底的C2平面上的截面图；图15A为本公开示例性实施例提供的一种3D堆叠的半导体器件的制造方法在去除字线槽内的半导体层后在平行于衬底的C1平面上的截面图；图15B为图15A所示的结构在垂直于衬底的C2平面上的截面图。

如图2A至图2D和图5A至图15B所示，在一个示例性实施例中，所述3D堆叠的半导体器件的制造方法可以包括：

S10：在衬底1上依次交替沉积第一绝缘层11和第二绝缘层12，得到由叠层分布的第一绝缘层11和第二绝缘层12形成的堆叠结构，如图5A、图5B、图5C和图5D所示。

这里，图5B为在平行于衬底的C1平面上的截面图，并且C1平面穿过第二绝缘层；图5C为在垂直于衬底的C2平面上的截面图；图5D为在垂直于衬底的C3平面上的截面图，C3平面垂直于C2平面；C1平面、C2平面和C3平面的位置可以如图5A所示，后文的C1平面、C2平面和C3平面与图5A中的C1平面、C2平面和C3平面的方向相同，但截取位置可以不同。

在本公开的示例性实施例中，所述衬底可以为半导体衬底，例如，可以为硅衬底。

在本公开的示例性实施例中，所述第一绝缘层和所述第二绝缘层的材料可以各自独立地选自氧化硅（例如，SiO₂）、氮氧化硅（SiON）、氮化硅（SiN）、碳氮化硅（SiCN）中的任意一种或多种，并且所述第一绝缘层和所述第二绝缘层的材料不同，以便后续刻蚀去除第二绝缘层时，所述第一绝缘层和所述第二绝缘层可以具有不同的刻蚀速率，从而去除第二绝缘层而保留第一绝缘层。例如，在本实施例中，所述第一绝缘层的材料可以为氧化硅，所述第二绝缘层的材料可以为氮化硅。

图5A所示的堆叠结构包括五层第一绝缘层11和四层第二绝缘层12，仅为示例，在其他实施例中，所述堆叠结构可以包括更多或更少层交替设置的第一绝缘层11和第二绝缘层12。

S20：在所述堆叠结构的顶面上沉积硬掩模2，光刻并对硬掩模2进行刻蚀，以带有光刻胶图案的硬掩模2作为掩模板采用各向同性刻蚀工艺对所述堆叠结构进行图案化刻蚀，图案化的第一绝缘层11和第二绝缘层12包括沿所述第二方向延伸的虚拟位线区13、从所述虚拟位线区13一侧朝着所述第一方向延伸的虚拟电极区14、从所述虚拟电极区14一侧朝着所述第二方向延伸的虚拟沟道及栅极区15；所述虚拟电极区14包括位于相邻两个虚拟沟道及栅极区15之间的第一电极区141，以及位于所述虚拟位线区13与所述虚拟沟道及栅极区15之间的第二电极区142，所述虚拟电极区14的两端可以分别与相邻的两个虚拟位线区13连接，每个虚拟电极区14上可以连接有两个虚拟沟道及栅极区15；所述虚拟沟道及栅极区15一端与所述虚拟电极区14连接；采用第一绝缘层11填充图案化的第一绝缘层11和第二绝缘层12构成的叠层结构，并通过化学机械抛光（Chemical Mechanical Polishing,CMP）对这里填充的第一绝缘层11进行平坦化，如图6A和图6B所示；这里，图6A为在平行于衬底的C1平面上的截面图，并且C1平面穿过图案化的第二绝缘层；图6B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述第一电极区；图6A所示在结构在C3平面上的截面图与图5D相同。

S30：沿朝向衬底1的方向对填充有第一绝缘层11的叠层结构进行刻蚀，形成沿所述第二方向延伸并且贯穿各图案化的第二绝缘层12的第一电极区的第一沟槽21，第一沟槽21将所述第一电极区间隔为两部分，第一沟槽21露出间隔后的两侧的第一电极区的端面；沉积覆盖衬底1的硬掩模，以及对第一沟槽21两侧的图案化的第二绝缘层12进行各向同性刻蚀，使得去除所述第一电极区的图案化的第二绝缘层12，得到位于第一沟槽21两侧的第一电极槽22，如图7A、图7B和图7C所示；这里，图7A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述图案化的第二绝缘层；图7B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述第一电极槽；图7C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第一电极槽。

S40：在衬底1上沉积覆盖第一沟槽21和第一电极槽22的第一导电层16，对第一导电层16进行各向异性刻蚀，使得去除第一沟槽21内的第一导电层16而仅保留第一电极槽22内的第一导电层16，如图8A、图8B和图8C所示；这里，图8A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述图案化的第二绝缘层；图8B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述第一电极槽；图8C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第一电极槽。

示例性地，可以采用原子层沉积（Atomic Layer Deposition，ALD）工艺沉积第一导电层16，使第一导电层16填满第一电极槽22。

S50：对第一沟槽21两侧的第一绝缘层11进行刻蚀，使得露出第一导电层16的设定深度的侧面；第一导电层16的露出区域为所述电容器的第三电极101，未露出区域为所述晶体管的第一电极10。

示例性地，步骤S50可以包括：

S51：在第一沟槽21内填充第一绝缘层11并进行CMP；

S52：在衬底1表面沉积硬掩模2，光刻并对硬掩模2进行刻蚀，对叠层分布的第一导电层16和第一绝缘层11进行各向异性刻蚀，使得重新形成沿所述第二方向延伸的第一沟槽，这里的第一沟槽贯穿位于第一电极区的各第一导电层16；

S53：在第一沟槽内对两侧的第一绝缘层11进行各向同性刻蚀，使得露出第一导电层16的设定深度的侧面，所述设定长度为所述电容器的第三电极的长度，即后续将第一导电层16的露出端作为所述电容器的第三电极101，另外第一导电层16的未露出端作为所述晶体管的第一电极10；刻蚀去除衬底1顶面的硬掩模，如图9A、图9B和图9C所示；这里，图9A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述图案化的第二绝缘层；图9B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述第一电极槽；图9C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第一电极槽。

S60：在第三电极101的表面依次沉积环绕第三电极101的侧壁和端面的介电质层103和导电膜层，所述导电膜层形成第四电极102，一个第三电极101、一个第四电极102和一个介电质层103构成一个电容器100，如图10A、图10B和图10C所示；这里，图10A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述图案化的第二绝缘层；图10B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述第一电极槽；图10C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第一电极槽。

S70：在衬底1顶面沉积硬掩模，接着光刻、刻蚀所述硬掩模，沿朝向衬底1的方向对叠层分布的图案化的第一绝缘层和第二绝缘层进行刻蚀，形成沿所述第二方向延伸并且贯穿各图案化的第二绝缘层的虚拟位线区的初始位线槽，对所述初始位线槽两侧的图案化的第二绝缘层进行横向刻蚀，使得去除所述第二电极区和所述虚拟位线区的图案化的第二绝缘层，并且所述初始位线槽的部分侧壁延伸进入所述图案化的第二绝缘层中得到位于虚拟位线区的位线槽23和位于第二电极区的第二电极槽24，如图11A、图11B和图11C所示；这里，图11A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述图案化的第二绝缘层；图11B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述第二电极槽；图11C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第二电极槽。

S80：在位线槽23和第二电极槽24内沉积第二导电层，第二电极槽24内的第二导电层形成第二电极20；沿朝向衬底1的方向对所述位线槽内的第二导电层进行各向异性刻蚀，形成沿所述第二方向延伸并且贯穿各层位线槽的第二沟槽25，第二沟槽25将位线槽23内的第二导电层间隔为两条位线90，每条位线90与沿所述第二方向间隔分布的一列第二电极20连接；在第二沟槽25内沉积第一绝缘层，如图12A、图12B和图12C所示；这里，图12A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述图案化的第二绝缘层；图12B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述位线；图12C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第二电极。

S90：对所述虚拟沟道及栅极区远离所述虚拟电极区一端的图案化的第一绝缘层和第二绝缘层进行刻蚀，形成贯穿所述虚拟沟道及栅极区远离所述虚拟电极区一端的各图案化的第二绝缘层的字线槽26，所述字线槽26露出图案化的第二绝缘层12的端面；在所述字线槽26内对所述图案化的第二绝缘层12进行刻蚀，使得去除整个所述虚拟沟道及栅极区的图案化的第二绝缘层12，得到位于虚拟沟道及栅极区的与所述虚拟电极区连接一端的沟道槽27、以及位于沟道槽27与字线槽26之间的栅电极槽28，如图13A、图13B和图13C所示；这里，图13A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述位线；图13B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述沟道槽；图13C为在垂直于衬底的C3平面上的截面图，并且C3平面穿过所述第二电极。

S100：在字线槽26、栅电极槽28和沟道槽27的内壁上依次沉积半导体层30和第三绝缘层18，并在所述字线槽26、所述栅电极槽28和所述沟道槽27的剩余空间内填充第三导电层19，如图14A和图14B所示；这里，图14A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述位线；图14B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述沟道槽；在C3平面的截取位置相同的情况下，图14A所示的结构在垂直于衬底的C3平面上的截面图与图2D相同。

S110：在衬底1表面沉积硬掩模，光刻、刻蚀所述硬掩模，接着采用各向同性刻蚀去除字线槽26内的第三导电层19和第三绝缘层18，以及采用各向同性刻蚀刻蚀去除所述字线槽26和所述栅电极槽28内的半导体层30，如图15A和图15B所示；这里，图15A为在平行于衬底的C1平面上的截面图，并且C1平面穿过所述位线；图15B为在垂直于衬底的C2平面上的截面图，并且C2平面穿过所述沟道槽；在C3平面的截取位置相同的情况下，图15A所示的结构在垂直于衬底的C3平面上的截面图与图2D相同。

S120：在所述栅电极槽28内壁上重新沉积第三绝缘层18，在所述字线槽26内重新沉积第三导电层19；位于沟道槽27内的半导体层即为所述晶体管的半导体层30，位于栅电极槽28和沟道槽27内的第三导电层19作为所述晶体管的栅电极40，位于字线槽26内的第三导电层19作为字线80，位于所述沟道槽27和所述栅电极槽28内的第三绝缘层18形成将所述半导体层30与所述栅电极40和所述字线80绝缘的栅极绝缘层50。

本公开实施例的3D堆叠的半导体器件的制造方法首先形成两种不同材料的绝缘层，接着对其中一种绝缘层进行图案化刻蚀，刻蚀得到的图案包括虚拟位线区（后续形成位线的区域）、虚拟电极区（后续形成晶体管的源漏电极的区域）和虚拟沟道及栅极区（后续形成晶体管的半导体层和栅电极以及字线的区域），然后采用相应材料分别替换上述各个区域的图案化的绝缘层，形成真正的位线，晶体管的源漏电极、半导体层和栅极，以及字线。整个制造工艺不涉及刻蚀金属/绝缘层的叠层结构，而且寄生MOS位于后续用于形成字线的区域，通过开设垂直于衬底的字线槽即可去除寄生MOS，降低了去除寄生MOS工艺模块的难度，简化了半导体器件的制造工艺。

本公开实施例还提供一种电子设备，所述电子设备包括如上本公开实施例提供的所述3D堆叠的半导体器件。

在本公开的示例性实施例中，所述电子设备可以为：存储装置、智能电话、计算机、平电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims

1.一种晶体管，其特征在于，包括：设置在衬底上的第一电极和第二电极、设置在所述第一电极和所述第二电极之间的半导体层、与所述半导体层相绝缘的栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极沿平行于所述衬底的第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接；所述栅电极的至少部分侧壁被所述半导体层环绕；所述第一方向与所述第二方向交叉。

2.根据权利要求1所述的晶体管，其特征在于，所述栅电极的另一个端面被所述半导体层环绕。

3.根据权利要求2所述的晶体管，其特征在于，环绕所述栅电极的半导体层构成中空的筒状结构；所述筒状结构具有侧面、底面和开口，所述侧面包括间隔分布的两个电极接触区，所述两个电极接触区分别与所述第一电极和所述第二电极接触，所述筒状结构的侧面和底面位于所述第一电极和所述第二电极之间的区域为沟道区。

4.根据权利要求3所述的晶体管，其特征在于，所述栅电极通过所述筒状结构的开口延伸到所述筒状结构的底面与所述筒状结构通过栅极绝缘层绝缘。

5.根据权利要求1至4中任一项所述的晶体管，其特征在于，所述第一电极和所述第二电极位于与所述衬底平行的同一导电层，所述半导体层的沟道区的外表面与相邻的第一电极和/或第二电极的外表面位于同一水平面。

6.一种3D堆叠的半导体器件，其特征在于，包括：

7.根据权利要求6所述的3D堆叠的半导体器件，其特征在于，所述栅电极的伸入所述半导体层中的端面被所述半导体层环绕。

8.根据权利要求7所述的3D堆叠的半导体器件，其特征在于，环绕所述栅电极的所述半导体层构成中空的筒状结构，所述筒状结构具有侧面、底面和开口，所述侧面包括间隔分布的两个电极接触区，所述两个电极接触区分别与所述第一电极和所述第二电极接触，所述筒状结构的侧面和所述底面位于所述第一电极和所述第二电极之间的区域为沟道区。

9.根据权利要求8所述的3D堆叠的半导体器件，其特征在于，所述栅电极通过所述筒状结构的开口延伸到所述筒状结构的底面。

10.根据权利要求6至9中任一项所述的3D堆叠的半导体器件，其特征在于，还包括沿垂直于衬底方向延伸的多条字线；

11.根据权利要求10所述的3D堆叠的半导体器件，其特征在于，还包括沿所述第二方向延伸的多条位线；

12.根据权利要求6至9中任一项所述的3D堆叠的半导体器件，其特征在于，还包括平行于衬底的第一方向延伸的多条字线，所述第一方向与所述第二方向交叉；

13.根据权利要求12所述的3D堆叠的半导体器件，其特征在于，还包括沿垂直于衬底方向延伸的多条位线；

位于不同层的一列存储单元的晶体管与同一条位线连接。

14.一种3D堆叠的半导体器件的制造方法，其特征在于，所述3D堆叠的半导体器件包括：多个存储单元，分布于不同层、沿着垂直于衬底的方向堆叠且周期性分布；每一层包括多列存储单元，所述存储单元包括晶体管；所述晶体管包括第一电极、第二电极、设置在所述第一电极和所述第二电极之间的半导体层、和栅电极；所述第一电极和所述第二电极在平行于所述衬底的第一方向上间隔分布；所述栅电极在平行于所述衬底的平面内沿第二方向延伸，所述栅电极包括沿所述第二方向延伸的侧壁和两个端面，其中一个端面用于与字线连接，另一个端面伸入中空的环形半导体层中；所述第一方向与所述第二方向交叉；

所述制造方法包括：

在衬底上形成所述晶体管的第一电极和第二电极；

形成与多个所述第二电极连接的位线；

形成与多个所述栅电极的另一个端面连接的字线。

15.根据权利要求14所述的制造方法，其特征在于，所述在衬底上形成所述晶体管的第一电极和第二电极，以及形成与多个所述第二电极连接的位线，包括：

在所述衬底上依次交替沉积第一绝缘层和第二绝缘层；

16.根据权利要求15所述的制造方法，其特征在于，所述虚拟电极区的两端分别与相邻的两个虚拟位线区连接，每个虚拟电极区上连接有两个虚拟沟道及栅极区；所述存储单元还包括电容器，所述电容器包括第三电极和第四电极；

所述刻蚀去除所述第一电极区的图案化的第二绝缘层，得到第一电极槽，在所述第一电极槽中形成第一电极，以及所述电容器的形成过程包括：

在所述第一电极槽内沉积第一导电层；

17.根据权利要求16所述的制造方法，其特征在于，所述刻蚀去除所述第二电极区和所述虚拟位线区的图案化的第二绝缘层，分别得到第二电极槽和位线槽，分别在所述第二电极槽和所述位线槽中形成第二电极和与所述第二电极连接的位线，包括：

18.根据权利要求16或17所述的制造方法，其特征在于，所述在所述第一电极和所述第二电极之间形成中空的环形半导体层和一个端面伸入所述半导体层中的所述栅电极，以及形成与多个所述栅电极的另一个端面连接的字线，包括：

19.一种电子设备，其特征在于，包括根据权利要求1至5中任一项所述的晶体管或根据权利要求6至13中任一项所述的3D堆叠的半导体器件。