CN116709775A - 一种半导体器件及其制造方法、电子设备 - Google Patents

一种半导体器件及其制造方法、电子设备 Download PDF

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Abstract

一种半导体器件及其制造方法、电子设备，所述半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层沿着垂直衬底方向延伸；所述晶体管包括第一电极和环绕所述字线侧壁的半导体层；所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极51位于所述第一凹槽内且与所述半导体层连接。本实施例提供的方案，第一电极位于半导体层的凹槽内，在制造过程中可以使用易于刻蚀的膜层占据导电薄膜所在的膜层，使得刻蚀更易控制，且便于在不改变工艺的情况下，更换不同的导电薄膜作为第一电极，有利于器件的迭代更新。

Description

一种半导体器件及其制造方法、电子设备
技术领域
本公开实施例涉及但不限于半导体技术的器件设计及其制造，尤指一种半导体器件及其制造方法、电子设备。
背景技术
半导体存储从应用上可划分为易失性存储器（RAM，包括DRAM和SRAM等），以及非易失性存储器（ROM和非ROM）。
以DRAM为例，传统已知的DRAM有多个重复的“存储单元”，每个存储单元有一个电容和晶体管。电容可以存储1位数据，充放电后，电容存储电荷的多少可以分别对应二进制数据“1”和“0”。晶体管是控制电容充放电的开关。
为了尽可能降低产品的成本，人们希望在有限的衬底上做出尽可能多的存储单元。自从摩尔定律问世以来，业界提出了各种半导体结构设计和工艺优化，以满足人们对当前产品的需求。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种半导体器件及其制造方法、电子设备，易于实现使用不同的导电材料作为电极。
本公开实施例提供了一种半导体器件，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠；
字线，贯穿所述不同层沿着垂直衬底方向延伸；
所述晶体管包括第一电极和环绕所述字线侧壁的半导体层；所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极位于所述第一凹槽内且与所述半导体层连接。
在一些实施例中，沿垂直于所述衬底方向分布的同一列多个晶体管的多个半导体层间隔设置。
在一些实施例中，所述晶体管还包括与所述半导体层连接的第二电极，所述半导体器件还包括：分布于不同层与所述多个晶体管的第二电极分别连接的多条沿第二方向延伸的位线；所述晶体管的半导体层还环绕所述晶体管所连接的位线的侧壁。
在一些实施例中，所述晶体管的半导体层还与所述晶体管所连接的位线的一个端面连接。
在一些实施例中，所述第二电极和所述位线连接形成一体式结构。
在一些实施例中，所述半导体器件还包括设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层，沿垂直于所述衬底方向分布的同一列的多个晶体管的栅极绝缘层连接形成一体式结构。
在一些实施例中，所述半导体器件还包括：
沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层，其中，所述导电层包括所述第一电极和所述第二电极；
贯穿每个所述绝缘层和每个所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层。
在一些实施例中，所述通孔对应所述导电层的第一区域的口径大于对应所述绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔露出侧壁和上下两个表面的部分区域。
在一些实施例中，所述第一电极包括开口背离所述字线的第二凹槽。
在一些实施例中，所述半导体器件还包括：填充所述第一电极的所述第二凹槽的第二极，以及设置在所述第二极和所述第一电极之间的介质层。
在一些实施例中，所述半导体器件还包括：第二极，以及设置在所述第二极和所述第一电极之间的介质层，所述介质层与所述第一电极的接触面垂直于所述衬底。
本公开实施例提供一种电子设备，包括上述任一实施例所述的半导体器件。
本公开实施例提供一种半导体器件的制造方法，所述半导体器件包括分布于不同层沿着垂直衬底方向堆叠的多个晶体管、沿垂直于所述衬底的方向延伸的字线、位线；所述晶体管包括第一电极、第二电极、环绕所述字线侧壁且与所述字线相绝缘的半导体层；所述半导体器件的制造方法包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和牺牲层薄膜，形成包括多个第一绝缘薄膜和多个牺牲层薄膜的堆叠结构；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁暴露每个所述牺牲层薄膜，在所述通孔内依次沉积栅绝缘薄膜和沉积填充所述通孔的栅电极薄膜，形成多层所述晶体管的栅极绝缘层，字线，不同层的所述晶体管的所述栅电极为所述字线的一部分；
对所述堆叠结构进行构图，使得所述牺牲层形成预设图形，所述预设图形包括第一子部和与第一子部连接的第二子部，所述通孔在所述衬底的正投影位于所述预设图形在所述衬底的正投影的外轮廓内，所述第一子部沿第一方向延伸，所述第二子部沿第二方向延伸，且第一方向与第二方向交叉；
刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子层和位线，所述第一半导体子层和所述第二半导体子层组成所述晶体管的半导体层，所述半导体层环绕所述字线侧壁，所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极位于所述第一凹槽内且与所述半导体层连接。
在一些实施例中，所述形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔包括：
通过干法刻蚀形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔包括位于所述第一绝缘薄膜的第二子孔和位于所述牺牲层薄膜的第一子孔；
湿法横向刻蚀所述牺牲层薄膜，使得在平行于所述衬底的平面上，所述通孔位于所述第一绝缘薄膜的第二子孔的正投影落入所述通孔位于所述牺牲层薄膜的第一子孔的正投影内。
在一些实施例中，所述刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子部和第二电极包括：
通过一次湿法刻蚀工艺刻蚀去除所述第一子部和所述第二子部；
在所述第一子部所在区域和所述第二子部所在区域依次沉积半导体薄膜和导电薄膜，以形成包括所述第一半导体子层和所述第二半导体子层的半导体层、第一电极、位线。
在一些实施例中，所述刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子部和第二电极包括：
刻蚀去除所述第一子部，在所述第一子部所在区域依次沉积第一半导体薄膜和第一导电薄膜形成所述第一半导体子层和所述第一电极；
刻蚀去除所述第二子部，在所述第二子部所在区域依次沉积第二半导体薄膜和填充所述第二子部所在区域的第二导电薄膜形成所述第二半导体子层和所述位线。
在一些实施例中，在所述第一子部所在区域沉积第一导电薄膜包括：
在所述第一子部所在区域沉积第一半导体薄膜后，在所述第一半导体薄膜上沉积填充所在第一子部所在区域的第一导电薄膜；
或者，在所述第一子部所在区域沉积第一半导体薄膜后，在所述第一半导体薄膜上沉积预设厚度的第一导电薄膜，使得所述第一导电薄膜形成具有开口背离所述字线的第二凹槽。
本公开实施例包括一种半导体器件及其制造方法、电子设备，所述半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层沿着垂直衬底方向延伸；所述晶体管包括第一电极、环绕所述字线侧壁的半导体层，所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极位于所述第一凹槽内且与所述半导体层连接。本实施例提供的方案，第一电极设置在半导体层的第一凹槽内，，在制造晶体管形成堆叠结构时，可以不沉积导电薄膜，在刻蚀堆叠结构制造完成栅电极后再沉积导电薄膜制造第一电极，可以使用易于刻蚀的膜层占据导电薄膜所在的膜层，使得刻蚀更易控制，且便于在不改变工艺的情况下，更换不同的导电薄膜作为第一电极，有利于器件的迭代更新。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和优点可通过在说明书以及附图中所特别指出的结构来实现和获得。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释技术方案，并不构成对技术方案的限制。
图1A为沿图1E中aa’方向的截面图；
图1B为沿图1E中bb’方向的截面图；
图1C为沿图1E中cc’方向的截面图；
图1D为沿图1E中dd’方向的截面图；
图1E为一示例性实施例提供的半导体器件沿平行于衬底方向的截面图；
图1F为另一示例性实施例提供的半导体器件沿平行于衬底方向的截面图；
图2A为一示例性实施例提供的形成堆叠结构后沿aa’方向的截面图；
图2B为一示例性实施例提供的形成堆叠结构后沿bb’方向的截面图；
图2C为一示例性实施例提供的形成堆叠结构后沿cc’方向的截面图；
图2D为一示例性实施例提供的形成堆叠结构后沿dd’方向的截面图；
图3A为沿图3E中aa’方向的截面图；
图3B为沿图3E中bb’方向的截面图；
图3C为沿图3E中cc’方向的截面图；
图3D为沿图3E中dd’方向的截面图；
图3E为一示例性实施例提供的形成通孔后沿平行于衬底方向的截面图；
图4A为一示例性实施例提供的扩大通孔后沿aa’方向的截面图；
图4B为一示例性实施例提供的扩大通孔后沿bb’方向的截面图；
图4C为一示例性实施例提供的扩大通孔后沿cc’方向的截面图；
图4D为一示例性实施例提供的扩大通孔后沿dd’方向的截面图；
图5A为一示例性实施例提供的形成栅极绝缘层和栅电极后沿aa’方向的截面图；
图5B为一示例性实施例提供的形成栅极绝缘层和栅电极后沿bb’方向的截面图；
图5C为一示例性实施例提供的形成栅极绝缘层和栅电极后沿cc’方向的截面图；
图5D为一示例性实施例提供的形成栅极绝缘层和栅电极后沿dd’方向的截面图；
图6A为沿图6E中aa’方向的截面图；
图6B为沿图6E中bb’方向的截面图；
图6C为沿图6E中cc’方向的截面图；
图6D为沿图6E中dd’方向的截面图；
图6E为一示例性实施例提供的形成第一绝缘层和牺牲层后沿平行于衬底方向的截面图；
图7A为一示例性实施例提供的形成第三绝缘层后沿aa’方向的截面图；
图7B为一示例性实施例提供的形成第三绝缘层后沿bb’方向的截面图；
图7C为一示例性实施例提供的形成第三绝缘层后沿cc’方向的截面图；
图7D为一示例性实施例提供的形成第三绝缘层后沿dd’方向的截面图；
图8A为一示例性实施例提供的暴露电容区域后沿aa’方向的截面图；
图8B为一示例性实施例提供的暴露电容区域后沿bb’方向的截面图；
图8C为一示例性实施例提供的暴露电容区域后沿cc’方向的截面图；
图8D为一示例性实施例提供的暴露电容区域后沿dd’方向的截面图；
图9A为一示例性实施例提供的刻蚀部分牺牲层后沿aa’方向的截面图；
图9B为一示例性实施例提供的刻蚀部分牺牲层后沿bb’方向的截面图；
图9C为一示例性实施例提供的刻蚀部分牺牲层后沿cc’方向的截面图；
图9D为一示例性实施例提供的刻蚀部分牺牲层后沿dd’方向的截面图；
图10A为沿图10E中aa’方向的截面图；
图10B为沿图10E中bb’方向的截面图；
图10C为沿图10E中cc’方向的截面图；
图10D为沿图10E中dd’方向的截面图；
图10E为一示例性实施例提供的形成第一半导体子层后沿平行于衬底方向的截面图；
图11A为一示例性实施例提供的形成第一电极后沿aa’方向的截面图；
图11B为一示例性实施例提供的形成第一电极后沿bb’方向的截面图；
图11C为一示例性实施例提供的形成第一电极后沿cc’方向的截面图；
图11D为一示例性实施例提供的形成第一电极后沿dd’方向的截面图；
图11E为一示例性实施例提供的形成第一电极后沿平行于衬底方向的截面图；
图12A为一示例性实施例提供的形成介质层和第二极后沿aa’方向的截面图；
图12B为一示例性实施例提供的形成介质层和第二极后沿bb’方向的截面图；
图12C为一示例性实施例提供的形成介质层和第二极后沿cc’方向的截面图；
图12D为一示例性实施例提供的形成介质层和第二极后沿dd’方向的截面图；
图13A为一示例性实施例提供的去除第二子部后沿aa’方向的截面图；
图13B为一示例性实施例提供的去除第二子部后沿bb’方向的截面图；
图13C为一示例性实施例提供的去除第二子部后沿cc’方向的截面图；
图13D为一示例性实施例提供的去除第二子部后沿dd’方向的截面图；
图14A为沿图14E中aa’方向的截面图；
图14B为沿图14E中bb’方向的截面图；
图14C为沿图14E中cc’方向的截面图；
图14D为沿图14E中dd’方向的截面图；
图14E为一示例性实施例提供的形成第二半导体子层和位线后沿平行于衬底方向的截面图；
图15A为一示例性实施例提供的去除第二子部后沿aa’方向的截面图；
图15B为一示例性实施例提供的去除第二子部后沿bb’方向的截面图；
图15C为一示例性实施例提供的去除第二子部后沿cc’方向的截面图；
图15D为一示例性实施例提供的去除第二子部后沿dd’方向的截面图；
图16A为一示例性实施例提供的形成半导体层后沿aa’方向的截面图；
图16B为一示例性实施例提供的形成半导体层后沿bb’方向的截面图；
图16C为一示例性实施例提供的形成半导体层后沿cc’方向的截面图；
图16D为一示例性实施例提供的形成半导体层后沿dd’方向的截面图；
图17A为沿图17E中aa’方向的截面图；
图17B为沿图17E中bb’方向的截面图；
图17C为沿图17E中cc’方向的截面图；
图17D为沿图17E中dd’方向的截面图；
图17E为一示例性实施例提供的形成第一电极、第二电极和位线后沿平行于衬底方向的截面图；
图18A为沿图18E中aa’方向的截面图；
图18B为沿图18E中bb’方向的截面图；
图18C为沿图18E中cc’方向的截面图；
图18D为沿图18E中dd’方向的截面图；
图18E为一示例性实施例提供的形成介质层和第二极后沿平行于衬底方向的截面图；
图19A为沿图19E中aa’方向的截面图；
图19B为沿图19E中bb’方向的截面图；
图19C为沿图19E中cc’方向的截面图；
图19D为沿图19E中dd’方向的截面图；
图19E为一示例性实施例提供的半导体器件沿平行于衬底方向的截面图；
图20A为一示例性实施例提供的形成第一电极、介质层、第二极后沿aa’方向的截面图；
图20B为一示例性实施例提供的形成第一电极、介质层、第二极后沿bb’方向的截面图；
图20C为一示例性实施例提供的形成第一电极、介质层、第二极后沿cc’方向的截面图；
图20D为一示例性实施例提供的形成第一电极、介质层、第二极后沿dd’方向的截面图；
图21A为一示例性实施例提供的去除第二子部后沿aa’方向的截面图；
图21B为一示例性实施例提供的去除第二子部后沿bb’方向的截面图；
图21C为一示例性实施例提供的去除第二子部后沿cc’方向的截面图；
图21D为一示例性实施例提供的去除第二子部后沿dd’方向的截面图；
图22A为沿图22E中aa’方向的截面图；
图22B为沿图22E中bb’方向的截面图；
图22C为沿图22E中cc’方向的截面图；
图22D为沿图22E中dd’方向的截面图；
图22E为一示例性实施例提供的形成第二半导体子层和位线后沿平行于衬底方向的截面图。
具体实施方式
下文中将结合附图对本公开实施例进行详细说明。在不冲突的情况下，本公开实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。
本公开的实施方式并不一定限定附图所示尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的实施方式不局限于附图所示的形状或数值。
本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，并不表示任何顺序、数量或者重要性。
在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在公开中说明的词句，根据情况可以适当地更换。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是物理连接或信号连接，可以是接触连接或一体地连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极（漏电极端子、漏区域或漏电极）与源电极（源电极端子、源区域或源电极）之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。
在本公开中，可以是第一电极为漏电极、第二电极为源电极，或者可以是第一电极为源电极、第二电极为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。
在本公开中，“连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本公开中，“平行”是指大约平行或几乎平行，比如，两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指大约垂直，比如，两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开所说的“A和B同层设置”包含位于同一个膜层上的相同材料或不同材料形成的膜层。示例性的，A和B通过同一种材料形成同一个膜层后经同一次图案化工艺或不同的图案化工艺形成。同层设置的A和B可以是位于一个水平面上但是不必须位于同一个膜层上，或位于同一个膜层的不同区域但是不必须位于相同的水平面上。
本公开实施例中 “B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
本公开实施例中的“A和B为一体式结构”可以是指在微观结构上无明显的断层或间隙等明显的分界界面。一般地，在一个膜层上图案化形成连接的膜层为一体式。比如A和B使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关系的结构。
图1A为沿1E中aa’方向截面图，图1B为沿图1E中bb’方向的截面图，图1C为沿图1E中cc’方向的截面图，图1D为沿图1E中dd’方向的截面图，图1E为一示例性实施例提供的半导体器件沿平行于衬底1方向的截面图。所述的半导体器件可以为晶体管，或包含晶体管的存储单元，或包含存储单元的存储单元阵列，或包含存储单元阵列的3D堆叠的结构，或包含晶体管的或存储单元阵列的存储器等。
如图1A至图1E所示，本公开实施例提供一种半导体器件，包括：
多个晶体管，分布于不同层沿着垂直衬底1方向堆叠；
字线40，贯穿所述不同层沿着垂直衬底1方向延伸1；
所述晶体管可以包括第一电极51、第二电极52、环绕所述字线40侧壁的半导体层23；所述半导体层23包括开口背离所述字线40的第一凹槽，所述第一电极51位于所述第一凹槽内且与所述半导体层23连接。即，所述第一电极51包括朝向所述字线40一侧的端面和与所述端面连接的侧壁，所述半导体层23与所述端面连接且环绕所述第一电极51的所述侧壁。
本实施例提供的方案，第一电极51设置在半导体层23的第一凹槽内，在制造晶体管形成堆叠结构时，可以不沉积导电薄膜，在刻蚀堆叠结构制造完成栅电极后再沉积导电薄膜制造第一电极，可以使用易于刻蚀的膜层占据导电薄膜所在的膜层，使得刻蚀更易控制，且便于在不改变工艺的情况下，更换不同的导电薄膜作为第一电极，有利于器件的迭代更新。
在一些实施例中，所述晶体管还可以包括栅电极26，不同层的晶体管的所述栅电极26可以为所述字线40的一部分。可以理解的是，字线40形成前后，无需单独制作栅电极26，在制作字线40后，其中字线40的一部分就起到栅电极26的作用。该处并不限定字线40的局部形貌，该字线40整体上沿着垂直衬底1的方向延伸。在局部，对应每个晶体管，该区域的栅电极26可以沿着水平方向和垂直方向延伸，但是半导体层23形成在字线40的侧壁，字线40的侧壁中包裹有半导体层23的区域其可以是膜层的主表面包含沿着垂直衬底1方向延伸，或者除了包含垂直延伸的区域还包含沿着水平方向延伸的区域。
在一些实施例中，所述栅电极26可以为线状，整体上仅沿垂直于所述衬底1的方向延伸。其中，该栅电极26或多个栅电极26形成的字线40包括侧表面，侧表面与孔的侧壁相邻，侧表面整体上与衬底1垂直，或者说与半导体层23对应的起栅电极控制作用的侧壁的部分区域，该区域的膜层与衬底1垂直。在实际制作产品过程中局部可能存在弯曲的区域也包含在本申请上述所述的情况中。
其中，环绕可以理解为部分或全部环绕所述字线40。一些实施例中，所述环绕可以是整体上全部环绕，环绕后的半导体层23的横截面为闭合环形。所述横截面的截取方向为沿着平行于衬底1的方向截取。一些实施例中，所述环绕可以是部分环绕，环绕后的横截面不是闭合的，但是呈现环形状。比如，具有开口的环形。
在一示例性实施例中，沿着垂直所述衬底1的方向延伸的所述字线40不同区域的材料组分相同，可以理解为使用同一次沉积工艺形成，所述材料的组分相同可以理解为材料中测试出的主要元素相同，比如，都是通过金属、合金、金属氮化物、金属氧化物（如ITO、IZO等）、金属硅化物，但是不限制其不同区域的原子数比。
在一些实施例中，所述栅电极26的沿平行于衬底1方向的横截面比如为方形等结构，但本公开实施例不限于此，可以是其他形状，比如圆形等。
在一些实施例中，同一晶体管的所述第一电极51和第二电极52可以位于同一水平面。
在一些实施例中，第一电极51和第二电极52可以同层设置。即所述第一电极51和所述第二电极52可以通过同一次工艺同时形成，但本公开实施例不限于此，可以通过不同工艺分别制造所述第一电极51和所述第二电极52。
在一些实施例中，所述第一电极51可以沿第一方向X延伸。
在一些实施例中，所述第一方向X可以平行于所述衬底1。
在一些实施例中，不同层的堆叠的晶体管可以共用一条沿着垂直所述衬底1方向延伸的所述字线40。
在一些实施例中，所述多个晶体管的多个半导体层23可以间隔设置，如，物理上断开。即，不同层的半导体层23之间不连接，可以消除寄生晶体管，避免层间晶体管漏电。所述多个晶体管可以是沿垂直于所述衬底1方向分布的同一列的多个晶体管。
在一些实施例中，所述半导体器件还可以包括：与所述多个晶体管的第二电极52分别连接的多条沿第二方向Y延伸的位线30；所述晶体管的半导体层还环绕所述晶体管所连接的位线30的侧壁。位线30沿第二方向Y延伸，位线30的侧壁即位线30沿第二方向Y延伸的表面。
在一些实施例中，所述第二方向Y可以平行于所述衬底1。
在一些实施例中，所述第二方向Y和所述第一方向X可以交叉。
在一些实施例中，所述第一方向X和第二方向Y垂直。
在一些实施例中，所述第二电极52和所述位线30可以连接形成一体式结构。比如，位线30为直线，所述直线的侧壁与所述半导体层23连接，或者，位线30具有一体式设计的分支，所述分支与所述半导体层23连接，其中，所述分支的延伸方向与所述位线30的延伸方向交叉，如大约垂直。所述分支可以是在位线30的一个侧壁上的多个分支，或同时在两个侧壁上的多个分支，每个分支对应会形成一个晶体管或一个存储单元。
在一些实施例中，所述半导体层23还可以与所述位线30的一个端面接触。
图1E中所示的位线30的形状仅为例，位线30的形状不限于此，比如，位线30可以是图1F中所示的形状，等等。
在一些实施例中，所述半导体器件还可以包括：设置在所述字线40的侧壁和所述半导体层23之间的栅极绝缘层24，沿垂直于所述衬底1方向分布的同一列的所述多个晶体管的栅极绝缘层24可以连接形成一体式结构。
在一些实施例中，不同层的晶体管可以共用一个沿着垂直所述衬底1方向延伸的环状的栅极绝缘层24。
在一些实施例中，所述半导体器件还可以包括：
沿着垂直衬底1的方向从下至上依次交替分布的绝缘层和导电层，其中，所述导电层包括所述第一电极51和所述第二电极52；
贯穿每个所述绝缘层和每个所述导电层的通孔，所述通孔中从内到外依次分布有所述字线40、环绕所述字线侧壁的所述栅极绝缘层24。即可以通过刻蚀形成通孔后，分别沉积膜层形成多层晶体管的字线40和栅极绝缘层24，简化工艺。
在一些实施例中，所述通孔对应所述导电层的第一区域的口径大于对应所述绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔露出侧壁和上下两个表面的部分区域。
在一些实施例中，如图1E所示，所述第一电极51平行于所述衬底1方向的截面可以为方形。所述第一电极51远离所述字线40一侧的表面可以垂直于所述衬底1。所述半导体器件还包括：第二极42，以及设置在所述第二极42和所述第一电极51之间的介质层43，所述介质层43与所述第一电极51的接触面可以垂直于所述衬底1。本实施例中，第一电极51未设置开口。
在一些实施例中，所述第一电极51远离所述字线40一侧可以设置有开口。即，所述第一电极51包括开口背离所述字线40的第二凹槽。本实施例中，在第一电极51作为电容的一个电极时，设置第二凹槽可以增大第一电极51的面积，从而增大电容值。
在一些实施例中，沿平行于所述第二凹槽的开口方向且垂直于所述衬底1的方向，所述第二凹槽的截面可以为U型，以及，沿平行于所述衬底1的方向，所述第二凹槽的截面可以为U型。后续在该第二凹槽内沉积形成介质层43和第二极42，形成电容。本公开实施例不限于此，第一电极51的第二凹槽可以是其他形状。
在一些实施例中，如图1E所示，同层的所述存储单元形成分别沿第一方向X和第二方向Y分布的阵列，每层所述存储单元还包括：位线30，所述位线30与同层同一列的晶体管的所述第二电极52连接。图1B中示出了每层包括三行两列存储单元，但本公开实施例不限于此，每层可以包括其他行数和列数的存储单元，比如，可以只包括一个存储单元。所述第一方向X可以平行于所述衬底1，所述第二方向Y可以平行于所述衬底1，第一方向X和第二方向Y交叉。在一些实施例中，所述第一方向X和第二方向Y可以垂直。
在一些实施例中，所述半导体器件还可以包括数据存储元件。上述堆叠晶体管可以应用在存储器的多个场景中，比如，DRAM场景中传统的1T结构、2T结构、有电容的结构或无电容的结构。或者，可以适用于SRAM中的4T或6T存储单元场景中。
在一些实施例中，所述数据存储元件比如为电容，即形成1T1C的存储结构。但本公开实施例不限于此，可以和其他晶体管组成2T0C的存储结构，等等。
在一些实施例中，所述电容可以包括第一极41和第二极42，所述第一极41与所述第一电极51连接。
在一些实施例中，所述第一极41与所述第一电极51可以为一体式结构。
在一些实施例中，如图1A至图1E所示，所述第二极42可以是沿垂直于所述衬底1方向延伸的面状电极。
在一些实施例中，如图1A至图1E所示，所述介质层43可以是沿垂直于所述衬底1方向延伸的面状膜层。
在一些实施例中，所述半导体器件还可以包括：填充所述第一电极51的第二凹槽的第二极42，以及设置在所述第二极42和所述第一电极51之间的介质层43。
图19A至图19E为另一示例性实施例提供的半导体器件示意图，其中，图19A为沿19E中aa’方向截面图，图19B为沿图19E中bb’方向的截面图，图19C为沿图19E中cc’方向的截面图，图19D为沿图19E中dd’方向的截面图，图19E为一示例性实施例提供的半导体器件沿平行于衬底1方向的截面图。如图19A至图19E所示，本实施例中，第一电极51具有U型的第二凹槽，U型的第二凹槽的开口方向远离所述字线40，相应的，所述第二极42可以包括沿垂直于衬底1方向延伸的竖直部和从所述竖直部延伸至所述第二凹槽内的凸起部。所述凸起部填充所述第二凹槽（凸起部填充第二凹槽内被介质层43占据外的区域）。第一电极51和第二极42通过设置在二者之间的介质层43绝缘。本实施例提供的方案，可以增大电容的电极面积，增大电容值。
在一些实施例中，不同层的相同列的晶体管连接的所述电容的所述第二极42可以连接为一体式结构。如图1A所示，不同层的第一列的所述电容的所述第二极42的主表面沿着垂直衬底1方向延伸形成板状。如图19A所示，不同层的第一列的所述电容的所述第二极42的主表面沿着垂直衬底1方向延伸形成板状，且板状膜层上设置有凸起部填充到所述第一电极51的开口内与第一电极51形成电容。
在一些实施例中，相同层的相同列的晶体管连接的所述电容的所述第二极42可以连接为一体式结构。
在一些实施例中，沿垂直于衬底1方向相邻的晶体管的所述第一电极51在垂直衬底1的方向的投影可以重叠，所述第二电极52在垂直衬底1的方向的投影可以重叠，所述栅电极26在垂直衬底1的方向的投影可以重叠。本实施例提供的方案，在工艺过程中，可以通过一个掩膜构图形成多层堆叠的第一电极和第二电极所在的区域，实现工艺简单。另外，可以使得半导体器件的结构更为紧凑。
在一些实施例中，所述半导体器件还可以包括填充在不同晶体管间的绝缘膜层。
下面通过本实施例半导体器件的制造过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制造工艺。本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影，是相关技术中成熟的制造工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺或光刻工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺或光刻工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺或光刻工艺后的“层”中包含至少一个“图案”。
在一些实施例中，半导体器件的制造过程可以包括：
101）在衬底1上依次交替沉积第一绝缘薄膜9和牺牲层薄膜11形成叠层结构，如图2A、图2B、图2C和图2D所示，其中，图2A为沿aa’方向的截面图，图2B为沿bb’方向的截面图，图2C为沿cc’方向的截面图，图2D为沿dd’方向的截面图。
在一些实施例中，所述第一绝缘薄膜9可以是low-K介质层，即介电常数K<3.9的介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
在一些实施例中，所述牺牲层薄膜11包括与所述第一绝缘薄膜9的刻蚀选择比较大的膜层，包括但不限于SiN（氮化硅）。本实施例中，制造叠层结构时不沉积导电薄膜，在后续过程中刻该蚀叠层结构时，比刻蚀绝缘薄膜和导电薄膜形成的叠层结构，能更容易形成光滑的垂直的表面，更好的控制器件结构，器件性能更稳定。
图2A至图2D中示出的叠层结构包括四层第一绝缘薄膜9和三层牺牲层薄膜11，仅为示例，在其他实施例中，所述叠层结构可以包括更多或更少层交替设置的第一绝缘薄膜9和牺牲层薄膜11。
102）形成通孔K1；
所述形成通孔K1可以包括：
刻蚀所述叠层结构，形成贯穿所述叠层结构的多个通孔K1，如图3A、图3B、图3C和图3D所示，其中，图3A为沿aa’方向的截面图，图3B为沿bb’方向的截面图，图3C为沿cc’方向的截面图，图3D为沿dd’方向的截面图。
在一些实施例中，可以通过干法刻蚀所述叠层结构。比如，可以使用四氟化碳(CF4)或者二氟甲烷(CH2F2)进行刻蚀。
在一些实施例中，所述通孔K1可以沿垂直于所述衬底1的方向延伸。
在一些实施例中，在平行于所述衬底1的平面上，所述通孔K1的正投影可以是方形。但本公开实施例不限于此，可以是圆形、椭圆形等。
在一些实施例中，所述多个通孔K1可以阵列分布，以便后续形成阵列分布的晶体管。
103）扩大通孔K1位于牺牲层薄膜11的区域；
所述扩大通孔K1位于牺牲层薄膜11的区域可以包括：横向刻蚀所述牺牲层薄膜11，以扩大所述通孔K1位于所述牺牲层薄膜11的区域，如图4A、图4B、图4C和图4D所示，其中，图4A为沿aa’方向的截面图，图4B为沿bb’方向的截面图，图4C为沿cc’方向的截面图，图4D为沿dd’方向的截面图。此时，通孔K1位于第一绝缘薄膜9的第二子孔K12在衬底1的正投影落入牺牲层薄膜11的第一子孔K11在衬底1的正投影内。由于后续制造过程中，牺牲层薄膜11会被刻蚀掉，保留位于通孔K1内的膜层，因此，扩大位于牺牲层薄膜11的通孔K1可以增大保留的膜层的面积，可以增强膜层支撑性。
在一些实施例中，可以对靠近所述通孔K1的牺牲层薄膜11进行氧化后再刻蚀，相比直接刻蚀牺牲层薄膜11，对氧化后的牺牲层薄膜11进行刻蚀更好控制。
104）形成栅极绝缘层24和栅电极26；
所述形成栅极绝缘层24和栅电极26可以包括：在所述通孔K1内依次沉积栅绝缘薄膜和填充所述通孔K1的栅电极薄膜，形成所述栅极绝缘层24和栅电极26，如图5A、图5B、图5C和图5D所示，其中，图5A为沿aa’方向的截面图，图5B为沿bb’方向的截面图，图5C为沿cc’方向的截面图，图5D为沿dd’方向的截面图。
在一些实施例中，不同层的晶体管的栅电极26连接形成字线40。
在一些实施例中，所述栅电极26可以沿垂直于所述衬底1的方向延伸。所述栅极绝缘层24环绕所述栅电极26的侧壁。
在本公开的示例性实施例中，所述栅极绝缘层24的材料可以包含一层或多层High-K介质材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪（HfO2）、氧化铝（Al2O3），铪铝氧化物（HfAlO），铪镧氧化物（HfLaO）、锆的氧化物（ZrO2）等高K材料。
在一示例性实施例中，所述栅电极薄膜可以是如下不同类型材料中的一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
105）对所述第一绝缘薄膜9和牺牲层薄膜11进行构图，形成第一绝缘层10和牺牲层12，如图6A、图6B、图6C、图6D和图6E所示，其中，图6A为沿aa’方向的截面图，图6B为沿bb’方向的截面图，图6C为沿cc’方向的截面图，图6D为沿dd’方向的截面图。图6E为沿平行于衬底1方向的截面图（牺牲层12所在膜层）。图6E中虚线示意牺牲层薄膜11未被刻蚀时的边界。
本步骤中，牺牲层12的图案可以根据晶体管的第一电极51、第二电极52以及位线30的形状确定。在一些实施例中，在平行于衬底1的截面上，牺牲层12的图案可以如图6E所示，后续去除牺牲层12后，可以在牺牲层12所在的区域形成晶体管的半导体层、第一电极、第二电极和位线。
在一些实施例中，牺牲层12可以包括沿第一方向X延伸的第一子部121和沿第二方向Y延伸的第二子部122；第一子部121所在的区域后续可以形成晶体管的第一电极51，第二子部122所在的区域后续可以形成晶体管的第二电极52，以及，形成位线30。
在一些实施例中，可以利用干法刻蚀方法沿垂直于所述衬底1方向刻蚀所述叠层结构，形成第一绝缘层10和牺牲层12。
106）形成第三绝缘层33；
所述形成第三绝缘层33包括：在形成前述结构的衬底1上沉积第三绝缘薄膜后磨平，形成第三绝缘层33，所述第三绝缘层33填充步骤104中被刻蚀掉的第一绝缘薄膜9和牺牲层薄膜11所在的区域，以及，所述第三绝缘层33覆盖所述叠层结构，如图7A、图7B、图7C和图7D所示，其中，图7A为沿aa’方向的截面图，图7B为沿bb’方向的截面图，图7C为沿cc’方向的截面图，图7D为沿dd’方向的截面图。
在一些实施例中，所述第三绝缘薄膜可以是low-K介质层，包括但不限于硅氧化物，比如二氧化硅（SiO2）等。
107）暴露电容区域100；
所述暴露电容区域100可以包括：对所述叠层结构进行构图，刻蚀去除位于电容区域100的膜层，如图8A、图8B、图8C和图8D所示，其中，图8A为沿aa’方向的截面图，图8B为沿bb’方向的截面图，图8C为沿cc’方向的截面图，图8D为沿dd’方向的截面图。后续可以在电容区域100形成电容。叠层结构的两侧均可设置电容区域100，分别形成与不同的晶体管连接的电容。所述电容区域100可以设置在所述叠层结构的一侧，且暴露所述第一子部121的一个端面。
在一些实施例中，可以通过干法刻蚀从顶层至底层（不包括衬底1）刻蚀所述叠层结构以暴露所述电容区域100。
108）刻蚀部分牺牲层12；
所述刻蚀部分牺牲层12可以包括：通过湿法刻蚀去除牺牲层12中的第一子部121，保留牺牲层12中的第二子部122；如图9A、图9B、图9C和图9D所示，其中，图9A为沿aa’方向的截面图，图9B为沿bb’方向的截面图，图9C为沿cc’方向的截面图，图9D为沿dd’方向的截面图。
109）形成部分半导体层23，即，形成第一半导体子层231；
所述形成部分半导体层23可以包括：在形成前述结构的衬底1上沉积半导体薄膜，刻蚀去除位于电容区域100的半导体薄膜，形成部分半导体层23，所述半导体层23可以环绕所述栅电极26的部分侧壁（比如，环绕栅电极26三侧的侧壁，且不环绕朝向所述第二子部122的侧壁），如图10A、图10B、图10C、图10D和图10E所示，其中，图10A为沿aa’方向的截面图，图10B为沿bb’方向的截面图，图10C为沿cc’方向的截面图，图10D为沿dd’方向的截面图，图10E为沿平行于衬底1方向的截面图（原牺牲层12所在区域的截面图）。本步骤中，仅形成了部分半导体层23，半导体层23的另一部分在后续制造。
在本公开的示例性实施例中，所述半导体层23的材料可以为带隙小于1.65eV的硅或多晶硅等材料，或者，可以是宽带隙材料，比如带隙大于1.65eV的金属氧化物材料。
举例来说，金属氧化物半导体层或沟道的材料可包括如下金属中的至少之一的金属氧化物：铟、镓、锌、锡、钨、镁、锆、铝、铪等材料。当然，该金属氧化物中也不排除含有其他元素的化合物，比如，N、Si等元素；也不排除含有其他少量掺杂元素。
一些实施例中，金属氧化物半导体层或沟道的材料可以包含以下中的一或多者：铟镓锌氧化物(InGaZnO)、氧化铟锌(InZnO)、氧化铟镓（InGaO）、氧化铟锡(InSnO)、氧化铟镓锡(InGaSnO)、氧化铟镓锌锡(InGaZnSnO)、氧化铟(InO)、氧化锡(SnO)、氧化锌锡(ZnSnO，ZTO)、氧化铟铝锌金（InAlZnO）、氧化锌(ZnO)、铟镓硅氧化物(InGaSiO)、氧化铟钨(InWO，IWO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、锆铟锌氧化物(ZrInZnO)、铪铟锌氧化物(HfInZnO)、锡铟锌氧化物(SnInZnO)、铝锡铟锌氧化物(AlSnInZnO)、硅铟锌氧化物(SiInZnO)、铝锌锡氧化物(AlZnSnO)、镓锌锡氧化物(GaZnSnO)、锆锌锡氧化物(ZrZnSnO)等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
这些材料的带隙较宽，具有较低的漏电流，比如，当金属氧化物材料为IGZO时，晶体管的漏电流小于或者等于10-15A，由此可以改善动态存储器的工作性能。
上述金属氧化物半导体层或沟道的材料仅强调材料的元素类型，不强调材料中原子占比以及材料的膜质。
110）形成第一电极51；
所述形成第一电极51可以包括：在形成前述结构的衬底1上沉积填充牺牲层12所在区域的第一导电薄膜，刻蚀去除位于电容区域100的第一导电薄膜（从而可以使得不同层的第一导电薄膜断开，以免不同层的晶体管的第一电极51彼此相连），形成第一电极51；如图11A、图11B、图11C、图11D和图11E所示，其中，图11A为沿aa’方向的截面图，图11B为沿bb’方向的截面图，图11C为沿cc’方向的截面图，图11D为沿dd’方向的截面图，图11E为沿平行于衬底1方向的截面图（原牺牲层12所在区域的截面图）。所述第一电极51还作为电容的第一极41。
在一些实施例中，所述第一导电薄膜可以是如下不同类型材料中的一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
在一些实施例中，可以先沉积第一类导电薄膜，再沉积第二类导电薄膜，第一种导电薄膜比如可以是TiN等，第二种导电薄膜可以是钨（W）、铝（Al）、钼（Mo）、 钌（Ru）、钛（Ti）和钽（Ta）等，可以降低接触电阻。
本实施例提供的方案，使用不同类型的第一导电薄膜制造半导体器件时，沉积第一导电薄膜之前的工艺无改动，仅在沉积第一导电薄膜时更换为相应类型的导电薄膜即可，便于制造使用不同类型的导电薄膜的晶体管，且无需改动制造工艺，降低成本。
111）形成介质层43和第二极42；
所述形成介质层43和第二极42可以包括：
在形成上述结构的衬底1上依次沉积介质薄膜和导体薄膜，分别形成介质层43和第二极42，所述介质层43覆盖所述第一电极51远离所述位线30一侧的侧壁，隔离所述第一电极51和所述第二极42，如图12A、图12B、图12C、图12D所示，其中，图12A为沿aa’方向的截面图，图12B为沿bb’方向的截面图，图12C为沿cc’方向的截面图，图12D为沿dd’方向的截面图。
其中，介质层43作为电容电极间的介质，第二极42作为电容的一个电极，第一电极51作为电容的另一个电极，即第一极41。
在一些实施例中，可以通过原子层沉积（Atomic Layer Deposition，ALD）方式沉积所述介质薄膜和导体薄膜。
在一示例性实施例中，所述介质薄膜可以是Low-K材料，比如氧化硅。或者可以是High-K材料，比如介电常数K≥3.9的介质材料。一些实施例中，可以包括铪、铝、镧、锆等一个或多个的氧化物。示例性的，比如，可以包括但不限于以下至少之一：氧化铪（HfO2）、氧化铝（Al2O3），铪铝氧化物（HfAlO），铪镧氧化物（HfLaO）、锆的氧化物（ZrO2）等高K材料。
在一示例性实施例中，所述导体材料包括但不限于以下至少之一或其组合：
金属或合金，比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属，可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如掺锡的氧化铟（ITO）、掺铟的氧化锌（IZO）、铟的氧化物（InO）、掺铝氧化锌（Al-doped ZnO，AZO）、氧化铱(IrOx)、氧化钌(RuOx)等金属氧化物导电材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料。
112）去除第二子部122；
所述去除第二子部122可以包括：通过湿法刻蚀去除所述第二子部122，如图13A、图13B、图13C、图13D所示，其中，图13A为沿aa’方向的截面图，图13B为沿bb’方向的截面图，图13C为沿cc’方向的截面图，图13D为沿dd’方向的截面图。
213）形成半导体层23的另一部分和位线30，即形成第二半导体子层232和位线30；
所述形成半导体层23的另一部分和位线30可以包括：在形成前述结构的衬底1上依次沉积半导体薄膜和第二导电薄膜，形成半导体层23的另一部分和位线30，如图14A、图14B、图14C、图14D和图14E所示，其中，图14A为沿aa’方向的截面图，图14B为沿bb’方向的截面图，图14C为沿cc’方向的截面图，图14D为沿dd’方向的截面图，图14E为沿平行于衬底1方向的截面图（位线30所在膜层的截面图）。第一半导体子层231和第二半导体子层232即构成半导体层23。
可以看到，半导体层23环绕所述栅电极26，以及，环绕所述位线30的侧壁，以及，环绕所述第一电极51的侧壁（第一电极51可以包括朝向栅电极26的第一端面和远离栅电极26的第二端面，以及，位于第一端面和第二端面之间的侧壁），所述半导体层23可以覆盖在所述第一端面上。位线30可以沿第二方向Y延伸，位线30的侧壁可以是沿所述位线30的延伸方向的表面。
在一些实施例中，所述第二导电薄膜可以是如下不同类型材料中的一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
至此，半导体器件的制造完成。
在另一示例性实施例中，半导体器件的制造过程可以包括：
201）至207），同步骤101）至107），形成图8A至图8D所示的结构。
208）刻蚀牺牲层12；
所述刻蚀牺牲层12可以包括：通过湿法刻蚀去除全部牺牲层12；如图15A、图15B、图15C和图15D所示，其中，图15A为沿aa’方向的截面图，图15B为沿bb’方向的截面图，图15C为沿cc’方向的截面图，图15D为沿dd’方向的截面图。可以看到，全部牺牲层12均已被去除。
209）形成半导体层23；
所述形成部分半导体层23可以包括：在形成前述结构的衬底1上沉积半导体薄膜，刻蚀去除位于电容区域100的半导体薄膜，形成半导体层23；如图16A、图16B、图16C、图16D所示，其中，图16A为沿aa’方向的截面图，图16B为沿bb’方向的截面图，图16C为沿cc’方向的截面图，图16D为沿dd’方向的截面图。
210）形成第一电极51、第二电极52和位线30；
所述形成第一电极51、第二电极52和位线30可以包括：在形成前述结构的衬底1上沉积导电薄膜，形成第一电极51、第二电极52和位线30，如图17A、图17B、图17C、图17D和图17E所示，其中，图17A为沿aa’方向的截面图，图17B为沿bb’方向的截面图，图17C为沿cc’方向的截面图，图17D为沿dd’方向的截面图，图17E为沿平行于衬底1方向的截面图（原牺牲层12所在区域的截面图）。第二电极52和位线30可以连接形成一体式结构。所述第一电极51还作为电容的第一极41。
在一些实施例中，所述导电薄膜可以是如下不同类型材料中的一种或多种：
比如，含有钨、铝、钛、铜、镍、铂、钌、钼、金、铱、铑、钽、钴等金属；可以是含有前述提到的这些金属中的金属合金；
或者，可以是金属氧化物、金属氮化物、金属硅化物、金属碳化物等，如铟锡氧化物（ITO）、铟锌氧化物（IZO）、铟的氧化物（InO）等导电性较高的金属氧化物材料；比如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)等金属氮化物材料；
或者，可以是多晶硅材料、导电掺杂半导体材料等，比如，导电掺杂后的硅、导电掺杂后的锗、导电掺杂后的硅锗等；体现导电性的其他材料等。
本实施例提供的方案，使用不同类型的导电薄膜制造半导体器件时，沉积导电薄膜之前的工艺无改动，仅在沉积导电薄膜时更换为相应的导电薄膜即可，便于制造使用不同导电薄膜的晶体管，且无需改动制造工艺，降低成本。
211）形成介质层43和第二极42；
所述形成介质层43和第二极42可以包括：
在形成上述结构的衬底1上依次沉积介质薄膜和导体薄膜，分别形成介质层43和第二极42，所述介质层43覆盖所述第一电极51远离所述位线30一侧的侧壁，隔离所述第一电极51和所述第二极42，如图18A、图18B、图18C、图18D和图18E所示，其中，图18A为沿aa’方向的截面图，图18B为沿bb’方向的截面图，图18C为沿cc’方向的截面图，图18D为沿dd’方向的截面图，图18E为形成介质层43和第二极42后沿平行于衬底1方向的截面图（原牺牲层12所在区域的截面图）。
其中，介质层43作为电容电极间的介质，第二极42作为电容的一个电极，第一电极51作为电容的另一个电极，即第一极41。
在一些实施例中，可以通过原子层沉积（Atomic Layer Deposition，ALD）方式沉积所述介质薄膜和导体薄膜。
在另一示例性实施例中，半导体器件的制造过程可以包括：
301）至309），同步骤101）至109），形成图10A至图10E所示的结构。
310) 形成第一电极51、介质层43和第二极42；
所述形成第一电极51、介质层43和第二极42可以包括：
在形成前述结构的衬底1上沉积第一导电薄膜，刻蚀去除位于电容区域100的第一导电薄膜，形成第一电极51；该步骤可以使得不同层的晶体管的第一电极51断开；所述第一电极51还作为电容的第一极41；
在形成上述结构的衬底1上依次沉积介质薄膜和导体薄膜，分别形成介质层43和第二极42，所述介质层43覆盖所述第一电极51远离所述位线30一侧的表面，介质层43隔离所述第一电极51和所述第二极42，如图20A、图20B、图20C、图20D所示，其中，图20A为沿aa’方向的截面图，图20B为沿bb’方向的截面图，图20C为沿cc’方向的截面图，图20D为沿dd’方向的截面图。本实施例中，第二极42填充所述第一电极51的开口，所述第一电极51通过介质层43与所述第二极42绝缘。
在一些实施例中，第一电极51在垂直于衬底1的方向的截面可以为U形，即第一电极51远离所述栅电极26一侧具有开口。即，本实施例中，第一电极51未完全填充第一子部121所在的区域，形成了第二凹槽，且第二凹槽的开口方向背离所述栅电极26，第一电极51作为电容的第一极41，第一电极51具有开口相比第一电极51无开口的形状，可以增大电极面积，增大电容值。可以通过调整牺牲层12的厚度或者调整沉积的第一导电薄膜的厚度使得第一电极51不完全填充第一子部121所在的区域，形成第二凹槽。
在一些实施例中，可以通过原子层沉积（Atomic Layer Deposition，ALD）方式沉积所述介质薄膜和导体薄膜。
311）去除第二子部122；
所述去除第二子部122可以包括：通过湿法刻蚀去除所述第二子部122，如图21A、图21B、图21C、图21D所示，其中，图21A为沿aa’方向的截面图，图21B为沿bb’方向的截面图，图21C为沿cc’方向的截面图，图21D为沿dd’方向的截面图。
312）形成半导体层23的另一部分和位线30，即形成第二半导体子层232；
所述形成半导体层23的另一部分和位线30可以包括：在形成前述结构的衬底1上依次沉积半导体薄膜和第二导电薄膜，形成第二半导体子层232和位线30，如图22A、图22B、图22C、图22D和图22E所示，其中，图22A为沿aa’方向的截面图，图22B为沿bb’方向的截面图，图22C为沿cc’方向的截面图，图22D为沿dd’方向的截面图，图22E为沿平行于衬底1方向的截面图（位线30所在膜层的截面图）。所述第二导电薄膜填充所述第二子部122所在的区域。
本公开实施例还提供了一种电子设备，包括前述任一实施例所述的半导体器件。所述电子设备可以为：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。存储装置可以包括计算机中的内存等，此处不作限定。
本公开实施例还提供一种半导体器件的制造方法，所述半导体器件包括分布于不同层沿着垂直衬底方向堆叠的多个晶体管、沿垂直于所述衬底的方向延伸的字线、位线；所述晶体管包括第一电极、第二电极、环绕所述字线侧壁且与所述字线相绝缘的半导体层；所述半导体器件的制造方法可以包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和牺牲层薄膜，形成包括多个第一绝缘薄膜和多个牺牲层薄膜的堆叠结构；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁暴露每个所述牺牲层薄膜，在所述通孔内依次沉积栅绝缘薄膜和沉积填充所述通孔的栅电极薄膜，形成多层所述晶体管的栅极绝缘层，字线；
对所述堆叠结构进行构图，使得所述牺牲层形成预设图形，所述预设图形包括第一子部和与第一子部连接的第二子部，所述通孔在所述衬底的正投影位于所述预设图形在所述衬底的正投影的外轮廓内，所述第一子部沿第一方向延伸，所述第二子部沿第二方向延伸，且第一方向与第二方向交叉；
刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子层和位线，所述第一半导体子层和所述第二半导体子层组成所述晶体管的半导体层，所述半导体层环绕所述字线的侧壁，所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极位于所述第一凹槽内且与所述半导体层连接。
在一些实施例中，所述形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔可以包括：
通过干法刻蚀形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔包括位于所述第一绝缘薄膜的第二子孔和位于所述牺牲层薄膜的第一子孔；
湿法横向刻蚀所述牺牲层薄膜，使得在平行于所述衬底的平面上，所述通孔位于所述第一绝缘薄膜的第二子孔的正投影落入所述通孔位于所述牺牲层薄膜的第一子孔的正投影内。
在一些实施例中，所述刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子部和第二电极包括：
通过一次湿法刻蚀工艺刻蚀去除所述第一子部和所述第二子部；
在所述第一子部所在区域和所述第二子部所在区域依次沉积半导体薄膜和导电薄膜，以形成包括所述第一半导体子层和所述第二半导体子层的半导体层、第一电极、位线。
在一些实施例中，所述刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子部和第二电极包括：
刻蚀去除所述第一子部，在所述第一子部所在区域依次沉积第一半导体薄膜和第一导电薄膜形成所述第一半导体子层和所述第一电极；
刻蚀去除所述第二子部，在所述第二子部所在区域依次沉积第二半导体薄膜和填充所述第二子部所在区域的第二导电薄膜形成所述第二半导体子层和所述位线。
在一些实施例中，在所述第一子部所在区域沉积第一导电薄膜包括：
在所述第一子部所在区域沉积第一半导体薄膜后，在所述第一半导体薄膜上沉积填充所在第一子部所在区域的第一导电薄膜；
或者，在所述第一子部所在区域沉积第一半导体薄膜后，在所述第一半导体薄膜上沉积预设厚度的第一导电薄膜，使得所述第一导电薄膜形成具有开口背离所述字线的第二凹槽。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (17)

1.一种半导体器件，其特征在于，包括：
多个晶体管，分布于不同层沿着垂直衬底方向堆叠；
字线，贯穿所述不同层沿着垂直衬底方向延伸；
所述晶体管包括第一电极和环绕所述字线侧壁的半导体层；所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极位于所述第一凹槽内且与所述半导体层连接。
2.根据权利要求1所述的半导体器件，其特征在于，沿垂直于所述衬底方向分布的同一列的多个晶体管的多个半导体层间隔设置。
3.根据权利要求1所述的半导体器件，其特征在于，所述晶体管还包括与所述半导体层连接的第二电极，所述半导体器件还包括：分布于不同层与所述多个晶体管的第二电极分别连接的多条沿第二方向延伸的位线；所述晶体管的半导体层还环绕所述晶体管所连接的位线的侧壁。
4.根据权利要求3所述的半导体器件，其特征在于，所述晶体管的半导体层还与所述晶体管所连接的位线的一个端面连接。
5.根据权利要求3所述的半导体器件，其特征在于，所述第二电极和所述位线连接形成一体式结构。
6.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层，沿垂直于所述衬底方向分布的同一列的多个晶体管的栅极绝缘层连接形成一体式结构。
7.根据权利要求6所述的半导体器件，其特征在于，所述半导体器件还包括：
沿着垂直衬底的方向从下至上依次交替分布的绝缘层和导电层，其中，所述导电层包括所述第一电极和所述第二电极；
贯穿每个所述绝缘层和每个所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层。
8.根据权利要求7所述的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的口径大于对应所述绝缘层的第二区域的口径；
所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔露出侧壁和上下两个表面的部分区域。
9.根据权利要求1所述的半导体器件，其特征在于，所述第一电极包括开口背离所述字线的第二凹槽。
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：填充所述第一电极的所述第二凹槽的第二极，以及设置在所述第二极和所述第一电极之间的介质层。
11.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：第二极，以及设置在所述第二极和所述第一电极之间的介质层，所述介质层与所述第一电极的接触面垂直于所述衬底。
12.一种电子设备，其特征在于，包括如权利要求1至11任一所述的半导体器件。
13.一种半导体器件的制造方法，其特征在于，所述半导体器件包括分布于不同层沿着垂直衬底方向堆叠的多个晶体管、沿垂直于所述衬底的方向延伸的字线、位线；所述晶体管包括第一电极、第二电极、环绕所述字线侧壁且与所述字线相绝缘的半导体层；所述半导体器件的制造方法包括：
提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和牺牲层薄膜，形成包括多个第一绝缘层和多个牺牲层的堆叠结构；
形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔的侧壁暴露每个所述牺牲层薄膜，在所述通孔内依次沉积栅绝缘薄膜和沉积填充所述通孔的栅电极薄膜，形成多层所述晶体管的栅极绝缘层，字线；
对所述堆叠结构进行构图，使得所述牺牲层形成预设图形，所述预设图形包括第一子部和与第一子部连接的第二子部，所述通孔在所述衬底的正投影位于所述预设图形在所述衬底的正投影的外轮廓内，所述第一子部沿第一方向延伸，所述第二子部沿第二方向延伸，且所述第一方向与所述第二方向交叉；
刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子层和位线，所述第一半导体子层和所述第二半导体子层组成所述晶体管的半导体层，所述半导体层环绕所述字线侧壁，所述半导体层包括开口背离所述字线的第一凹槽，所述第一电极位于所述第一凹槽内且与所述半导体层连接。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔包括：
通过干法刻蚀形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，所述通孔包括位于所述第一绝缘层的第二子孔和位于所述牺牲层的第一子孔；
湿法横向刻蚀所述牺牲层，使得在平行于所述衬底的平面上，所述通孔位于所述第一绝缘层的第二子孔的正投影落入所述通孔位于所述牺牲层的第一子孔的正投影内。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于，
所述刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子部和第二电极包括：
通过一次湿法刻蚀工艺刻蚀去除所述第一子部和所述第二子部；
在所述第一子部所在区域和所述第二子部所在区域依次沉积半导体薄膜和导电薄膜，以形成包括所述第一半导体子层和所述第二半导体子层的半导体层、第一电极、位线。
16.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述刻蚀所述第一子部和刻蚀所述第二子部，在所述第一子部所在区域形成第一半导体子层和第一电极，在所述第二子部所在区域形成第二半导体子部和第二电极包括：
刻蚀去除所述第一子部，在所述第一子部所在区域依次沉积第一半导体薄膜和第一导电薄膜形成所述第一半导体子层和所述第一电极；
刻蚀去除所述第二子部，在所述第二子部所在区域依次沉积第二半导体薄膜和填充所述第二子部所在区域的第二导电薄膜形成所述第二半导体子层和所述位线。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，在所述第一子部所在区域沉积第一导电薄膜包括：
在所述第一子部所在区域沉积第一半导体薄膜后，在所述第一半导体薄膜上沉积填充所在第一子部所在区域的第一导电薄膜；
或者，在所述第一子部所在区域沉积第一半导体薄膜后，在所述第一半导体薄膜上沉积预设厚度的第一导电薄膜，使得所述第一导电薄膜形成具有开口背离所述字线的第二凹槽。
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