CN117832197A - 半导体结构及其制备方法 - Google Patents

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CN117832197A CN202211192547.7A CN202211192547A CN117832197A CN 117832197 A CN117832197 A CN 117832197A CN 202211192547 A CN202211192547 A CN 202211192547A CN 117832197 A CN117832197 A CN 117832197A
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Changxin Memory Technologies Inc
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Abstract

本申请涉及一种半导体结构及其制备方法。所述半导体结构包括衬底以及设置于所述衬底一侧的一层或多层阵列结构；每层所述阵列结构包括：多个柱状结构，沿第一方向排布呈行；多个字线，平行间隔设置；所述字线沿所述第一方向延伸，且一条所述字线穿过一行所述柱状结构。所述半导体结构可以提高晶圆利用率，并降低工艺难度，以提升生产效率及生产良率。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。其中，垂直晶体管作为一种允许进一步增加半导体芯片中器件密度的有前途的器件，垂直晶体管包括垂直环绕沟道(Channel-All-Around，简称CAA)晶体管。
目前，三维存储结构由于相较于二维存储结构具有更高的单位面积存储密度而被市场广泛关注。然而，CAA晶体管在三维存储结构中的的实现仍然存在很大的发展空间。
发明内容
基于此，本申请提供了一种半导体结构及其制备方法，可以实现三维存储结构中的垂直环绕沟道晶体管结构。
一方面，本申请提供了一种半导体结构，包括：衬底以及设置于所述衬底一侧的一层或多层阵列结构；每层所述阵列结构包括：
多个柱状结构，沿第一方向排布呈行；
多个字线，平行间隔设置；所述字线沿所述第一方向延伸，且一条所述字线穿过一行所述柱状结构。
在一些实施例中，所述柱状结构包括：
在轴线方向上间隔设置的第一半导体部和第二半导体部；以及
位于所述第一半导体部和所述第二半导体部二者相对表面上的第三半导体部；
其中，所述轴线方向垂直于所述衬底；所述第三半导体部具有封闭式沟槽，所述封闭式沟槽的轴线沿所述第一方向延伸；所述字线穿过所述封闭式沟槽。
在一些实施例中，所述第三半导体部在所述衬底上正投影的轮廓、所述第一半导体部在所述衬底上正投影的轮廓和所述第二半导体部在所述衬底上正投影的轮廓均重合或大致重合。
在一些实施例中，所述柱状结构包括：
在轴线方向上间隔设置的第一半导体部和第二半导体部；以及
沿径向方向位于所述第一半导体部和所述第二半导体部外侧且连接所述第一半导体部和所述第二半导体部的第三半导体部；
其中，所述轴线方向垂直于所述衬底；所述第三半导体部和所述第一半导体部、所述第二半导体部共同围出封闭式沟槽；所述字线穿过所述封闭式沟槽。
在一些实施例中，所述第三半导体部包括：在第二方向上间隔设置的第一子部和第二子部；所述第二方向与所述第一方向相交；
其中，所述第一子部和所述第二子部以所述柱状结构的轴线为中心对称设置，且所述第一子部和所述第二子部分别位于对应所述字线的两侧。
在一些实施例中，所述第三半导体部背离所述衬底的表面与所述第二半导体部背离所述衬底的表面位于同一平面。
在一些实施例中，所述第三半导体部靠近所述衬底的表面至所述衬底的距离为第一距离；所述第一半导体部背离所述衬底的表面至所述衬底的距离为第二距离；所述第一距离小于所述第二距离。
在一些实施例中，每两层所述阵列结构构成一层存储层；所述存储层中在轴线方向上相邻设置的两个所述柱状结构分别为第一柱状结构和第二柱状结构；所述第一柱状结构和所述第二柱状结构共同构成一个存储单元；
其中，穿过所述第一柱状结构的所述字线为写入字线；
穿过所述第二柱状结构的所述字线为读取字线。
在一些实施例中，所述写入字线的延伸方向与所述读取字线的延伸方向不同。
在一些实施例中，所述第二柱状结构位于所述第一柱状结构背离所述衬底的一侧；每层所述存储层还包括：
多个存储节点接触结构；所述存储节点接触结构覆盖对应所述第一柱状结构背离所述衬底的端部；
介电层，位于所述存储节点接触结构和所述第二柱状结构之间。
在一些实施例中，所述第二柱状结构位于所述第一柱状结构背离所述衬底的一侧；每层所述存储层还包括：
多个写入位线，平行间隔设置；所述写入位线位于所述第一柱状结构靠近所述衬底的表面；所述写入位线的延伸方向与所述写入字线的延伸方向相交；
多个读取位线，平行间隔设置；所述读取位线覆盖所述第二柱状结构背离所述衬底的端部；所述读取位线的延伸方向与所述读取字线的延伸方向相交。
在一些实施例中，半导体结构还包括：与每层所述阵列结构对应设置的多个存储模块；
所述存储模块位于对应所述柱状结构背离所述衬底的一侧；
所述存储模块包括：存储电容或磁性存储模块。
在一些实施例中，每层所述阵列结构还包括：多个存储节点接触结构；
所述存储节点接触结构设置于所述柱状结构和所述存储模块之间，并与所述柱状结构、所述存储模块相耦接。
在一些实施例中，多个所述柱状结构沿第二方向排布呈列，所述第二方向与所述第一方向相交；每层所述阵列结构还包括：
多个位线，平行间隔设置；所述位线位于所述柱状结构和所述衬底之间并沿所述第二方向延伸；一条所述位线连接一列所述柱状结构。
另一方面，本申请还根据一些实施例，提供一种半导体结构的制备方法，包括：
提供衬底，于所述衬底一侧形成一层或多层阵列结构；其中，形成每层所述阵列结构包括：
于所述衬底一侧形成多个柱状结构，所述柱状结构沿第一方向排布呈行；
于每行所述柱状结构中形成穿过该行各所述柱状结构的字线。
在一些实施例中，所述于所述衬底一侧形成多个柱状结构，包括：
于所述衬底一侧层叠形成第一半导体层、牺牲层和第二半导体层；
图形化所述第一半导体层、所述牺牲层和所述第二半导体层，形成多个初始柱状结构，所述初始柱状结构包括层叠设置的第一半导体部、牺牲部和第二半导体部；
在沿第二方向相邻的所述初始柱状结构之间形成支撑隔离结构，在沿所述第一方向相邻的所述初始柱状结构与所述支撑隔离结构之间形成开口；
基于所述开口去除所述牺牲部，形成沿所述第一方向延伸的第一沟槽；
于所述开口及所述第一沟槽内沉积第三半导体层；
图案化所述第三半导体层，形成位于所述第一半导体部和所述第二半导体部之间的第三半导体部；所述第三半导体部具有封闭式沟槽，所述封闭式沟槽的轴线沿所述第一方向延伸；
所述第一沟槽未被所述第三半导体部覆盖的部分与所述封闭式沟槽共同构成字线槽；
所述字线形成于所述字线槽内。
在一些实施例中，
所述于所述衬底一侧形成多个柱状结构，以及于所述每行所述柱状结构中形成穿过行中各所述柱状结构的字线，包括：
于所述衬底一侧层叠形成第一半导体层、牺牲层和第二半导体层；
图形化所述第一半导体层、所述牺牲层和所述第二半导体层，形成多个初始柱状结构；所述初始柱状结构包括层叠设置的第一半导体部、牺牲部和第二半导体部；
在沿第二方向相邻的所述初始柱状结构之间形成支撑隔离结构，在沿所述第一方向相邻的所述初始柱状结构与所述支撑隔离结构之间形成开口；
基于所述开口去除所述牺牲部，形成沿所述第一方向延伸的字线槽；
于所述字线槽内形成字线。
进一步，所述于所述衬底一侧形成多个柱状结构，多个所述初始柱状结构沿第一方向排布呈行，沿第二方向排布呈列，所述第一方向和所述第二方向相交。
进一步，形成孔隙的方法包括，去除靠近所述第二半导体部、所述字线及所述第一半导体部的部分所述支撑隔离结构，形成孔隙；
于所述孔隙内填充半导体材料，形成第三半导体部；所述第三半导体部连接所述第一半导体部和所述第二半导体部并覆盖所述字线的侧壁；所述第三半导体部与所述第一半导体部、所述第二半导体部共同构成柱状结构。
在一些实施例中，所述阵列结构的层数为多层；每两层所述阵列结构构成一层存储层；所述存储层中在轴线方向上相邻设置的两个所述柱状结构分别为第一柱状结构和第二柱状结构；所述第一柱状结构和所述第二柱状结构共同构成一个存储单元；
每层所述存储层的制备方法还包括：
于所述第一柱状结构和所述第二柱状结构之间形成存储节点接触结构和介电层；其中，所述存储节点接触结构形成于所述第一柱状结构背离所述衬底的端部；所述介电层形成于所述存储节点接触结构靠近所述第二柱状结构的表面。
在一些实施例中，穿过所述第一柱状结构的所述字线为写入字线；穿过所述第二柱状结构的所述字线为读取字线；
每层所述存储层的制备方法还包括：
于所述衬底靠近所述第一柱状结构的一侧形成写入位线；所述写入位线的延伸方向与所述写入字线的延伸方向相交；所述写入位线与所述第一柱状结构对应连接；
于所述第二柱状结构背离所述衬底的端部形成读取位线；所述读取位线的延伸方向与所述读取字线的延伸方向相交；所述读取位线与所述第二柱状结构对应连接。
在一些实施例中，所述写入字线的延伸方向与所述读取字线的延伸方向不同。
在一些实施例中，所述形成每层所述阵列结构还包括：
于所述柱状结构背离所述衬底的一侧形成存储模块；所述存储模块包括：存储电容或磁性存储模块。
在一些实施例中，所述形成每层所述阵列结构还包括：
于所述存储模块和所述柱状结构之间形成存储节点接触结构；所述存储节点接触结构覆盖对应所述柱状结构背离所述衬底的端部；所述存储模块形成于所述存储节点接触结构背离所述衬底的表面。
本申请提供的半导体结构及其制备方法，至少具有如下有益效果：
在本申请提供的半导体结构及其制备方法中，采用柱状结构，并采用字线穿过柱状结构的方式，可以使得字线穿过柱状结构的部分位于柱状结构的内部而不占用柱状结构之外的空间尺寸。如此，不仅可以通过柱状结构的阵列结构实现全环绕沟道晶体管的单层阵列，还利于实现多层堆叠，以获得三维半导体结构，例如三维存储结构。并且，本申请提供的半导体结构利于缩小器件尺寸以及进行三维堆叠，不仅可以进一步充分利用空间，在单位晶圆面积上产出更多的产量，提升生产效率，还能够降低工艺难度，提升生产良率。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一些实施例中提供的一种半导体结构的立体结构示意图；
图2为本申请一些实施例中提供的另一种半导体结构的立体结构示意图；
图3为本申请一些实施例中提供的又一种半导体结构的立体结构示意图；
图4为本申请一些实施例中提供的又一种半导体结构的立体结构示意图；
图5为本申请一些实施例中提供的又一种半导体结构的立体结构示意图；
图6为本申请一些实施例中提供的一种半导体结构的制备方法的流程示意图；
图7为本申请一些实施例中提供的一种柱状结构的制备方法的流程示意图；
图8为本申请一些实施例中提供的另一种柱状结构的制备方法的流程示意图；
图9为本申请一些实施例中提供的另一种半导体结构中写入位线和读取位线的制备方法的流程示意图；
图10为本申请一些实施例提供的层叠形成第一半导体层、牺牲层和第二半导体层后所得结构的立体结构示意图；
图11为本申请一些实施例提供的形成第一初始隔离结构后所得结构的立体结构示意图；
图12为本申请一些实施例提供的形成第一支撑结构后所得结构的立体结构示意图；
图13为本申请一些实施例提供的形成开口后所得结构的立体结构示意图；
图14为本申请一些实施例提供的形成第一沟槽后所得结构的立体结构示意图；
图15为本申请一些实施例提供的形成字线槽后所得结构的立体结构示意图；
图16为本申请一些实施例提供的形成栅介质层后所得结构的立体结构示意图；
图17为本申请一些实施例提供的形成字线后所得结构的立体结构示意图；
图18为本申请一些实施例提供的形成第二初始隔离结构后所得结构的立体结构示意图；
图19为本申请一些实施例提供的形成第二支撑结构后所得结构的立体结构示意图；
图20为本申请一些实施例提供的形成第二隔离结构后所得结构的立体结构示意图；
图21为本申请一些实施例提供的形成存储节点接触结构后所得结构的立体结构示意图；
图22为本申请一些实施例提供的形成介电层后所得结构的立体结构示意图；
图23为本申请另一些实施例提供的形成开口后所得结构的立体结构示意图；
图24为本申请另一些实施例提供的形成栅介质层后所得结构的立体结构示意图；
图25为本申请另一些实施例提供的形成字线后所得结构的立体结构示意图；
图26为本申请另一些实施例提供的形成第二支撑结构后所得结构的立体结构示意图；
图27为本申请另一些实施例提供的形成第三半导体部后所得结构的立体结构示意图；
图28为本申请一些实施例提供的形成阵列结构堆叠后所得结构的立体结构示意图；
图29为本申请一些实施例提供的形成2T0C结构中第二柱状结构后所得结构的立体结构示意图；
图30为本申请一些实施例提供的形成2T0C结构中读取位线后所得结构的立体结构示意图。
附图标记说明：
1-衬底，A-阵列结构，B-功能层，M-存储层，U-存储单元，N-存储模块；
2-柱状结构，21-第一半导体部，22-第二半导体部，23-第三半导体部，24-牺牲部；
210-第一半导体层，220-第二半导体层，230-第三半导体层，240-牺牲层；
20-初始柱状结构；231-第一子部，232-第二子部；2a-第一柱状结构，2b-第二柱状结构；
3-字线；3a-写入字线，3b-读取字线；31-栅介质层；
4-存储节点接触结构；5-介电层；6-位线；6a-写入位线，6b-读取位线；
7-支撑隔离结构，71-第一隔离结构，711-第一初始隔离结构，72-第一支撑结构，73-第二隔离结构， 731-第二初始隔离结构，74-第二支撑结构；
L-间隔，K-开口，H-孔隙；
G0-封闭式沟槽，G1-第一沟槽，Gw-字线槽，G11-第一支撑沟槽，G12-第二支撑沟槽。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为在其它元件或层上、相邻设置的元件或层或连接其它元件或层时，其可以直接地在其它元件或层上、相邻设置或连接，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、半导体层或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一半导体层称为第二半导体层，且类似地，可以将第二半导体层称为第一半导体层；第一半导体层与第二半导体层为不同的半导体层。
应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“…下”的元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“上”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和 /或组的存在或添加。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
基于现有技术中的不足之处，本申请提供一种半导体结构及其制备方法，可以实现三维存储结构中的垂直环绕沟道晶体管。其详细内容将在后续实施例中得以阐述。
本申请根据一些实施例，提供一种半导体结构。
请参阅图1，在一些实施例中，所述半导体结构可以包括衬底1以及设置于衬底1一侧的一层或多层阵列结构A。
其中，每层阵列结构A均可以包括多个柱状结构2以及多个字线3。
如图1所示，多个柱状结构2沿第一方向(例如X方向)排布呈行。多个字线3平行间隔设置。各字线3沿第一方向延伸，且一条字线3穿过一行柱状结构2。
在上述实施例提供的半导体结构中，采用柱状结构，并采用字线穿过柱状结构的方式，可以使得字线穿过柱状结构的部分位于柱状结构的内部而不占用柱状结构之外的空间尺寸。如此，不仅可以通过柱状结构的阵列结构实现全环绕沟道晶体管的单层阵列，还利于实现多层堆叠，以获得三维半导体结构，例如三维存储结构。并且，本申请提供的半导体结构利于缩小器件尺寸以及进行三维堆叠，不仅可以进一步充分利用空间，在单位晶圆面积上产出更多的产量，提升生产效率，还能够降低工艺难度，提升生产良率。
需要说明的是，在本申请实施例中，字线3穿过柱状结构2指的是：字线3沿柱状结构2在第一方向 (例如X方向)上的径向贯穿柱状结构2，字线3贯穿柱状结构2的部分位于柱状结构2的内部，且所述部分的整个侧面被柱状结构2环绕包围。
本申请对于柱状结构2的形状并不做具体限定，柱状结构2的形状可以根据实际需求进行适应性设定。
在一些可能的实施方式中，请继续参阅图1，柱状结构2可以包括第一半导体部21、第二半导体部22 及第三半导体部23。第一半导体部21和第二半导体部22在轴线方向(轴线方向垂直于衬底1，例如Z方向)上间隔设置。第三半导体部23位于第一半导体部21和第二半导体部22二者相对表面上，第三半导体部23具有封闭式沟槽G0，封闭式沟槽G0的轴线沿第一方向(例如X方向)延伸，字线3穿过封闭式沟槽G0。
此处，封闭式沟槽G0是指：第三半导体部23呈环形结构，第三半导体部23的轴线(虚拟)可沿第一方向(例如X方向)延伸，第三半导体部23的径向截面上具有封闭开口。
作为示例，字线3与封闭式沟槽G0的内壁之间还设有栅介质层31。
本申请实施例对于第一半导体部21、第二半导体部22及第三半导体部23的尺寸均不做具体限定。作为示例，第一半导体部21和第二半导体部22呈柱状，第一半导体部21在轴线方向(例如Z方向)上的长度可以与第二半导体部22在轴线方向(例如Z方向)上的长度相同或不同。第三半导体部23位于第一半导体部21和第二半导体部22之间且呈环形结构，第三半导体部23在Z方向上的外径小于或等于第一半导体部21的前述长度，以及小于或等于第二半导体部22的前述长度。
请继续参阅图1，在一些实施例中，第三半导体部23在衬底1上正投影的轮廓、第一半导体部21在衬底1上正投影的轮廓和第二半导体部22在衬底1上正投影的轮廓均重合或大致重合。如此，第一半导体部21、第二半导体部22和第三半导体部23可以构成轮廓规整的柱状结构，且保持相同的径向尺寸，以利于实现柱状结构2的阵列排布。
在另一些可能的实施方式中，请参阅图2，柱状结构2可以包括第一半导体部21、第二半导体部22 及第三半导体部23。第一半导体部21和第二半导体部22在轴线方向(轴线方向垂直于衬底1，例如Z方向)上间隔设置。第三半导体部23沿柱状结构2的径向方向位于第一半导体部21和第二半导体部23的外侧，且连接第一半导体部21和第二半导体部23。基于此，第三半导体部23可以和第一半导体部21、第二半导体部22共同围出封闭式沟槽G0，字线3则穿过该封闭式沟槽G0。
作为示例，字线3与封闭式沟槽G0的内壁之间还设有栅介质层31。
可以理解，本申请实施例中的第三半导体部23采用了与前述一些实施例中第三半导体部23不同的结构，相应地，本申请实施例中的封闭式沟槽G0可以与前述一些实施例中的封闭式沟槽G0具有不同的尺寸，甚至具有不同的形状。但并不仅限于此，二者具有相同的形状，也是允许的。
请继续参阅图2，在一些实施例中，第三半导体部23可以包括在第二方向上间隔设置的第一子部231 和第二子部232。其中，第二方向与第一方向相交，且轴线方向垂直于第一方向及第二方向，第二方向例如Y方向。第一子部231和第二子部232可以以柱状结构2的轴线为中心对称设置，且第一子部231和第二子部232分别位于对应字线3的两侧。
请继续参阅图2，在一些实施例中，第三半导体部23背离衬底1的表面，与第二半导体部22背离衬底1的表面位于同一平面。即，第三半导体部23的上表面与第二半导体部22的上表面平齐。
在此基础上，为了便于描述，可以定义第三半导体部23靠近衬底1的表面至衬底1的距离为第一距离，第一半导体部21背离衬底1的表面至衬底1的距离为第二距离。请继续参阅图2，在一些实施例中，第一距离可以小于第二距离。如此，第三半导体部23可以分别覆盖第二半导体部22及第一半导体部21 的部分侧壁，以从第二半导体部22及第一半导体部21的侧壁外部对二者进行连接。
此外，在图2所示的半导体结构中，可选地，第三半导体部23在柱状结构2的轴线方向上(例如Z 方向)的高度小于或等于柱状结构2在轴线方向上的高度。
值的一提的是，本申请实施例中提供的上述半导体结构利于实现阵列结构A的堆叠。即，半导体结构中阵列结构A的层数为多层，且多层阵列结构A可以沿垂直衬底1的竖直方向(例如Z方向)进行堆叠。
基于此，请参阅图3，在一些实施例中，半导体结构还可以包括功能层B。功能层B可以位于相邻层的阵列结构A之间。可以理解，匹配半导体结构的不同需求及应用，功能层B的设置方式可以有多种，包括但不限于存储电容、电路布线、或者相同或变型后的阵列结构等。例如，采用两层阵列结构A进行堆叠及互连，可以实现2T0C结构。或者，还例如，采用阵列结构A和存储电容进行堆叠及互连，可以实现1T1C 结构。
请参阅图4，在一些实施例中，半导体结构为2T0C结构。即：功能层B可以为阵列结构A，以与下层的阵列结构A进行堆叠及互连。如此，可以使每两层阵列结构A构成一层存储层M。存储层M中在柱状结构2轴线方向(例如Z方向)上相邻设置的两个柱状结构2分别为第一柱状结构2a和第二柱状结构 2b。第一柱状结构2a和第二柱状结构2b可以共同构成一个存储单元U。
作为示例，可以设置穿过第一柱状结构2a的字线为写入字线3a，并设置穿过第二柱状结构2b的字线为读取字线3b。或者，设置穿过第一柱状结构2a的字线为读取字线3b，并设置穿过第二柱状结构2b的字线为写入字线3a，也是允许的。
在上述实施例提供的半导体结构中，两层阵列结构A垂直堆叠，且第二柱状结构2b零电容连接至第一柱状结构2a，可以由此形成双晶体管零电容(Two transistor zerocapacitor，简称2T0C)结构。这样能够有效缩减相关技术中存储单元占用面积大的问题，提升器件的集成密度，也可以降低2T0C结构的制备难度，以提高2T0C结构的生产效率及良率。
需要补充的是，2T0C结构虽然可以通过两层阵列结构A堆叠形成。但可以理解的是，行方向和列方向属于相对概念，即：行方向和列方向本质上相同，二者可以互换。基于此，作为示例，写入字线3a的延伸方向与读取字线3b的延伸方向可以相同或不同。
例如，写入字线3a的延伸方向和读取字线3b的延伸方向均为X方向。
例如，写入字线3a的延伸方向为X方向，读取字线3b的延伸方向为Y方向，X方向和Y方向垂直。
在一些实施例中，请继续参阅图4，第二柱状结构2b位于第一柱状结构2a背离衬底1的一侧。每层存储层M还包括多个存储节点接触结构4，以及介电层5。存储节点接触结构4覆盖对应第一柱状结构2a 背离衬底1的端部，介电层5位于存储节点接触结构4和第二柱状结构2b之间。
此处，存储节点接触结构4覆盖对应第一柱状结构2a背离衬底1的端部，可以表现为：覆盖对应第一柱状结构2a背离衬底1的上表面；或者，覆盖对应第一柱状结构2a背离衬底1的上表面以及与上表面相连接的部分侧壁。并且，相邻的存储节点接触结构4之间绝缘设置。
此外，示例地，介电层5可以整层覆盖各存储节点接触结构4。
示例地，介电层5可以为高K介电层，其介电常数(即K值)可以大于3.9。
请继续参阅图4，在一些实施例中，每层存储层M还可以包括多个写入位线6a，以及多个读取位线 6b。
示例地，第二柱状结构2b位于第一柱状结构2a背离衬底1的一侧。多个写入位线6a平行间隔设置。各写入位线6a可以位于第一柱状结构2a靠近衬底1的表面，且各写入位线6a的延伸方向与写入字线3a 的延伸方向相交。多个读取位线6b也平行间隔设置，各读取位线6b覆盖第二柱状结构2b背离衬底1的端部，且各读取位线6b的延伸方向与读取字线3b的延伸方向相交。
此处，写入位线6a与写入字线3a对应设置，读取位线6b与读取字线3b对应设置。
示例地，写入位线6a、读取位线6b、写入字线3a及读取字线3b均可以采用金属导电材料形成，例如金属钨。
需要说明的是，在一些实施例中，匹配衬底1的材料，衬底1的上表面可以设置有绝缘层，以使位于衬底1一侧的写入位线6a可以与衬底1有效绝缘。
请参阅图5，在另一些实施例中，功能层B可以设置有多个存储模块N，以与下层的阵列结构A进行堆叠及互连。即，半导体结构还包括：与每层阵列结构A对应设置的多个存储模块N。如此，可以使每阵列结构A和对应的存储模块N构成一层存储层M。存储模块N与柱状结构2一一对应，存储模块N位于对应柱状结构2背离衬底1的一侧。基于此，每层阵列结构还可以包括多个存储模块。
本申请实施例对于存储模块N的形式并不做具体限定。作为示例，存储模块M可以包括但不限于存储电容或磁性存储模块等等。磁性存储模块例如为磁性隧道结(MagneticTunnel Junction，简称MTJ)模块。
在一些实施例中，存储模块M为存储电容。如此，存储模块N与下层阵列结构A中的柱状结构对应堆叠及互连，以形成晶体管电容(One transistor one capacitance，简称1T1C)结构。这样能够有效提升器件的集成密度，也可以降低1T1C结构的制备难度，以提高1T1C结构的生产效率及良率。
在一些实施例中，请结合图1和图5理解，每层阵列结构A还可以包括多个存储节点接触结构4。存储节点接触结构4设置于柱状结构2和存储模块N之间，并与柱状结构2及存储模块N相耦接。
此处，存储节点接触结构4与柱状结构2之间的相对位置关系可以参见前述一些实施例中的相关描述，不再赘述。
请继续参阅图5，多个柱状结构2呈阵列分布。作为示例，多个柱状结构2还可以沿第二方向(例如 Y方向)排布呈列。
在一些实施例中，每层阵列结构A还可以包括多个位线6。
多个位线6平行间隔设置，各位线6位于柱状结构2和衬底1之间并沿第二方向(例如Y方向)延伸，且一条位线6连接一列柱状结构2。
需要说明的是，在一些实施例中，匹配衬底1的材料，衬底1的上表面可以设置有绝缘层，以使位于衬底1一侧的位线6可以与衬底1有效绝缘。
可以理解，在上述一些实施例中提供的半导体结构中，相邻柱状结构2之间还设置有支撑隔离结构7。支撑隔离结构7可以匹配半导体结构的制备方法，具有一个或多个隔离结构，以及一个或多个支撑结构。
示例地，如图1中所示，支撑隔离结构7包括第一隔离结构71、第一支撑结构72、第二隔离结构73 和第二支撑结构74。
此处，第一隔离结构71、第一支撑结构72、第二隔离结构73和第二支撑结构74的设置位置及彼此间的相对位置，均可参考后续制备方法中的相关内容。
示例地，如图2中所示，支撑隔离结构7包括第一隔离结构71、第一支撑结构72和第二隔离结构73。
此处，第一隔离结构71、第一支撑结构72和第二隔离结构73的设置位置及彼此间的相对位置，均可参考后续制备方法中的相关内容。
本申请实施例中，于相邻柱状结构2之间设置支撑隔离结构7，可以利用支撑隔离结构7对柱状结构 2进行支撑及隔离，以确保半导体结构的电学性能。
本申请还根据一些实施例，提供一种半导体结构的制备方法，以用于制备上述一些实施例中的半导体结构。
请参阅图6，在一些实施例中，所述半导体结构的制备方法，可以包括如下步骤：
提供衬底，于衬底一侧形成一层或多层阵列结构。
其中，形成每层阵列结构，可以包括如下步骤：
S100：于衬底一侧形成多个柱状结构，柱状结构沿第一方向排布呈行。
S200：于每行柱状结构中形成穿过该行各柱状结构的字线。
上述实施例提供的半导体结构的制备方法，可以通过在衬底一侧形成一层或多层阵列结构，并于每层阵列结构中形成柱状结构，以及对应穿过每行柱状结构的字线。这样可以使得字线穿过柱状结构的部分位于柱状结构的内部而不占用柱状结构之外的空间尺寸。如此，不仅可以通过柱状结构的阵列结构实现全环绕沟道晶体管的单层阵列，还利于实现多层堆叠，以获得三维半导体结构，例如三维存储结构。并且，本申请提供的半导体结构的制备方法利于缩小器件尺寸以及进行三维堆叠，不仅可以进一步充分利用空间，在单位晶圆面积上产出更多的产量，提升生产效率，还能够降低工艺难度，提升生产良率。
根据前述半导体结构中柱状结构的不同形状，可以分别采用不同的制备方法。
请参阅图7，在一些可能的实施方式中，步骤S100于衬底一侧形成多个柱状结构，可以包括如下步骤：
S110：于衬底一侧层叠形成第一半导体层、牺牲层和第二半导体层。
S120：图形化第一半导体层、牺牲层和第二半导体层，形成多个初始柱状结构，初始柱状结构包括层叠设置的第一半导体部、牺牲部和第二半导体部；多个初始柱状结构沿第一方向排布呈行，沿第二方向排布呈列。
S130：在沿第二方向相邻的初始柱状结构之间形成支撑隔离结构，在沿第一方向相邻的初始柱状结构与支撑隔离结构之间形成开口。
S140：基于开口去除牺牲部，形成沿第一方向延伸的第一沟槽。
S150：于开口及第一沟槽内沉积第三半导体层。
S160：图案化第三半导体层，形成位于第一半导体部和第二半导体部之间的第三半导体部；第三半导体部具有封闭式沟槽，封闭式沟槽的轴线沿第一方向延伸。
其中，第三半导体部与第一半导体部、第二半导体部共同构成柱状结构；第一沟槽未被第三半导体部覆盖的部分与封闭式沟槽共同构成字线槽；且字线形成于字线槽内。
请参阅图8，在另一些可能的实施方式中，步骤S100于衬底一侧形成多个柱状结构，以及步骤S200 于每行柱状结构中形成穿过该行各柱状结构的字线，可以包括如下步骤：
S221：于衬底一侧层叠形成第一半导体层、牺牲层和第二半导体层。
S222：图形化第一半导体层、牺牲层和第二半导体层，形成多个初始柱状结构；初始柱状结构包括层叠设置的第一半导体部、牺牲部和第二半导体部；多个初始柱状结构沿第一方向排布呈行，沿第二方向排布呈列。
S223：在沿第二方向相邻的初始柱状结构之间形成支撑隔离结构，在沿第一方向相邻的初始柱状结构与支撑隔离结构之间形成开口。
S224：基于开口去除牺牲部，形成沿第一方向延伸的字线槽。
S225：于字线槽内形成字线。
S226：去除靠近第二半导体部、字线及第一半导体部的部分支撑隔离结构，形成孔隙。
S227：于孔隙内填充半导体材料，形成第三半导体部；第三半导体部连接第一半导体部和第二半导体部并覆盖字线的侧壁；第三半导体部与第一半导体部、第二半导体部共同构成柱状结构。
此外，本申请实施例中提供的上述半导体结构利于实现阵列结构的堆叠。即，半导体结构中阵列结构的层数为多层，且多层阵列结构可以沿垂直于衬底的竖直方向进行堆叠。基于此，半导体结构还可以包括位于相邻层的阵列结构之间的功能层。匹配半导体结构的不同需求及应用，功能层的设置方式可以有多种，包括但不限于存储电容、电路布线、或者相同或变型后的阵列结构等。例如，采用两层阵列结构进行堆叠及互连，可以实现2T0C结构。或者，还例如，采用阵列结构和存储电容进行堆叠及互连，可以实现1T1C 结构。
在一些实施例中，半导体结构为2T0C结构。即：功能层可以为阵列结构，以与下层的阵列结构进行堆叠及互连。即：每两层阵列结构构成一层存储层；存储层中在轴线方向上相邻设置的两个柱状结构分别为第一柱状结构和第二柱状结构；第一柱状结构和第二柱状结构共同构成一个存储单元。
相应地，每层存储层的制备方法可以包括如下步骤：
于第一柱状结构和第二柱状结构之间形成存储节点接触结构和介电层；其中，存储节点接触结构形成于第一柱状结构背离衬底的端部；介电层形成于存储节点接触结构靠近第二柱状结构的表面。
基于此，请参阅图9，在一些实施例中，穿过第一柱状结构的字线为写入字线；穿过第二柱状结构的字线为读取字线。第二柱状结构位于第一柱状结构背离衬底的一侧。每层存储层的制备方法还可以包括如下步骤：
S310：于衬底靠近第一柱状结构的一侧形成写入位线；写入位线的延伸方向与写入字线的延伸方向相交；写入位线与第一柱状结构对应连接。
S320：于第二柱状结构背离衬底的端部形成读取位线；读取位线的延伸方向与读取字线的延伸方向相交；读取位线与第二柱状结构对应连接。
在一些实施例中，写入字线的延伸方向与读取字线的延伸方向不同。即，存储层中相邻两层阵列结构的制备可以通过调整待制备产品的方向予以实现。
在另一些实施例中，功能层可以设置有多个存储模块，以与下层的阵列结构进行堆叠及互连。即，半导体结构还包括：与每层阵列结构对应设置的多个存储模块。
相应地，形成半导体结构还可以包括如下步骤：
于柱状结构背离衬底的一侧形成存储模块；存储模块包括：存储电容或磁性存储模块。
相应地，在一些实施例中，形成每层阵列结构还可以包括如下步骤：
于存储模块和柱状结构之间形成存储节点接触结构；存储节点接触结构覆盖对应柱状结构背离衬底的端部；存储模块形成于存储节点接触结构背离衬底的表面。
为了更清楚的说明上述一些实施例中的制备方法，以下请结合图10至图30理解本申请的一些实施例。
作为示例，对于如图1所示出的半导体结构，可以采用如下步骤S100～S200形成每层阵列结构A。
在步骤S100中，于衬底1一侧形成多个柱状结构2，柱状结构2沿第一方向(例如X方向)排布呈行。
在步骤S200中，于每行柱状结构2中形成穿过该行各柱状结构2的字线3。
作为示例，对于如图1所示出的半导体结构，步骤S100于衬底1一侧形成多个柱状结构2，可以表现为如下步骤S110～S160。
在步骤S110中，请参阅图10，于衬底1一侧层叠形成第一半导体层210、牺牲层240和第二半导体层220。
在步骤S120中，请参阅图11，图形化第一半导体层210、牺牲层240和第二半导体层220，形成多个初始柱状结构20。
如图11所示，初始柱状结构20包括层叠设置的第一半导体部21、牺牲部24和第二半导体部22，其中，第一半导体层210图形化后形成第一半导体部21，牺牲层240图形化后形成牺牲部24，第二半导体层220图形化后形成第二半导体部22。多个初始柱状结构20可以沿第一方向(例如X方向)排布呈行，且沿第二方向(例如Y方向)排布呈列。
在步骤S130中，请参阅图12至图13，在沿第二方向相邻的初始柱状结构20之间形成支撑隔离结构 7，在沿第一方向相邻的初始柱状结构20与支撑隔离结构7之间形成开口K。
在步骤S140中，请参阅图14，基于开口K去除牺牲部24，形成沿第一方向(例如X方向)延伸的第一沟槽G1。
在步骤S150中，于开口K及第一沟槽G1内沉积第三半导体层230。
在步骤S160中，请参阅图15，图案化第三半导体层230，形成位于第一半导体部21和第二半导体部 22之间的第三半导体部23。
如图16所示，第三半导体部23具有封闭式沟槽G0，封闭式沟槽G0的轴线沿第一方向(例如X方向)延伸。
在上述实施例中，第三半导体部23与第一半导体部21、第二半导体部22可以共同构成柱状结构2；第一沟槽G1未被第三半导体部23覆盖的部分与封闭式沟槽G0则可以共同构成字线槽Gw。
在上述实施例制备的半导体结构中，柱状结构2中的第三半导体部23可以作为沟道，以包围对应的字线，由此实现三维存储结构中的垂直环绕沟道结构，这样利于在高密度集成器件的同时确保所需沟道的长度，从而能够在缩小器件尺寸的同时还能够增强电流驱动能力。在上述实施例制备的半导体结构中，字线无需占用柱状结构2的外部空间，从而能够进一步缩小器件尺寸，并降低工艺难度，提升生产效率。
本申请实施例对于步骤S110中形成的第一半导体层210、牺牲层240及第二半导体层220的形成厚度均不做具体限定。作为示例，第一半导体层210的形成厚度可以与第二半导体层220的形成厚度相同或不同；牺牲层240的形成厚度可以等于或小于第一半导体层210或第二半导体层220的形成厚度。
本申请实施例对于步骤S110中第一半导体层210及第二半导体层220的材料亦不做具体限定。
在一些实施例中，第一半导体层210及第二半导体层220的材料可以与衬底1的材料相同，例如均为非晶硅(Si)。或者，第一半导体层210、第二半导体层220可以与第三半导体层230的材料相同，例如均采用沟道(Channel)材料，例如为多晶硅(Poly)或铟镓锌氧化物(IGZO)等。
本申请实施例对于步骤S110中牺牲层240的材料亦不做具体限定。
作为示例，牺牲层240的材料与第一半导体层210、第二半导体层220的材料不同，牺牲层240的材料可以包括但不限于氮化物(Nitride)层、锗硅(SiGe)层、碳化物(Carbon)层等或其组合。
可以理解，在一些实施例中，相邻初始柱状结构20之间具有间隔L。
作为示例，在步骤S130中可以采用如下步骤形成支撑隔离结构7以及形成开口K，比如：
如图11所示，形成第一初始隔离结构711。第一初始隔离结构711覆盖初始柱状结构20的侧壁并填充间隔L。
在第一初始隔离结构711内形成沿第一方向(例如X方向)延伸的第一支撑沟槽G11，第一支撑沟槽 G11位于沿第二方向(例如Y方向)相邻的初始柱状结构20之间。
如图12所示，在第一支撑沟槽G11内形成第一支撑结构72。
如图13所示，去除相邻第一支撑结构72及相邻初始柱状结构20之间的部分第一初始隔离结构711，形成第一隔离结构71及开口K，并使第一隔离结构71和第一支撑结构72共同构成支撑隔离结构7。
本申请实施例，第一支撑结构72的材料与第一隔离结构71的材料不同。可选地，第一支撑结构72 的材料包括氧化物(Oxide)，例如氧化硅；第一隔离结构71的材料包括氮化物或碳化物，例如为氮化硅或碳化硅或碳氮化硅。
在上述形成支撑隔离结构7以及形成开口K的步骤中，开口K可采用刻蚀工艺形成。
作为示例，可以采用曝光显影(Photo，简称PH)定义出蚀刻区域，然后通过蚀刻(Etch)把第一初始隔离结构711蚀刻掉所需要的高度；同时，其他区域则使用硬掩模(HardMask，简称HM)进行保护。
在一些实施例中，请参阅图16，在步骤S160形成字线槽210之后，在步骤S200形成字线300之前，所述半导体结构的制备方法还可以包括：形成栅介质层31的步骤。
栅介质层31覆盖支撑隔离结构7的侧壁以及字线槽Gw的侧壁和底部。
本申请实施例对于上述步骤中形成栅介质层31的方式并不做具体限定。作为示例，可以采用但不限于热氧化(干氧或湿氧)、化学气相沉积(Chemical vapor deposition，简称CVD)或原子层沉积(Atomic layer deposition，简称ALD)等工艺形成覆盖支撑隔离结构7的侧壁以及字线槽Gw的侧壁和底部的栅介质层31。
在一些实施例中，请参阅图17，步骤S200中字线3形成于字线槽Gw内。
本申请实施例对于字线3的材料并不做具体限定。作为示例，字线3的材料可以包括但不限于多晶硅或金属栅极(Metal Gate)材料等等。
在一些实施例中，字线3的材料包括金属栅极材料；作为示例，金属栅极材料可以包括但不仅限于钨 (W)等金属导电材料。
作为示例，请继续参阅图17，在步骤S200中形成的字线3覆盖栅介质层31且填充字线槽Gw。
在一些实施例中，在形成字线3之后，所述半导体结构的制备方法还可以包括如下步骤：
请参阅图18和图19，在开口K内填充第二初始隔离结构731。在第二初始隔离结构731内形成沿第二方向(例如Y反向)延伸的第二支撑沟槽G12，以获得第二隔离结构73。第二支撑沟槽G12位于沿第一方向的相邻列的柱状结构2之间。
请继续参阅图20，在第二支撑沟槽G12内形成第二支撑结构74，并使第一隔离结构71、第一支撑结构72、第二隔离结构73和第二支撑结构74共同构成支撑隔离结构7。
请参阅图20至图21，在一些实施例中，所述半导体结构的制备方法还可以包括在柱状结构2背离衬底1的端部形成存储节点结构4的步骤。
作为示例，在柱状结构2背离衬底1的端部形成存储节点接触结构4，包括但不限于如下步骤：
如图20所示，去除部分高度的第一隔离结构71以及部分高度的第二隔离结构73，以暴露出柱状结构 2背离衬底1的端部。
如图21所示，在沿第二方向(例如Y方向)相邻的第一支撑结构72以及沿第一方向(例如X方向) 相邻的第二支撑结构74之间形成存储节点接触结构4。
在一些实施例中，存储节点接触结构4的上表面与柱状结构2背离衬底1的端部上表面平齐。
请参阅图22，在一些实施例中，所述半导体结构的制备方法还可以包括在存储节点接触结构4背离柱状结构2的表面形成介电层5的步骤。
本申请实施例对于形成介电层5的方式并不做具体限定。作为示例，可以采用但不限于热氧化(干氧或湿氧)、化学气相沉积或原子层沉积等工艺在存储节点接触结构4背离衬底1的表面形成介电层5。
作为示例，对于如图2所示出的半导体结构，其制备方法中步骤S100于衬底1一侧形成多个柱状结构2，以及步骤S200于每行柱状结构2中形成穿过该行各柱状结构2的字线3，可以表现为如下步骤 S221～S227。
在步骤S221中，此处可继续参照图10，于衬底1一侧层叠形成第一半导体层210、牺牲层240和第二半导体层230。
在步骤S222中，此处可继续参照图11，图形化第一半导体层210、牺牲层240和第二半导体层230，形成多个初始柱状结构20。如图11所示，初始柱状结构20包括层叠设置的第一半导体部21、牺牲部24 和第二半导体部22，其中，第一半导体层210图形化后形成第一半导体部21，牺牲层240图形化后形成牺牲部24，第二半导体层220图形化后形成第二半导体部22。多个初始柱状结构20可以沿第一方向(例如X方向)排布呈行，且沿第二方向(例如Y方向)排布呈列。
在步骤S223中，此处可继续参照图12至图13，在沿第二方向(例如Y方向)相邻的初始柱状结构 20之间形成支撑隔离结构7，在沿第一方向(例如X方向)相邻的初始柱状结构20与支撑隔离结构7之间形成开口K。
在步骤S224中，请参阅图23，基于开口K去除牺牲部24，形成沿第一方向(例如X方向)延伸的字线槽Gw。
在步骤S225中，请参阅图24至图25，于字线槽Gw内形成字线3。
在步骤S226中，请参阅图26和图27，去除靠近第二半导体部22、字线3及第一半导体部21的部分支撑隔离结构7，形成孔隙H。
在步骤S227中，于孔隙H内填充半导体材料，形成第三半导体部23。
如图27所示，第三半导体部23连接第一半导体部21和第二半导体部22并覆盖字线3的侧壁；第三半导体部23与第一半导体部21、第二半导体部22共同构成柱状结构2。
此处，第三半导体部23与第一半导体部21、第二半导体部22的材料相同，例如均采用沟道(Channel) 材料材料，例如为多晶硅(Poly)或铟镓锌氧化物(IGZO)等。
可以理解，本申请示例中，第三半导体部23可以和第一半导体部21、第二半导体部22共同围出封闭式沟槽G0，字线3与封闭式沟槽G0的内壁之间还设有栅介质层。
相应地，在一些实施例中，在步骤S225形成字线3之前，且在步骤S224形成字线槽Gw之后，所述半导体结构的制备方法：形成栅介质层31。
如图24所示，栅介质层31形成于字线槽Gw内及开口K的侧壁。
如图25所示，在一些实施例中，在步骤S225中形成的字线3覆盖栅介质层31且填充字线槽Gw。
可以理解，步骤S223中形成支撑隔离结构7，具体可以参照图12至图13所示出的实施例中形成支撑隔离结构7的步骤，这里就不再赘述。
在一些实施例中，请继续参阅图26，在步骤S225形成字线3之后，且在步骤S226形成孔隙H之前，所述半导体结构的制备方法还可以包括：形成第二隔离结构73及第二支撑结构74的步骤。具体可以参照前述实施例中形成第二隔离结构73及第二支撑结构74的步骤，此处不再赘述。
在一些实施例中，步骤S226中去除靠近第二半导体部22、字线3及第一半导体部21的部分支撑隔离结构7，形成孔隙H，可以包括如下步骤：
去除目标深度的部分第一初始隔离结构711，形成第一隔离结构71及孔隙H。
在上述步骤中，孔隙H可以暴露出第二半导体部22、字线3、第一半导体部21及第二隔离结构73各至少一侧的侧面。
可以理解，本申请实施例中制备的半导体结构利于实现阵列结构A的堆叠。即，半导体结构中阵列结构A的层数可以为多层，且多层阵列结构A可以沿垂直衬底1的竖直方向(例如Z方向)进行堆叠。
请参阅图28，在一些实施例中，所述半导体结构的制备方法还可以包括：于相邻层阵列结构A之间形成功能层B。
此处，匹配半导体结构的不同需求及应用，功能层B的设置方式可以有多种，包括但不限于存储电容、电路布线、或者相同或变型后的阵列结构等。例如，采用两层阵列结构A进行堆叠及互连，可以实现2T0C 结构。或者，还例如，采用阵列结构A和存储电容进行堆叠及互连，可以实现1T1C结构。
在一些实施例中，半导体结构为2T0C结构。即：功能层B可以为阵列结构A，以与下层的阵列结构 A进行堆叠及互连。如此，可以使每两层阵列结构A构成一层存储层M。存储层M中在柱状结构2轴线方向(例如Z方向)上相邻设置的两个柱状结构2分别为第一柱状结构2a和第二柱状结构2b。第一柱状结构2a和第二柱状结构2b可以共同构成一个存储单元U。
下面以图10至图22中所示出的柱状结构2作为第一柱状结构2a为例，结合图29对2T0C结构的制备方法进行更清楚的说明。
在一些实施例中，请参阅图29，在形成每层存储层M的过程中，可以在第一柱状结构2a和第二柱状结构2b之间形成存储节点接触结构4和介电层5。其中，存储节点接触结构4可以形成于第一柱状结构 2a背离衬底1的端部。介电层5可以形成于存储节点接触结构4靠近第二柱状结构2b的表面，例如整层覆盖各存储节点接触结构4。
请继续参阅图29，在一些实施例中，存储节点接触结构4可以形成于第一柱状结构2a背离衬底1的端部，介电层5形成于存储节点接触结构4靠近第二柱状结构2b的表面(如图30所示，即存储节点接触结构4背离第一柱状结构2a的表面)。
请继续参阅图29，在一些实施例中，可以将穿过第一柱状结构2a的字线3作为写入字线(简称WWL) 3a，并将穿过第二柱状结构2b的字线3作为读取字线(简称RWL)3b。
在一些实施例中，可以将位于第一柱状结构2a和衬底1之间并沿第二方向(例如Y方向)延伸的位线6作为写入位线(简称WBL)6a。
作为示例，在形成每层存储层M的过程中，还可以包括如下步骤S310～S320。
在步骤S310中，于衬底1靠近第一柱状结构2a的一侧形成写入位线6a。
写入位线6a的延伸方向与写入字线3a的延伸方向相交，且写入位线6a与第一柱状结构2a对应连接。
在步骤S320中，请继续参阅图30，于第二柱状结构2b背离衬底1的端部形成读取位线6b。
读取位线6b的延伸方向与读取字线3b的延伸方向相交，且读取位线6b与第二柱状结构2b对应连接。
需要补充的是，2T0C结构虽然可以通过两层阵列结构A堆叠形成。但可以理解的是，行方向和列方向属于相对概念，即：行方向和列方向本质上相同，二者可以互换。基于此，作为示例，写入字线3a的延伸方向与读取字线3b的延伸方向可以相同或不同。
在另一些实施例中，请结合图5理解，功能层B可以设置有多个存储模块N，以与下层的阵列结构A 进行堆叠及互连。即，半导体结构还包括：与每层阵列结构A对应设置的多个存储模块N。如此，可以使每阵列结构A和对应的存储模块N构成一层存储层M。存储模块N与柱状结构2一一对应，存储模块N 位于对应柱状结构2背离衬底1的一侧。基于此，每层阵列结构还可以包括多个存储模块。
相应地，上述半导体结构的制备方法可以包括步骤如下：在柱状结构2背离衬底1的一侧形成存储模块N。
作为示例，存储模块M可以包括但不限于存储电容或磁性存储模块等等。磁性存储模块例如为磁性隧道结(Magnetic Tunnel Junction，简称MTJ)模块。存储模块M的制备方法可以参考相关技术，此处不做详述。
此外，在一些实施例中，请结合图1和图5理解，在步骤S100中形成每层阵列结构，还可以包括如下步骤：于存储模块N和柱状结构2之间形成存储节点接触结构4。如此，存储节点接触结构4可以覆盖对应柱状结构2背离衬底1的端部，存储模块N可以形成于存储节点接触结构4背离衬底1的表面。
示例地，存储节点接触结构4的材料包括金属导电材料，例如金属钨，以利于降低接触电阻。
应该理解的是，虽然图6至图9的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图6至图9中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
需要注意的是，本申请实施例中提供的半导体结构的制备方法均可用于制备对应的半导体结构，故而方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (24)

1.一种半导体结构，其特征在于，包括：衬底以及设置于所述衬底一侧的一层或多层阵列结构；每层所述阵列结构包括：
多个柱状结构，沿第一方向排布呈行；
多个字线，平行间隔设置；所述字线沿所述第一方向延伸，且一条所述字线穿过一行所述柱状结构。
2.根据权利要求1所述的半导体结构，其特征在于，所述柱状结构包括：
在轴线方向上间隔设置的第一半导体部和第二半导体部；以及
位于所述第一半导体部和所述第二半导体部二者相对表面上的第三半导体部；
其中，所述轴线方向垂直于所述衬底；所述第三半导体部具有封闭式沟槽，所述封闭式沟槽的轴线沿所述第一方向延伸；所述字线穿过所述封闭式沟槽。
3.根据权利要求2所述的半导体结构，其特征在于，所述第三半导体部在所述衬底上正投影的轮廓、所述第一半导体部在所述衬底上正投影的轮廓和所述第二半导体部在所述衬底上正投影的轮廓均重合或大致重合。
4.根据权利要求1所述的半导体结构，其特征在于，所述柱状结构包括：
在轴线方向上间隔设置的第一半导体部和第二半导体部；以及
沿径向方向位于所述第一半导体部和所述第二半导体部外侧且连接所述第一半导体部和所述第二半导体部的第三半导体部；
其中，所述轴线方向垂直于所述衬底；所述第三半导体部和所述第一半导体部、所述第二半导体部共同围出封闭式沟槽；所述字线穿过所述封闭式沟槽。
5.根据权利要求4所述的半导体结构，其特征在于，所述第三半导体部包括：在第二方向上间隔设置的第一子部和第二子部；所述第二方向与所述第一方向相交；
其中，所述第一子部和所述第二子部以所述柱状结构的轴线为中心对称设置，且所述第一子部和所述第二子部分别位于对应所述字线的两侧。
6.根据权利要求4所述的半导体结构，其特征在于，所述第三半导体部背离所述衬底的表面与所述第二半导体部背离所述衬底的表面位于同一平面。
7.根据权利要求6所述的半导体结构，其特征在于，所述第三半导体部靠近所述衬底的表面至所述衬底的距离为第一距离；所述第一半导体部背离所述衬底的表面至所述衬底的距离为第二距离；所述第一距离小于所述第二距离。
8.根据权利要求1～7中任一项所述的半导体结构，其特征在于，每两层所述阵列结构构成一层存储层；所述存储层中在轴线方向上相邻设置的两个所述柱状结构分别为第一柱状结构和第二柱状结构；所述第一柱状结构和所述第二柱状结构共同构成一个存储单元；
其中，穿过所述第一柱状结构的所述字线为写入字线；
穿过所述第二柱状结构的所述字线为读取字线。
9.根据权利要求8所述的半导体结构，其特征在于，所述写入字线的延伸方向与所述读取字线的延伸方向不同。
10.根据权利要求8所述的半导体结构，其特征在于，所述第二柱状结构位于所述第一柱状结构背离所述衬底的一侧；每层所述存储层还包括：
多个存储节点接触结构；所述存储节点接触结构覆盖对应所述第一柱状结构背离所述衬底的端部；
介电层，位于所述存储节点接触结构和所述第二柱状结构之间。
11.根据权利要求8所述的半导体结构，其特征在于，所述第二柱状结构位于所述第一柱状结构背离所述衬底的一侧；每层所述存储层还包括：
多个写入位线，平行间隔设置；所述写入位线位于所述第一柱状结构靠近所述衬底的表面；所述写入位线的延伸方向与所述写入字线的延伸方向相交；
多个读取位线，平行间隔设置；所述读取位线覆盖所述第二柱状结构背离所述衬底的端部；所述读取位线的延伸方向与所述读取字线的延伸方向相交。
12.根据权利要求1～7中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：与每层所述阵列结构对应设置的多个存储模块；
所述存储模块位于对应所述柱状结构背离所述衬底的一侧；
所述存储模块包括：存储电容或磁性存储模块。
13.根据权利要求12所述的半导体结构，其特征在于，每层所述阵列结构还包括：多个存储节点接触结构；
所述存储节点接触结构设置于所述柱状结构和所述存储模块之间，并与所述柱状结构、所述存储模块相耦接。
14.根据权利要求12所述的半导体结构，其特征在于，多个所述柱状结构沿第二方向排布呈列，所述第二方向与所述第一方向相交；每层所述阵列结构还包括：
多个位线，平行间隔设置；所述位线位于所述柱状结构和所述衬底之间并沿所述第二方向延伸；一条所述位线连接一列所述柱状结构。
15.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，于所述衬底一侧形成一层或多层阵列结构；其中，形成每层所述阵列结构包括：
于所述衬底一侧形成多个柱状结构，所述柱状结构沿第一方向排布呈行；
于每行所述柱状结构中形成穿过行中各柱状结构的字线。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述于所述衬底一侧形成多个柱状结构，包括：
于所述衬底一侧层叠形成第一半导体层、牺牲层和第二半导体层；
图形化所述第一半导体层、所述牺牲层和所述第二半导体层，形成多个初始柱状结构，所述初始柱状结构包括层叠设置的第一半导体部、牺牲部和第二半导体部；
在沿第二方向相邻的所述初始柱状结构之间形成支撑隔离结构，在沿所述第一方向相邻的所述初始柱状结构与所述支撑隔离结构之间形成开口；
基于所述开口去除所述牺牲部，形成沿所述第一方向延伸的第一沟槽；
于所述开口及所述第一沟槽内沉积第三半导体层；
图案化所述第三半导体层，形成位于所述第一半导体部和所述第二半导体部之间的第三半导体部；所述第三半导体部具有封闭式沟槽，所述封闭式沟槽的轴线沿所述第一方向延伸；
所述第一沟槽未被所述第三半导体部覆盖的部分与所述封闭式沟槽共同构成字线槽；
所述字线形成于所述字线槽内。
17.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述于所述衬底一侧形成多个柱状结构，以及于所述每行所述柱状结构中形成穿过行中各所述柱状结构的字线，包括：
于所述衬底一侧层叠形成第一半导体层、牺牲层和第二半导体层；
图形化所述第一半导体层、所述牺牲层和所述第二半导体层，形成多个初始柱状结构；所述初始柱状结构包括层叠设置的第一半导体部、牺牲部和第二半导体部；
在沿第二方向相邻的所述初始柱状结构之间形成支撑隔离结构，在沿所述第一方向相邻的所述初始柱状结构与所述支撑隔离结构之间形成开口；
基于所述开口去除所述牺牲部，形成沿所述第一方向延伸的字线槽；
于所述字线槽内形成字线。
18.根据权利要求16或17所述的半导体结构的制备方法，其特征在于，所述于所述衬底一侧形成多个柱状结构，多个所述初始柱状结构沿第一方向排布呈行，沿第二方向排布呈列，所述第一方向和所述第二方向相交。
19.根据权利要求17所述的半导体结构的制备方法，其特征在于，形成孔隙的方法包括，去除靠近所述第二半导体部、所述字线及所述第一半导体部的部分所述支撑隔离结构，形成孔隙；
于所述孔隙内填充半导体材料，形成第三半导体部；所述第三半导体部连接所述第一半导体部和所述第二半导体部并覆盖所述字线的侧壁；所述第三半导体部与所述第一半导体部、所述第二半导体部共同构成柱状结构。
20.根据权利要求16或17所述的半导体结构的制备方法，其特征在于，所述阵列结构的层数为多层；每两层所述阵列结构构成一层存储层；所述存储层中在轴线方向上相邻设置的两个所述柱状结构分别为第一柱状结构和第二柱状结构；所述第一柱状结构和所述第二柱状结构共同构成一个存储单元；
每层所述存储层的制备方法还包括：
于所述第一柱状结构和所述第二柱状结构之间形成存储节点接触结构和介电层；其中，所述存储节点接触结构形成于所述第一柱状结构背离所述衬底的端部；所述介电层形成于所述存储节点接触结构靠近所述第二柱状结构的表面。
21.根据权利要求20所述的半导体结构的制备方法，其特征在于，穿过所述第一柱状结构的所述字线为写入字线；穿过所述第二柱状结构的所述字线为读取字线；
每层所述存储层的制备方法还包括：
于所述衬底靠近所述第一柱状结构的一侧形成写入位线；所述写入位线的延伸方向与所述写入字线的延伸方向相交；所述写入位线与所述第一柱状结构对应连接；
于所述第二柱状结构背离所述衬底的端部形成读取位线；所述读取位线的延伸方向与所述读取字线的延伸方向相交；所述读取位线与所述第二柱状结构对应连接。
22.根据权利要求21所述的半导体结构的制备方法，其特征在于，所述写入字线的延伸方向与所述读取字线的延伸方向不同。
23.根据权利要求16或17所述的半导体结构的制备方法，其特征在于，还包括：
于所述柱状结构背离所述衬底的一侧形成存储模块；所述存储模块包括：存储电容或磁性存储模块。
24.根据权利要求22所述的半导体结构的制备方法，其特征在于，所述形成每层所述阵列结构还包括：
于所述存储模块和所述柱状结构之间形成存储节点接触结构；所述存储节点接触结构覆盖对应所述柱状结构背离所述衬底的端部；所述存储模块形成于所述存储节点接触结构背离所述衬底的表面。
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