KR100734495B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100734495B1
KR100734495B1 KR1020010000208A KR20010000208A KR100734495B1 KR 100734495 B1 KR100734495 B1 KR 100734495B1 KR 1020010000208 A KR1020010000208 A KR 1020010000208A KR 20010000208 A KR20010000208 A KR 20010000208A KR 100734495 B1 KR100734495 B1 KR 100734495B1
Authority
KR
South Korea
Prior art keywords
electrode
source
gate electrode
region
active region
Prior art date
Application number
KR1020010000208A
Other languages
English (en)
Other versions
KR20010107521A (ko
Inventor
다께다시게또시
에마다이지
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20010107521A publication Critical patent/KR20010107521A/ko
Application granted granted Critical
Publication of KR100734495B1 publication Critical patent/KR100734495B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 제조가 용이하고 고집적화가 가능하며, 메모리 셀과 논리 셀을 포함하는 기본 단위를 동일 반도체 기판 상에 복수개 갖는 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 반도체 장치는, 반도체 기판 상에 형성되고 메모리 소자와 논리 소자를 포함하는 동일 또는 대칭적인 복수의 단위 구조(basic unit)를 갖는 반도체 장치로서, 각 단위 구조가 제 1 활성 영역에 형성된 DRAM 셀과, 제 2 활성 영역에 형성되고 제 2 및 제 3 게이트 전극과 실리사이드층을 구비한 소스/드레인 영역을 갖는 논리 소자용 직렬 접속 트랜지스터와, 상기 한 쌍의 소스/드레인 영역에 접속된 제 1 및 제 2 신호선과, 제 2 게이트 전극에 접속된 제 3 신호선과, DRAM 커패시터의 축적 전극의 아래쪽에 형성되어 축적 전극과 제 3 게이트 전극을 접속하는 도전성 접속 부재를 갖는다.
반도체 기판, 필드 절연막, 게이트 전극, 소스/드레인 영역, 절연층, 콘택트 홀, 축적 전극, 대향 전극

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 CAM의 등가회로 및 논리표.
도 2는 본 발명의 일 실시예에 의한 CAM의 반복 단위를 나타낸 평면 구성도.
도 3은 도 2의 구성의 단면 구성을 나타낸 단면도.
도 4는 도 3의 구성을 제조하는 제조 공정을 나타낸 반도체 기판의 단면도.
도 5는 본 발명의 다른 실시예에 의한 평면 구성을 나타낸 평면도.
도 6은 도 5의 구성의 단면 구성을 나타낸 단면도.
도 7은 다른 실시예에 의한 반도체 장치의 단면 구성을 나타낸 단면도.
도 8은 또 다른 실시예에 의한 반도체 장치의 구성을 나타낸 단면도.
도 9는 도 8의 구성을 제조하기 위한 제조 공정을 나타낸 반도체 기판의 단면도.
도 10은 평면 구성의 다른 예를 나타낸 평면도.
도 11은 평면 구성의 다른 예를 나타낸 평면도.
도 12는 평면 구성의 다른 예를 나타낸 평면도.
도 13은 평면 구성의 다른 예를 나타낸 평면도.
도 14는 평면 구성의 다른 예를 나타낸 평면도.
도 15는 평면 구성의 다른 예를 나타낸 평면도.
도 16은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 17은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 18은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 19는 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 20은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 21은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 22는 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 23은 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도.
도 24는 본 발명의 다른 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 전극 배치를 나타내는 평면도.
도 25는 본 발명의 다른 실시예에 의한 CAM의 등가회로 및 논리표.
도 26은 도 25의 CAM의 제조 방법을 설명하기 위한 평면도 및 단면도.
도 27은 도 25의 CAM의 제조 방법을 설명하기 위한 평면도.
도 28은 도 25의 CAM의 제조 방법을 설명하기 위한 단면도.
도 29는 도 25의 CAM의 제조 방법을 설명하기 위한 단면도.
도면의 주요부분에 대한 부호의 설명
WL : 워드(word) 라인 DM : 데이터 버스 라인
ML : 매치(match) 라인 GND : 접지 라인
BL : 비트 라인 CTM : 메모리 소자용 접속 단자
CTL : 논리 소자용 접속 단자 CTJ : 접속 단자
SN : 축적 노드(node)(축적 전극)
1 : 반도체 기판 2 : 필드(field) 절연막
3 : 게이트 절연막 5 : 게이트 전극
6 : 질화 실리콘층 7, 8 : 소스/드레인 영역
11 : 절연층 1la : 질화 실리콘막
11b : 산화 실리콘막 12 : 절연층
13, 16 : 콘택트 홀 14 : 배선층
15 : 절연층 17 : 축적 전극
18 : 커패시터 유전체막 19 : 대향 전극(셀 플레이트 전극)
본 발명은 반도체 장치에 관한 것이며, 특히, 메모리 셀과 논리 셀을 구비한 기본 단위를 동일 반도체 기판 상에 복수개 갖는 반도체 장치에 관한 것이다.
정보 처리 시스템의 고도화 및 고속화를 실현함에 있어서 연상(聯想) 메모리(CAM: content addressable memory)가 주목되고 있다. CAM은 메모리 셀에 기억된 메모리 내용과 외부로부터 공급되는 신호의 일치를 논리 셀에 의해 검출할 수 있는 기능을 갖는다. 메모리 셀은 통상 SRAM으로 구성된다.
길링검(Gillingham)씨는 앞서 메모리 셀에 다이나믹 랜덤 액세스 메모리(DRAM)를 사용한 구성의 CAM을 제안했다. 이 구성에 의하면 상보형(相補型) 신호를 기억하는 경우에도 기본 단위의 메모리 셀은 2 개의 트랜지스터와 2 개의 커패시터로 구성할 수 있다. 그러나 이 CAM을 어떻게 구성하는 것이 효율적인지 그 제조 기술은 아직 확립되지 않았다.
본 발명의 목적은 제조가 용이하고 고집적화가 가능하며, 메모리 셀과 논리 셀을 포함하는 기본 단위를 동일 반도체 기판 상에 복수개 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 고성능 CAM을 실현할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 관점에 의하면, 반도체 기판과, 상기 반도체 기판 상에 형성되고 각각 메모리 소자와 논리 소자를 가지고 있으며 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조(basic unit)를 포함하는 반도체 장치로서, 각 단위 구조가 상기 반도체 기판의 표면에 형성되어 제 1 및 제 2 활성 영역을 획정(劃定)하는 아이솔레이션(isolation) 절연 영역과, 상기 제 1 활성 영역 상을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한 쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와, 상기 제 1 게이트 전극에 접속된 워드 라인과, 상기 한 쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과, 상기 제 2 활성 영역을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극 사이에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측과 상기 제 2 활성 영역 내에 형성된 한 쌍의 제 2 소스/드레인 영역과, 상기 접속 노드 및 상기 한 쌍의 제 2 소스/드레인 영역 상에 형성된 실리사이드 전극을 갖는 직렬 접속 트랜지스터와, 상기 한 쌍의 제 2 소스/드레인 영역의 한쪽 상의 상기 실리사이드 전극에 접속된 제 1 신호선과, 상기 한 쌍의 제 2 소스/드레인 영역의 다른 쪽 상의 상기 실리사이드 전극에 접속된 제 2 신호선과, 상기 제 2 게이트 전극에 접속된 제 3 신호선과, 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽의 영역에 형성된 축적 전극과, 상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과, 상기 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와, 상기 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 포함하는 반도체 장치가 제공된다.
도 1a 및 도 1b는 길링검씨의 앞선 제안에 의한 CAM의 등가회로 및 그 논리표를 나타낸다. 도 1a에서 U 및 /U는 반복 단위의 단위 구성을 나타내고, 대칭적 구성의 U와 /U가 합쳐져 1 개의 CAM 단위(기본 단위)를 구성한다. 복수의 CAM 단위는 행렬 형태로 배치되어 있다.
메모리 셀(MC)의 비트 라인(BL, /BL)에는 상보적인 정보가 공급된다. 전송 트랜지스터(Ta, Tb)는 동일한 워드 라인(WL)의 신호에 의해 온/오프 제어된다. 전송 트랜지스터(Ta, Tb)를 통하여 커패시터(Ca, Cb)에 상보적 정보가 기록된다.
트랜지스터 Pa와 Qa의 직렬 접속 및 Pb와 Qb의 직렬 접속이 논리 셀(LC)을 구성한다. 직렬 접속의 한쪽 단자(Qa, Qb의 한쪽 소스/드레인 전극)는 접지 라인(GND)에 접속되어 있다. 트랜지스터(Qa, Qb)에 직렬로 접속된 트랜지스터(Pa, Pb)의 다른 쪽 소스/드레인 전극은 동일한 매치 라인(ML)에 접속되어 있다.
커패시터(Ca, Cb)의 축적 전극 전위는 논리회로의 트랜지스터(Qa, Qb)의 게이트 전극에 인가된다.
따라서, 논리회로의 트랜지스터(Qa, Qb)의 온/오프는 커패시터(Ca, Cb)의 축적 전극 전위에 의해 제어된다. 트랜지스터(Pa, Pb)의 게이트 전극은 각각 데이터 버스 라인(DB, /DB)에 접속되어 있다.
또한, 도 lc에 나타낸 바와 같이, 트랜지스터 P(Pa,Pb)와 트랜지스터 Q(Qa, Qb)는 그 배치를 교환할 수도 있다.
매치 라인(ML)을 미리 충전(precharge)하고, 데이터 버스 라인(DB, /DB)에 입력 신호 및 그 상보 신호를 인가하면, 트랜지스터(Pa, Pb)의 한쪽은 온(on)으로 되고, 다른 쪽은 오프(off)로 된다. 온으로 된 트랜지스터(Pa, Pb)에 직렬 접속된 트랜지스터(Qa, Qb)가 온이면, 미리 충전된 매치 라인(ML)의 전위는 접지 라인에 방전되어 매치 라인(ML)의 전위는 변화한다.
트랜지스터(Pa, Pb)가 온으로 되어도 직렬 접속된 트랜지스터(Qa, Qb)가 오프이면 매치 라인(ML)은 방전되지 않고, 매치 라인(ML)의 전위는 미리 충전된 상태로 유지된다. 따라서 매치 라인(ML)의 전위 변화는 하이(High) 상태의 메모리(Ca 또는 Cb)에 접속된 직렬 접속에 의해 제어된다.
또한, 메모리 셀(MC)에 접속된 비트 라인(BL, /BL)은 비트 라인 구동회로(BLD)에 접속되고, 워드 라인(WL)은 워드 라인 구동회로(WLD)에 접속되어 있다. 또한, 데이터 버스 라인(DB, /DB)은 데이터 버스 라인 구동회로(DBD)에 접속되고, 매치 라인(ML)은 매치 라인 구동회로(MLD)에 접속되어 있다. 또한, 데이터 버스 라인 구동회로(DBD)는 외부 신호를 입력하는 단자 그 자체일 수도 있고, 외부 신호를 일시적으로 기억하는 버퍼 회로 등일 수도 있다.
도 1b는 도 1a에 나타낸 단위 CAM 셀의 논리 기능을 나타낸다. DRAM의 난(欄)은 메모리 셀(MC), 보다 구체적으로는 DRAM 커패시터(Ca, Cb)의 충전 상태를 나타낸다. 커패시터(Ca)가 고전위로 충전되어 있을 때가 하이(H) 상태이고, 저전위로 충전되어 있을 때가 로우(L) 상태이다.
커패시터(Cb)는 커패시터(Ca)와 상보적인 신호를 기억한다. DRAM, 보다 구체적으로는 커패시터(Ca)가 하이(H)의 상태일 경우, 트랜지스터 Qa는 온이고, 트랜지스터 Qb는 오프이다. 따라서, 온으로 된 트랜지스터 Qa에 직렬 접속된 다른 트 랜지스터 Pa가 온(데이터 버스 라인(DB)이 하이)인 경우에만 매치 라인(ML)의 전위는 접지 라인에 방전된다. 즉, 데이터 버스 라인(DB)의 전위가 하이(H)인 경우에 매치 라인(ML)은 로우(L)로 된다.
DRAM이 로우(L)일 경우, 커패시터(Cb)가 하이(H)의 고전위를 기억하고, 트랜지스터(Qb)는 온으로 된다. 따라서, 트랜지스터 Qb에 직렬 접속된 트랜지스터 Pb가 온(데이터 버스 라인(/DB)이 하이(H))인 경우에만 매치 라인(ML)의 전위는 방전되어, 로우(L)의 상태로 된다. 상기의 경우 이외에서는, 매치 라인(ML)의 전위는 하이(H)로 유지된다. 또한, 2세트의 DRAM이 모두 L 상태일 경우에는, 데이터 버스 라인(DB)에 관계없이, 매치 라인(ML)은 하이(H)로 유지된다. 이것을 don't care라고 한다. 본 회로에서는 이것도 실현할 수 있다. 도 1b는 이 논리 연산을 정리하여 나타낸다.
또한, 도 1a에서 반복 단위(U, /U)는 대칭적인 구성으로 도시되어 있다. 실제의 반도체 장치에서도, 반복 단위(U, /U)는 동일 또는 대칭적인 구성으로 제조하는 것이 바람직하다.
도 2a 및 도 2b는 도 1a에 나타낸 반복 단위(U) 내의 구성요소의 배치예를 나타낸다. 도 2a는 반도체 기판 표면에 형성된 아이솔레이션 절연 영역에 의해 획정한 활성 영역과, 활성 영역을 횡단하는 게이트 전극(신호선)의 형상을 나타낸다. 반도체 기판 표면 상에 소자 분리용의 필드 절연막(FOX)이 형성되어, 아이솔레이션 절연 영역을 구성한다. 필드 절연막(FOX)은 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)에 의해 형성된 실리콘 산화막 등에 의해 형성할 수 있다.
필드 절연막(FOX)이 형성되지 않은 영역이 활성 영역(ARM, ARL)으로 된다. 활성 영역(ARM)은 메모리 소자를 형성하기 위한 활성 영역이고, 활성 영역(ARL)은 논리 소자를 형성하기 위한 활성 영역이다. 도면 중의 활성 영역(ARM)은 횡방향으로 연장되고, 활성 영역(ARL)은 반복 단위에 걸쳐서 종방향으로 연장되어 있다.
활성 영역에 게이트 절연막(실리콘 산화막 등)을 형성한 후, 다결정 실리콘층을 퇴적시키고, 패터닝함으로써 게이트 전극(G1, G2), 게이트 전극을 겸하는 워드 라인(WL), 데이터 버스 라인(DB)을 형성한다. 논리 소자 영역의 트랜지스터에 대하여 살리사이드(salicide) 공정을 행하여, 게이트 전극, 소스/드레인 영역에 실리사이드층을 형성한다.
도면 중의 워드 라인(WL)이 활성 영역(ARM)을 횡단하여 종방향으로 연장되고, 활성 영역(ARL) 상에는 분리된 게이트 전극 G1과, 종방향으로 긴 데이터 버스 라인(DB)으로부터 분기(分岐)된 게이트 전극 G2가 횡방향으로 형성되어 있다. 분리된 게이트 전극 G1은 메모리 소자용 활성 영역(ARM)과 동일 직선 상으로 연장되고, 필드 절연막(FOX) 상에서 확대된 폭을 갖는 콘택트부를 형성하고 있다.
도 2b는 게이트 전극 등을 형성한 후, 그 위를 제 1 절연막으로 덮어, 필요 개소에는 콘택트 홀을 형성하고, 제 1 절연막 상에 다결정 실리콘 등의 도전 재료로 신호선을 형성한 상태를 나타낸다. 신호선은 하층의 활성 영역에 X로 나타낸 개소에서 전기적 콘택트를 형성하고 있다. 접지 라인(GND) 및 매치 라인(ML)이 횡방향으로 연장되고, 논리 소자용 활성 영역(ARL)의 양단에 접속되어 있다. 또한, 비트 라인(BL)이 접지 라인(GND) 및 매치 라인(ML) 사이에 형성되고, 메모리 소자용 활성 영역(ARM)의 한쪽 소스/드레인 영역에 접속되어 있다.
또한, 비트 라인 콘택트로부터 좌측의 영역은 왼쪽의 반복 단위에 속한다. 즉, 횡방향으로 인접하는 2 개의 반복 단위는 좌우 대칭으로 구성되고, 2 개의 반복 단위에 공통의 1 개의 비트 라인 콘택트가 형성되어 있다.
신호선 GND, BL, ML을 제 2 절연층으로 덮은 후, 메모리 소자용 활성 영역의 다른 쪽 소스/드레인 영역과 분리된 게이트 전극(G1)의 콘택트부를 노출시키는 콘택트 홀을 형성한다. 콘택트 홀을 매립하여, 제 2 절연층 상에 점선으로 나타낸 커패시터의 축적 전극(SN)을 형성한다. 축적 전극(SN)은 메모리 소자용 트랜지스터의 다른 쪽 소스/드레인 영역 및 논리 소자의 분리된 게이트 전극(G1)에 접속되어, 양자를 전기적으로 접속한다. 또한, 커패시터 유전체막 및 대향 전극을 형성함으로써 도 1a의 반복 단위(U)가 형성된다.
도 2c는 기판면 내에서의 반복 단위의 배치예를 나타낸다. 반복 단위(U11, U12)는 그 경계선에 관하여 좌우 대칭인 구성을 갖고, 합쳐서 1 개의 CAM 셀을 구성한다. 반복 단위(Ul3, U14)도 동일하다. 반복 단위(Ul2, U13)는 좌우 대칭일 수도 있고 동일할 수도 있다. 또한, 반복 단위(U1l, U12)를 동일한 구성으로 할 수도 있다.
반복 단위(U11, Ul2, …)와 반복 단위(U2l, U22, …)는 그 경계선에 관하여 상 하 대칭이다. 반복 단위(U3l, U32, …)는 반복 단위(U21, U22, …)에 대하여 상하 대칭일 수도 있고 동일할 수도 있다. 또한, 반복 단위(U11, U12, …)와 반복 단위(U 2l, U22, …)를 동일한 구성으로 할 수도 있다.
도 3은 도 2b의 1점쇄선 Ⅲ-Ⅲ에 따른 단면 구조를 나타낸다.
필요한 웰(well)을 형성한 실리콘 기판(1)의 표면에, 예를 들어, 소자 분리용 홈을 형성하여, 실리콘 산화막을 퇴적시키고, 화학 기계 연마(CMP) 등에 의해 표면을 평탄화함으로써, STI에 의한 소자 분리용 필드 절연 영역(FOX)(2)이 형성된다. 필드 절연 영역(2)에 획정된 활성 영역 표면 상에 게이트 산화막(3)을 형성한다. 게이트 산화막(3) 상에 다결정 실리콘층을 퇴적시켜, 패터닝함으로써 게이트 전극(워드 라인 등의 신호선을 포함한다)(5)을 형성한다.
게이트 전극(5)을 형성한 후, 필요에 따라 레지스트 패턴으로 불필요 부분을 덮어, 반도체 기판(1)에 대하여 n형 불순물을 주입하고, 논리 소자용 저농도 소스/드레인 영역(7a) 및 메모리 소자용 소스/드레인 영역(8)을 형성한다. 각각의 이온 주입을 행할 경우, 논리 소자용 및 메모리 소자용의 트랜지스터로서 최적의 불순물 농도를 채용할 수 있다.
게이트 전극(5)을 덮어 실리콘 기판(1) 상에 화학 기상 퇴적(CVD)에 의한 CVD 산화막(11)을 형성한다. 메모리 소자 영역을 레지스트 패턴으로 덮어, CVD 산화막(11)의 이방성(異方性) 에칭을 행한다. 평탄면 상의 CVD 산화막을 제거하고, 게이트 전극(5) 측벽 상에 사이드 스페이서(11a)를 남긴다. 이 상태에서 고농도의 이온 주입을 행하여, 논리 소자용 트랜지스터의 고농도 소스/드레인 영역(7b)을 형성한다.
논리 소자용 고농도 소스/드레인 영역(7b)은 메모리 소자용 소스/드레인 영역(8)보다도 높은 불순물 농도를 갖는다.
레지스트 패턴을 제거하고, 실리콘 기판(1)의 전면(全面)에 Co 등의 실리사이드 반응 가능한 금속층을 퇴적시킨다. 열처리를 행함으로써, 금속층과 하지(下地) 실리콘의 실리사이드 반응을 발생시키고, 게이트 전극(5) 상면 및 고농도 소스/드레인 영역(7b) 표면에 실리사이드층(25, 26)을 형성한다. 미(未)반응 금속층은 제거한다. 논리 소자용 트랜지스터는 고농도 소스/드레인 영역 및 실리사이드층에 의해 저항이 작아져, 고속도 동작이 용이해진다. 메모리 소자용 트랜지스터에는 이들을 제조하지 않음으로써 높은 유지(retention) 특성이 유지된다. 또한, 메모리 셀부(cell region)도 실리사이드화함으로써 유지(retention)는 악화되나, 공정 수가 적은 저렴한 제품을 제조하는 것도 가능하다.
CVD 산화막(11)을 덮어 실리콘 기판(1) 상에 평탄화 기능이 있는 실리콘 산화막(12)을 형성한다. 리플로(reflow) 및 CMP 등을 사용할 수도 있다. 평탄화된 실리콘 산화막(12)을 형성한 후, 레지스트 마스크를 사용하여 산화막(12, 11)을 관통하는 콘택트 홀(13)을 형성한다. 콘택트 홀을 메워, 절연막(12) 상에 다결정 실리콘 등의 도전층(14)을 퇴적시키고, 패터닝함으로써 접지 라인(GND)(도시 생략), 비트 라인(BL), 매치 라인(ML)을 형성한다.
배선(14)을 덮어 보로포스포실리케이트(borophosphosilicate) 유리(BPSG) 등 의 절연층(15)을 퇴적시키고, 레지스트 마스크를 사용하여 커패시터의 축적 전극 접속용의 콘택트 홀(16)을 절연층(15, 12, 11)을 관통하여 형성한다. 콘택트 홀(16)을 형성한 절연층(15) 상에 다결정 실리콘층 등의 도전층을 퇴적시키고, 패터닝함으로써 축적 전극(17)이 형성된다. 다결정 실리콘은 콘택트 홀(16) 내부도 메운다.
축적 전극(17)의 하면에는 연속하여 접속부(CTM, CTL)가 형성된다. 접속부(CTM)는 축적 전극(SN)의 하면과 메모리 소자의 한쪽 소스/드레인 영역(8)을 접속한다. 접속부(CTL)는 축적 전극(SN)의 하면과 논리 소자용의 게이트 전극(5)(G1)을 접속한다. 그 후, 전면에 커패시터 유전체막(18)을 형성하고, 셀 플레이트(대향) 전극(19)을 그 위에 형성한다.
이와 같이 하여 반복 단위(U)가 형성된다. 또한, 동일 또는 대칭의 구성으로 다른 반복 단위도 형성된다.
도 4a 내지 도 4e는 도 3에 나타낸 반도체 장치의 제조 공정을 나타낸 단면도이다.
도 4a에 나타낸 바와 같이, 실리콘 기판(1)의 표면에 소자 분리용 필드 절연막(FOX)(2)을 형성한다. 예를 들면, 활성 영역으로 해야 하는 영역에 버퍼 산화막을 개재시켜 질화 실리콘막의 패턴을 형성하고, 국소(局所) 산화(LOCOS)를 행하여, 필드 산화막을 형성한다. 또는, 실리콘 기판(1) 상에 레지스트 패턴을 형성하고, 소자 분리용의 홈을 에칭에 의해 형성한다. 이어서, 홈을 매립하도록 산화 실리콘막을 퇴적시키고, CMP 등에 의해 표면을 평탄화하여 STI(shallow trench isolation)를 형성한다.
필드 절연막(2)을 형성한 후, 필요에 따라 트랜지스터의 역치 조정용 불순물을 이온 주입한다. 메모리 소자 영역과 논리 소자 영역을 레지스트 패턴으로 분리시켜, 각각 별도의 이온 주입을 행할 수도 있다. 이 경우, 메모리 소자는 오프 특성을 향상시키도록, 논리 소자는 동작 속도를 빠르게 하도록 하는 것이 바람직하다. 역치 조정용의 이온 주입을 행한 후, 필드 절연막(2)에 의해 획정되어, 실리콘 표면이 노출된 활성 영역에 게이트 산화막(3)을 열산화 등에 의해 형성한다.
도 4b에 나타낸 바와 같이, 반도체 기판 전면에 다결정 실리콘층(5)을 퇴적시킨다. CM0S 구조를 제조할 경우는, n 채널 MOS 트랜지스터를 형성하는 영역을 개구하는 레지스트 마스크를 형성하여 n형 불순물인 P 이온을 이온 주입하고, p 채널 M0S 트랜지스터를 형성하는 영역을 개구하는 레지스트 마스크를 형성하여 p형 불순물인 B 이온을 주입한다. 이 이온 주입에 의해, n 채널 M0S 트랜지스터의 게이트 전극은 n형으로 되어, 표면 채널 M0S 트랜지스터가 형성되게 된다.
그 후, 다결정 실리콘층(5) 상에 게이트 전극의 패턴을 갖는 레지스트 마스크를 형성하여, 게이트 전극(신호선을 포함한다)(5)을 패터닝한다.
다음으로, 메모리 소자 영역을 덮는 레지스트 마스크(23)를 형성하여, 논리 소자 영역에 n형 불순물인 As 이온을 주입한다. 이 이온 주입에 의해, CAM 영역의 논리 소자의 저농도 소스/드레인 영역(7a)이 이온 주입된다.
도 4c에 나타낸 바와 같이, 논리 소자 영역을 덮는 레지스트 마스크(24)를 반도체 기판 표면 상에 형성한다. 이 레지스트 마스크(24)를 마스크로 하여, 메모리 소자 영역에 n형 불순물인 As 이온을 주입하고, 게이트 전극(5) 양쪽에 소스/드레인 영역(8)을 형성한다.
도 4d에 나타낸 바와 같이, 화학 기상 퇴적(CVD)에 의해, 실리콘 기판 전면에 게이트 전극(5)을 덮어 실리콘 산화막(11)을 퇴적시킨다. 또한, 산화막 대신에, 질화막 또는 산화막/질화막의 적층을 형성할 수도 있다. 메모리 소자 영역을 레지스트 마스크로 덮어, 논리 소자 영역의 실리콘 산화막(11)을 이방적으로 에칭한다. 평탄면 상의 실리콘 산화막(11)을 제거하고, 게이트 전극(5) 측벽 상에만 실리콘 산화막(11a)을 남긴다. 이 실리콘 산화막(11a)이 게이트 전극(5)의 측벽 산화막으로 된다.
도 4e에 나타낸 바와 같이, 고농도의 이온 주입을 행하여, 논리 소자용 트랜지스터의 고농도 소스/드레인 영역(7b)을 형성한다. 또한, CMOS 회로를 포함할 경우는, 논리회로의 n 채널 트랜지스터를 개구하는 레지스트 마스크를 형성하여 이온 주입을 행한다. 그 후, 레지스트 마스크는 제거한다.
여기서, 메모리 영역의 MOS 트랜지스터의 소스/드레인 영역(8)은, 논리 소자 영역의 고농도 소스/드레인 영역(7b)의 불순물 농도보다도 낮은 불순물 농도를 갖도록 이온 주입이 제어된다. 이와 같이 불순물 농도를 제어함으로써, 메모리 소자의 유지 특성을 높여, 논리 소자의 동작 특성을 빠르게 할 수 있다. 또한, 도 4b 및 도 4c의 이온 주입을 동일 공정에 의해 행할 수도 있다.
실리콘 기판 전면 상에 Co막을 스퍼터링에 의해 형성한다. 급속 열 어닐링(RTA; Rapid Thermal annealing)에 의해 실리사이드 반응을 발생시켜, 실리 사이드층(25, 26)을 형성한다. 미반응 Co막을 왕수(aquaregia)에 의해 제거한다.
도 4f에 나타낸 바와 같이, 실리콘 기판(1) 상에 산화막(11)을 덮어, 평탄화 기능을 갖는 실리콘 산화막(12)을 퇴적시킨다. 예를 들면, 보로포스포실리케이트 유리(BPSG)막 또는 테트라에톡시실란(TEOS)을 사용한 실리콘 산화막을 퇴적시킨다.
표면을 평탄화시키기 위해, 리플로 또는 CMP를 행할 수도 있다. 또한, 층간절연막으로서 2층 구조 대신에, 3층 구조를 채용할 수도 있다. 이 경우는, 2층의 실리콘 산화막 대신에, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 적층 등을 사용할 수 있다.
도 4f에 나타낸 바와 같이, 레지스트 마스크를 사용하여, 실리콘 산화막(12, 11)을 관통하는 콘택트 홀(13)을 형성한다. 콘택트 홀을 매립하도록, P를 도핑한 다결정 실리콘층 및 WSi막 등의 도전층을 성장시키고, 배선층을 형성한다. 그 후, 배선층 상에 레지스트 마스크를 형성하고, 패터닝함으로써 배선(14)을 얻는다. 도면 중의 왼쪽 배선(14)은 비트 라인(BL)을 구성하고, 도면 중의 오른쪽 배선(14)은 매치 라인(ML)을 구성한다.
또한, 배선층으로서 다결정 실리콘층 등의 단층 도전층을 사용하는 것, 또는 Ti층, TiN층, W층 등의 3층 또는 3층 이상의 적층을 사용하는 것도 가능하다. 배선은 원하는 도전성 등을 갖는 것을 사용하는 것이 좋다.
그 후, 배선(14)을 덮어, 절연층(12) 상에 절연층(15)(도 3)을 형성한다. 커패시터 콘택트용 콘택트 홀을 형성한 후, 절연층(15) 상에 다결정 실리콘 등의 도전층을 형성하고, 패터닝하여 축적 전극과 접속 단자를 형성한다. 또한, 커패시터 유전체막 및 셀 플레이트 전극을 형성하여, CAM 셀을 형성한다.
도 2의 구성에서는, 메모리 소자의 한쪽 소스/드레인 영역과 논리 소자의 한쪽 게이트 전극 상에 별개의 콘택트 홀을 형성했다. 이 구성 대신에, 단일의 콘택트 홀을 형성할 수도 있다.
도 5는 단일의 콘택트 홀을 사용하여 메모리 소자의 한쪽 소스/드레인 영역과, 논리 소자의 한쪽 게이트 전극을 접속하는 구성을 나타낸다. 메모리 소자의 활성 영역(ARM)의 단부와, 논리 소자의 게이트 전극(G1)의 콘택트부에 걸치도록, 그 위의 절연막에 콘택트 홀(16)이 형성되고, 콘택트 홀(16)을 매립하여 접속 단자(CTJ)가 형성된다. 접속 단자(CTJ)는 메모리 소자의 한쪽 소스/드레인 영역, 축적 전극, 논리 소자의 한쪽 게이트 전극(G1)을 전기적으로 접속한다. 그 밖의 점은 도 2의 구성과 동일하다.
도 6은 도 5의 Ⅵ-Ⅵ선에 따른 단면 구성을 나타낸다. 콘택트 홀(16)은 도 3에 나타낸 2 개의 콘택트 홀(16)을 겸용한 것으로, 그 단면적이 넓게 형성되어 있다. 콘택트 홀(16)의 저부(底部)에는 메모리 소자의 한쪽 소스/드레인 영역(8)과 논리 소자의 게이트 전극(G1)이 노출된다. 접속 단자(CTJ)는 콘택트 홀(16)을 매립하여 형성되고, 소스/드레인 영역(8)과 게이트 전극(G1)을 전기적으로 접속한다. 그 밖의 점은 도 3의 구성과 동일하다.
도 7은 접속 단자의 일부에 플러그(plug)를 사용한 구성을 나타낸다. 또한, 실리사이드층을 논리 소자용 MOS 트랜지스터의 소스/드레인 영역에는 형성하나, 게이트 전극 상에는 형성하지 않는 구조로 하고 있다.
도 7에 나타낸 바와 같이, 상술한 실시예와 동일하게, 반도체 기판(1) 상에 필드 절연막(2) 및 게이트 절연막(3)이 형성되어 있다. 게이트 절연막(3) 상에 게이트 전극(5)이 형성된다. 게이트 전극(5)의 상면 및 측면은 질화 실리콘막(11a)으로 덮인다. 기판(1) 상에 질화 실리콘막을 덮도록 산화 실리콘막(11b)이 형성되어 있다. 질화 실리콘막(11a) 및 산화 실리콘막(11b)을 합쳐서 제 1 절연막(11)이라고 부른다.
논리 소자 영역에서, 논리 소자용 트랜지스터의 소스/드레인 영역(7)은 저농도 불순물 영역(7a)과 고농도 불순물 영역(7b)을 구비한 LDD 구조와 그 위에 형성된 실리사이드층(26)을 갖는다. 또한, LDD 구조를 제조하기 위해, 질화 실리콘막(1la)은 게이트 전극(5)의 측벽 상에 사이드 스페이서를 형성하고, 소스/드레인 영역 상으로부터는 제거되어 있다.
게이트 전극 상면에는 미리 게이트 전극과 동일한 형상의 질화 실리콘막을 형성해 둔다. 사이드 스페이서를 형성하기 위한 이방성 에칭에 의해 평탄면 상의 질화 실리콘막이 에칭되어, 소스/드레인 영역이 노출되어도, 게이트 전극 상면에는 질화 실리콘막이 남는다. 즉 게이트 전극의 상면과 측면이 질화 실리콘막으로 덮인 상태를 유지한다. 이 이방성 에칭에 있어서 논리 소자 영역의 절연막(11a)은 에칭되어 메모리 소자 영역의 절연막(1la)보다도 그 두께가 감소하고 있다.
이 상태에서 살리사이드 공정을 행함으로써, 논리 소자용 트랜지스터의 고농도 소스/드레인 영역 상에는 실리사이드층이 형성된다. 게이트 전극(5)은 질화 실리콘막(12a)으로 덮여 있기 때문에, 실리사이드층은 형성되지 않는다. 살리사이드 공정의 후에 질화 실리콘막(11a)을 덮어, 산화 실리콘막(11b)이 실리콘 기판(1) 상에 형성된다.
메모리 소자의 소스/드레인 영역(8) 상에는 제 1 절연막(11)을 관통하여 게이트 전극 측면의 질화 실리콘막을 노출시키는 것과 같은 콘택트 홀이 형성되고, 이 콘택트 홀을 매립하도록, 예를 들어, 다결정 실리콘으로 형성된 도전성 플러그(31, 32)가 형성된다.
제 1 절연막(11) 상에 제 2 절연막(12)이 퇴적되고, 메모리 소자의 한쪽 소스/드레인 영역(8) 상의 플러그(31)와 논리 소자의 하나의 소스/드레인 영역(7)에 이르는 콘택트 홀(13)이 형성된다. 제 2 절연층(12) 표면으로부터 콘택트 홀을 메우는 도전층(l4)이 형성되고, 비트 라인(BL) 및 매치 라인(ML)이 형성된다.
이 배선(14)을 덮어 기판 상에 제 3 절연층(15)이 형성되어 있다. 제 3 절연층(15) 표면으로부터 메모리 소자의 하나의 소스/드레인 영역(8) 상의 플러그(32) 및 논리 소자의 분리된 게이트 전극(G1)에 이르는 콘택트 홀(16)이 형성되고, 이 콘택트 홀(16)을 매립하여 도전 영역(17)이 형성되며, 축적 전극(SN) 및 접속 단자(CTM, CTL)가 형성되어 있다. 축적 전극을 덮어 커패시터 유전체막(18) 및 셀 플레이트 전극(19)이 형성되고, CAM 셀을 형성한다.
이 때, 커패시터의 축적 노드(SN)를 형성하는 도전층(17)은 메모리 소자 영역에서는 플러그(32)의 상면에 도달하는 것이 좋고, 접속 단자를 보다 안정되게 형성할 수 있다. 또한, 콘택트 홀 형성의 에칭에서 플러그(32)의 상면을 점선으로 나타낸 바와 같이 파낼 수도 있다.
플러그를 사용할 경우에도, 도 5의 구성과 동일하게, 1 개의 접속 단자에 의해 메모리 소자의 소스/드레인 영역(8)과 논리 소자의 게이트 전극(G1)을 접속할 수 있다.
도 8은 이 경우의 구성예를 나타낸다. 플러그(31, 32)는 도 7의 실시예와 동일한 구성이다. 플러그(32)의 상면은 에칭 공정에 의해 형성된 단차(段差)를 갖는다. 플러그(32)와 게이트 전극(G1)에 걸친 콘택트 홀이 형성되고, 이 콘택트 홀을 매립하여 접속 단자(CTJ)가 형성되어 있다. 공통의 접속 단자(CTJ)는 축적 전극(17), 플러그(32), 게이트 전극(G1)을 전기적으로 접속한다. 그 밖의 점은 도 7과 동일하다.
도 9a 내지 도 9e는, 도 7 및 도 8에 나타낸 CAM 구조를 제조하기 위한 제조 공정을 도 8의 경우를 예로 들어 나타낸다.
도 9a에 나타낸 바와 같이, 상술한 실시예와 동일하게 실리콘 기판(1)의 표면에 필드 절연막(2) 및 게이트 산화막(3)을 형성한다. 게이트 산화막(3)을 형성한 후, 실리콘 기판 표면 상에 다결정 실리콘층(5) 및 질화 실리콘층(6)의 적층을 퇴적시킨다. 질화 실리콘층(6)의 표면 상에 레지스트 마스크를 형성하고, 다결정 실리콘층(5) 및 질화 실리콘층(6)을 동일 패턴으로 패터닝한다. 그 후, 레지스트 마스크는 제거한다.
도 9b에 나타낸 바와 같이, 메모리 소자 영역 및 논리 소자 영역에 대하여, 레지스트 마스크를 사용하여 별개의 이온 주입을 행한다. 논리 소자 영역에 저농도 소스/드레인 영역(7a), 메모리 소자 영역에 소스/드레인 영역(8)이 형성된다. 그 후, 실리콘 기판 표면 상에 질화 실리콘막(1la)을 퇴적시키고, 메모리 소자 영역을 레지스트 마스크로 덮어, 이방성 에칭을 행한다.
논리 소자 영역에서 소스/드레인 영역(7) 상의 질화 실리콘막(11a)을 제거하고, 게이트 전극(5)의 측벽 상에는 사이드 스페이서를 남긴다. 또한, 질화 실리콘막(11a)은 그 아래의 질화 실리콘막(6)과 일체로 되고, 게이트 전극의 상면 및 측면은 질화 실리콘막으로 덮인 상태로 된다. 도시의 편의상, 이들 질화 실리콘막(6, 1la)을 합쳐서 1la로 나타낸다. 논리 소자 영역과 메모리 소자 영역의 경계에는, 이방성 에칭에 의해 에칭된 만큼 질화 실리콘막(11a)에 단차가 형성되어 있다.
도 9c에 나타낸 바와 같이, 사이드 스페이서가 형성된 논리 소자 영역에 As 등의 n형 불순물을 고농도로 이온 주입한다. CMOS 구조를 제조할 경우에는, 레지스트 마스크를 사용하여, n 채널 M0S 영역 및 p 채널 M0S 영역에 대하여 별개의 이온 주입을 행한다. 그 후, 레지스트 마스크는 제거한다. 이와 같이 하여, 논리 소자 영역에 메모리 소자 영역의 소스/드레인 영역보다 높은 불순물 농도를 갖는 LDD 구조의 소스/드레인 영역이 형성된다. 메모리 소자 영역의 소스/드레인 영역(8)은 저농도 불순물의 상태로 유지되어, 메모리의 유지 특성을 높게 유지한다.
고농도 소스/드레인 영역을 형성한 후, 실리콘 기판(1) 상에 Co막을 스퍼터링에 의해 형성한다. RTA에 의한 열처리를 행하여, Co막과 노출되어 있는 Si 표면 사이에서 살리사이드 반응을 발생시켜, 실리사이드층(26)을 형성한다. 미반응 Co막은 왕수(王水)에 의해 제거한다.
도 9d에 나타낸 바와 같이, 실리콘 기판 표면 상에 다른 절연막(11b)을 형성한다. 예를 들면, 실리콘 질화막과 BPSG막의 적층을 형성하고, 리플로를 행하여 평탄한 표면을 형성한다. 실리콘 질화막 대신에 CVD 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 적층 등의 적층을 사용할 수도 있다. 또한, 리플로 대신에 또는 리플로에 이어서 CMP를 행하여, 평탄화를 행할 수도 있다.
절연층(11b) 상에 레지스트 마스크를 형성하고, 메모리 소자 영역의 소스/드레인 영역(8)을 노출시키는 콘택트 홀을 형성한다. 이 콘택트 홀 형성 공정에 있어서, 게이트 전극을 덮는 질화 실리콘막이 자기정합(self-alignment) 콘택트 공정을 실현한다. 그 후, 레지스트 마스크를 제거하고, P 등의 n형 불순물을 도핑한 다결정 실리콘층을 퇴적시키며, CMP 등에 의해 절연막(11b) 상의 도전층을 제거함으로써, 플러그(31, 32)를 형성한다.
도 9e에 나타낸 바와 같이, 절연막(11b) 상에 실리콘 산화막 등의 절연막(12)을 형성하고, 레지스트 마스크를 사용하여 콘택트 홀(13)을 형성한다. 콘택트 홀(13)을 형성한 절연막(12) 상에 다결정 실리콘층 또는 다결정 실리콘층과 WSi층의 적층 등을 형성하고, 레지스트 마스크를 사용하여 패터닝한다. 이와 같이 하여 배선(14)이 형성된다.
또한, 실리콘 산화막 또는 BPSG층 등의 층간절연막(15)(도 7 및 도 8)을 퇴적시키고, 리플로를 행함으로써 표면을 평탄화한다. 또한, CMP를 행할 수도 있다. 레지스트 마스크를 사용하여 콘택트 홀을 형성한다. 레지스트 마스크의 형상에 따라, 도 7 및 도 8의 구조를 선택적으로 제조할 수 있다.
콘택트 홀을 매립하도록 다결정 실리콘층을 퇴적시킨다. 다결정 실리콘층을 패터닝하여, 축적 전극(SN) 및 접속 단자(CT)(CTM, CTL, CTJ)를 제조한다. 이어서, 커패시터 절연막(18)의 퇴적, 폴리실리콘층(19)의 퇴적, 패터닝에 의해, 축적 커패시터 구조가 제조된다. 필요에 따라, BPSG 등의 절연층 형성, 리플로, CMP, 콘택트 홀 형성, 배선층 형성에 의해, CAM 장치를 완성한다.
또한, CAM의 반복 단위 내의 구성은 도 2b 및 도 5에 나타낸 것에 한정되지 않는다.
도 10은 평면 배치의 변형례를 나타낸다. 도 2b의 구성과 비교하여, 논리 소자의 분리된 게이트 전극(G1)과 데이터 버스 라인(DB)에 접속한 게이트 전극(G2)의 위치가 교환되어 있다. 등가회로는 도 1c에 나타낸 것으로 된다. 워드 라인(WL)이 비트 라인 콘택트를 둘러싸도록 만곡(灣曲)되어 있다. 또한, 메모리 소자의 활성 영역(ARM)이 신호선 GND, BL, ML에 평행한 양단 영역과 그 사이의 경사지게 연장되는 영역을 포함한다. 워드 라인(WL)과 활성 영역(ARM)은 대략 직교하는 것이 바람직하다.
또한, 도 5의 실시예와 동일하게, 활성 영역(ARM)의 한쪽 소스/드레인 영역과 논리 소자의 분리된 게이트 전극(G1)이 단일 콘택트 홀 내에 형성된 접속 단자(CTJ)에 의해 접속되어 있다. 그 밖의 점은 도 2의 실시예와 동일하다.
도 11a 및 도 11b는 다른 변형례를 나타낸다. 도 11a가 평면 배치를 나타내고, 도 11b가 단면 구성을 나타낸다. 도 10의 구성예와 동일하게, 메모리 소자용의 활성 영역(ARM)은 굴곡된 형상을 갖고, 워드 라인(WL)은 비트 라인 콘택트 영역을 둘러싼 영역에서 만곡된 형상을 갖는다. 논리 소자 영역의 분리된 게이트 전극(G1)은 접지 라인(GND)과 비트 라인(BL) 사이의 영역에 배치되어 있다. 데이터 버스 라인(DB)에 접속된 게이트 전극(G2)은 비트 라인(BL)과 매치 라인(ML) 사이의 영역에 배치되어 있다.
게이트 전극(G1)의 콘택트 영역은 메모리 소자용 활성 영역(ARM)의 오른쪽 끝으로부터 도 11a 중의 위쪽으로 멀어지고, 비트 라인(BL)을 넘어 비트 라인(BL)과 접지 라인(GND) 사이의 영역에 배치되어 있다. 메모리 소자용 활성 영역(ARM)의 오른쪽 끝과 분리된 게이트 전극(G1)을 상이한 영역에 배치함으로써, 도면 중의 횡방향 치수를 효과적으로 이용할 수 있게 된다. 분리된 게이트 전극(G1)과 데이터 버스 라인(DB)에 접속한 게이트 전극(G2)의 배치는 도 2의 경우와 동일하다. 등가회로는 도 1a에 나타낸 것으로 된다.
메모리 소자용의 접속 단자(CTM)와 논리 소자용의 접속 단자(CTL)는, 도 11a 및 도 11b에 나타낸 바와 같이, 비트 라인(BL)을 사이에 두어 배치되고, 도 11a 중의 종방향으로 배열되어 있다. 그 밖의 점은 도 2 및 도 10의 구성과 동일하다.
도 12는 또 다른 구성예를 나타낸다. 본 구성예에 있어서는, 메모리 소자용의 활성 영역(ARM) 및 논리 소자용의 활성 영역(ARL)이 모두 횡방향으로 연장된 형상을 가지며, 콘택트용으로 위쪽으로 돌출된 부분을 갖는다.
메모리 소자의 게이트 전극을 겸하는 워드 라인(WL), 논리 소자용의 분리된 게이트 전극(G1), 게이트 전극(G2)을 겸하는 데이터 버스 라인(DB)은 모두 종방향으로 연장된 형상을 갖는다. 워드 라인(WL)은 비트 라인 콘택트 영역을 둘러싼 영역에서 만곡된 형상을 갖는다.
또한, 비트 라인(BL)과 매치 라인(ML)은 게이트 전극 위쪽의 동일 배선층에 의해 횡방향으로 연장되어 형성되며, 위쪽의 도전층에 의해 축적 전극(SN)과 접지 라인(GND)이 형성되어 있다. 메모리 소자의 한쪽 소스/드레인 영역과 논리 소자의 분리된 게이트 전극(G1)은 단일 접속 단자(CTJ)에 의해 접속되어 있다. 또한, 접지 라인(GND)을 횡방향으로 연장시키는 경우를 나타냈으나, 종방향으로 연장시킬 수도 있다. 등가회로는 도 1a에 나타낸 것으로 된다.
도 13은 또 다른 구성을 나타낸다. 본 구성에 있어서는, 메모리 소자 영역의 활성 영역(ARM)은 횡방향으로 연장되고, 콘택트 부분이 위쪽으로 돌출된 형상을 갖는다. 논리 소자 영역의 활성 영역(ARL)은 종방향으로 연장된 형상을 갖는다. 메모리 소자 영역의 워드 라인(WL)은 비트 라인 콘택트 영역에서 비트 라인 콘택트를 둘러싸도록 만곡된 형상을 갖는다.
논리 소자 영역의 게이트 전극은 횡방향으로 연장된다. 데이터 버스 라인(DB)은 게이트 전극 위쪽의 금속배선층에 의해 형성되어 있다. 메모리 소자 영역의 한쪽 소스/드레인 영역과 논리 소자 영역의 분리된 게이트 전극(G1)의 콘택트 영역은, 비트 라인을 사이에 두고 종방향으로 떨어져 배열되어 있다. 등가회로는 도 1c에 나타낸 것으로 된다. 매치 라인(ML)과 접지 라인(GND)은 비트 라인(BL)과 상이한 금속배선층에 의해 형성하고 있다. 이 경우, 콘택트 영역에 데이터 버스 라인(DB)과 동일한 배선층으로 플러그(PM, PG)를 형성하는 것이 좋다. 이 구성에 의해, 논리회로의 배선 저항이 작아져, 고속 동작이 촉진된다.
도 14는 또 다른 구성예를 나타낸다. 본 구성에서는, 메모리 소자의 활성 영역(ARM)과 논리 소자의 활성 영역(ARL) 각각은 도 13의 구성과 동일한 평면 형상을 가지나, 그 상대적 관계가 변화되어 있다. 도면 중의 위쪽에 메모리 소자용 활성 영역(ARM)이 횡방향으로 연장되고, 아래쪽으로 돌출된 콘택트 영역을 갖는다. 워드 라인(WL)은 종방향으로 직선적으로 연장되어 있다.
종방향으로 연장되는 논리 소자용 활성 영역(ARL)을 횡단하도록, 분리된 게이트 전극(G1)과 상층의 데이터 버스 라인(DB)에 콘택트 홀을 통하여 접속된 게이트 전극(G2)이 횡방향으로 연장되어 형성되어 있다.
데이터 버스 라인(DB)은 접지 라인(GND) 및 비트 라인(BL)과 동일한 상층 도전층에 의해 형성되어 있다. 이들 신호선 GND, BL, DB은 횡방향으로 연장되어 배치되어 있다. 매치 라인(ML)은 게이트 전극과 동일한 도전층에 의해 형성되고, 워드 라인(WL)과 평행하게 종방향으로 연장되어 배치되어 있다. 매치 라인(ML)은 신호선 GND, BL, DB과 동일한 도전층에 의해 형성된 접속 단자(CM)에 의해 논리 소자 영역의 한쪽 소스/드레인 영역에 접속되어 있다.
도 13과 비교하면, 데이터 버스 라인(DB)과 매치 라인(ML)의 배치가 교환되어 있다. 축적 전극을 개재시킨 접속 단자(CTM, CTL)의 구성은 도 2b와 동일하다.
도 15는 또 다른 구성을 나타낸다. 메모리 소자용 활성 영역(ARM)의 비트 라인 콘택트 영역이 위쪽으로 돌출되어 형성되고, 접지 라인(GND)의 바로 아래쪽에 비트 라인(BL)이 배치되어 있다. 도 14의 구성과 비교하면, 비트 라인(BL)이 메모리 소자용 활성 영역(ARM)의 위쪽으로 이동된 형태이다. 이것에 따라, 메모리 소자용 활성 영역(ARM)의 콘택트 홀도 위쪽으로 이동하고 있다.
도 16 내지 도 24는 본 발명의 다른 실시예에 의한 CAM 반도체 장치의 제조 공정을 나타낸다.
도 16a 및 도 16b는 반도체 기판 상에 활성 영역을 획정하고, 활성 영역 상에 게이트 산화막을 개재시켜 게이트 전극을 제조한 상태를 나타낸다. 도 16a는 평면도를 나타내고, 도 16b는 단면도를 나타낸다.
도 16b에 나타낸 바와 같이, 반도체 기판(1) 표면 상에 LOCOS 또는 STI에 의해 산화 실리콘 등의 아이솔레이션 절연 영역(2)을 형성한다. 아이솔레이션 절연 영역(2)이 형성되지 않아, 반도체 기판(1)의 표면이 노출되어 있는 영역이 활성 영역으로 된다.
또한, 필요에 따라, 실리콘 기판(1)에는 n형 웰(1n) 및 p형 웰(1p) 등의 웰 구조가 형성되어 있다. 좌우의 p형 웰(1p)이 분리되어 있기 때문에, 논리 트랜지스터의 동작 시에 발생하는 핫 일렉트론(hot electron)이 DRAM 셀까지 도달하지 않아, 유지 특성이 우수하다. 다만, 양 p형 웰을 동일한 웰로 함으로써, 유지 특성은 악화되나, 치수를 축소시켜 전체적으로 셀 면적을 축소시킬 수도 있다.
또한, 이하의 도면에서는 간략화를 위해 웰 구조를 생략하여 나타낸다. 실리콘 기판(1)의 활성 영역 표면에 실리콘 산화막 등의 게이트 절연막을 형성한 후, 다결정 실리콘층을 퇴적시키고, 패터닝함으로써 게이트 전극(5)(신호선을 포함한다)을 형성한다.
게이트 전극 제작 후, 필요에 따라 레지스트 마스크를 사용하여, 활성 영역에 불순물을 이온 주입한다. 메모리 소자용 트랜지스터의 소스/드레인 영역과 논 리 소자용 트랜지스터의 저농도 소스/드레인 영역이 형성된다.
도 16a의 평면도에서, 중앙 부분에 종방향으로 연장되는 논리 소자용 활성 영역(ARL)이 형성되고, 그 양측에 횡방향으로 긴 메모리 소자용 활성 영역(ARM)이 형성되어 있다. 논리 소자용 활성 영역(ARL) 상에는 횡방향으로 활성 영역을 횡단하는 게이트 전극(5)이 형성되어 있고, 메모리 소자용 활성 영역(ARM) 상에는 종방향으로 활성 영역을 횡단하며, 아이솔레이션 절연 영역 상을 배선층으로 하여 연장되는 게이트 전극이 형성되어 있다. 또한 도면에는 4 개의 반복 단위(U1l, U12, U21, U22)가 도시되어 있다. 반복 단위(U11, U21)와 반복 단위(U12, U22)는 좌우 대칭 구성이고, 반복 단위(U11, U12)와 반복 단위(U21, U22)는 상하 대칭 구성이다.
도 17의 a, b, c는 게이트 전극을 덮어 실리콘 기판(1) 상에 산화 실리콘 등의 절연막을 형성하고, 그 일부를 제거한 후에 살리사이드 반응을 행하는 공정을 나타낸다.
도 17a에 나타낸 바와 같이, 게이트 전극을 덮어 실리콘 기판 전면 상에 산화 실리콘막(11)을 퇴적시킨다. 이 실리콘 산화막(11) 상에 포토레지스트 등의 마스크(Ml)를 제조한다. 마스크(M1)는 메모리 소자 영역을 덮고, 논리 소자 영역을 노출시킨다. 이 상태에서, 실리콘 산화막(11)의 이방성 에칭을 행한다. 마스크(M1)로 덮인 영역에서는 실리콘 산화막(11)이 그대로 남는다. 마스크(M1)의 개구로부터 노출되어 있는 논리 소자 영역에서는 평탄면 상의 실리콘 산화막(11)이 제거되고, 게이트 전극의 측벽 상에만 측벽 스페이서(11a)가 남는다.
도 17c는 게이트 전극(5) 측벽 상에 형성된 측벽 스페이서(11a)를 나타내고 있다.
측벽 스페이서(11a)를 형성한 후, 논리 소자 영역의 트랜지스터에 대하여 고농도의 소스/드레인 영역을 형성하기 위한 이온 주입을 행한다. 논리 소자 영역의 트랜지스터는 LDD 구조의 트랜지스터로 된다. 그 후, 마스크(M1)는 제거한다.
CM0S 반도체 장치를 형성할 경우는, 사이드 스페이서를 형성한 후, 마스크(M1)는 제거한다. 다음으로, 포토레지스트를 도포하여, 논리 소자 영역의 NMOS부를 개구하는 포토레지스트 패턴을 형성한다. n형 불순물을 고농도로 이온 주입하여, n+형 소스/드레인 영역을 형성한다. 다음으로, 이 포토레지스트 패턴을 제거하고, 새롭게 포토레지스트를 도포하여, PM0S부를 개구하는 포토레지스트 패턴을 형성한다. BF2 이온을 고농도로 이온 주입함으로써, p+형 소스/드레인 영역을 형성한다. 그 후, 포토레지스트 패턴은 제거한다.
그 후, 실리콘 기판 전면 상에 Co막을 스퍼터링에 의해 형성한다. Co막을 형성한 후, RTA 등에 의해 열처리를 행하여, Co막과 하지 실리콘 표면의 실리사이드 반응을 발생시킨다. 이와 같이 하여, 게이트 전극(5) 표면에 실리사이드막(25)이 형성된다. 또한, 도 17a에 나타낸 논리 소자용 활성 영역(ARL)의 표면에도 실리사이드막이 형성된다.
또한, 측벽 스페이서를 형성하기 위한 막으로서, 산화막 대신에 질화막을 사 용할 수도 있다.
도 18b에 나타낸 바와 같이, 실리콘 산화막(11) 및 실리사이드층(25)을 덮도록 기판(1) 전면 상에 BPSG 등의 절연막(12)을 층간절연막으로서 형성한다. 이 절연막(12) 표면 상에 레지스트층을 도포하고, 콘택트 홀을 형성하기 위한 개구를 갖는 마스크(M2)를 제조한다.
도 18a는 마스크(M)의 개구 부분을 나타내는 평면도이다. 마스크(M2)는 메모리 소자 영역의 비트 라인 콘택트부에 개구(13a)를 갖는다.
도 18c는 마스크(M2)를 사용하여, 절연막(12)에 개구(13)를 형성한 상태를 나타낸다.
또한, 절연막(12)을 성막한 후, 리플로 및 CMP 등에 의해 표면을 평탄화하는 것이 바람직하다.
도 19b에 나타낸 바와 같이, 개구(13)를 매립하도록 절연막(l2) 상에 다결정 실리콘층과 WSi층의 적층 등에 의한 도전층을 형성하고, 패터닝을 행하여 비트 라인(BL) 등을 구성하는 배선층(14)을 형성한다. 비트 라인은 직렬 접속된 논리 트랜지스터의 접속 노드 상에 연장된다. 따라서 나중에 형성되는 논리 소자의 소스/드레인 콘택트 홀과의 거리를 충분히 넓게 확보할 수 있다. 이 점은 ML 및 DB 등의 배선을 Al 등의 저(低)저항 금속배선으로 형성하여, 고속 동작을 실현하기 위해 중요한 것이다.
도 19a는 형성된 비트 라인(14a, 14b)의 평면 패턴을 나타낸다. 도 19b 및 도 19c에 나타낸 바와 같이, 비트 라인(14)을 형성한 후, 비트 라인(14)을 덮어 절 연막(12) 상에 다른 층간절연막으로 되는 절연막(15)을 퇴적시킨다. 절연막(15) 상에 포토레지스트 등의 마스크를 형성하고, 커패시터의 콘택트 홀(16)을 에칭한다.
도 19c에 나타낸 바와 같이, 메모리 셀 트랜지스터의 소스/드레인에 이르는 콘택트 홀(16a)과, 논리 소자의 게이트 전극에 이르는 콘택트 홀(16b)이 비트 라인(14)을 사이에 두고 대향하는 위치에 형성되어 있다. 이 비트 라인을 사이에 두고 콘택트 홀이 형성되는 구성에 의해, 횡방향의 셀 사이즈가 축소된다. 또한, 절연막(15) 성막 후에도, 리플로 및 CMP 등에 의해 평탄화를 행하는 것이 바람직하다.
도 20b에 나타낸 바와 같이, 콘택트 홀(16a, 16b)을 매립하도록 다결정 실리콘 등의 도전막을 퇴적시키고, 패터닝하여 축적 용량 전극(17)을 제조한다.
도 20a에 나타낸 바와 같이, 축적 용량 전극(17)은 메모리 셀 트랜지스터의 주요부를 덮고, 사각형의 형상을 갖는다. 또한, 필러(pillar)형의 축적 용량 전극을 나타냈으나, 실린더형과 같은 다른 형상을 채용할 수도 있다. 또한, 표면에 반구(半球) 형상의 돌기를 다수 형성하여, 표면적을 증대시킬 수도 있다.
도 21b에 나타낸 바와 같이, 축적 용량 전극(17)을 덮어 커패시터 유전체막을 형성한 후, 셀 플레이트 전극으로 되는 도전층을 형성하고, 패터닝하여 셀 플레이트 전극(19)을 형성한다.
도 21a에 나타낸 바와 같이, 셀 플레이트 전극(19)은 대략 메모리 소자 영역의 전면을 덮는다. 또한, 셀 플레이트 전극(19)은 도시의 영역 외측으로도 연장되 고, 동일 전위(예를 들어, Vcc/2 전위)로 유지된다.
도 22에 나타낸 바와 같이, 셀 플레이트 전극(19)을 덮어 실리콘 기판 전면 상에 층간절연막으로 되는 절연막(40)을 형성하고, 레지스트 마스크 등을 사용하여 콘택트 홀(41, 42)을 개구한다.
도 23에 나타낸 바와 같이, 콘택트 홀을 매립하도록 금속배선층을 실리콘 기판 상에 형성하고, 패터닝을 행하여 데이터 버스 라인(44a, 44b) 및 논리 소자 트랜지스터의 소스/드레인 영역의 인출 전극(45, 46, 47)을 형성한다. 여기서, 전극(45, 47)은 좌우에 인접하는 전극이 근접하는 방향으로, 전극(46)은 좌우에 인접하는 전극이 멀어지는 방향으로 연장되도록 배치되어 있다.
이 배치에 의해, 매치 라인(ML)과 접지 라인(GND)을 동일 배선층에 의해 동일 방향으로 배선할 수 있다. 또한, 데이터 버스 라인(DB)을 1층째(하층) 배선으로 형성하고, 매치 라인(ML)과 접지 배선(GND)을 2층째(상층) 배선으로 형성함으로써, 콘택트 홀(41, 42)의 배치를 단순화할 수 있어, 논리회로부의 면적 축소를 실현하고 있다.
도 22의 콘택트 홀 배치를 보면 알 수 있듯이, 콘택트 홀(4l)의 양측에 콘택트 홀(42)이 배치되어, 이들 배선을 어떻게 형성하는지가 셀의 면적을 결정한다. 상기 구성은 이러한 관점으로부터 최적의 것이다.
또한, 셀 플레이트용 콘택트 홀 및 워드 라인 인출용 콘택트 홀도 형성해 두고, 셀 플레이트 전극 콘택트용 전원 배선(44c)과 워드 라인(WL) 인출용 스택(stack) 전극(44d)을 동시에 형성하는 것이 바람직하다. 예를 들면, 도면에 나타낸 바와 같이 셀 블록의 상하 단부에서 셀 플레이트에 콘택트하는 전원 배선(44c)을 설치한다. 또한, 셀 블록 사이에서 워드 라인에 콘택트하는 스택 전극(44d)을 설치한다. 또한, 셀 플레이트에 콘택트하는 전원 배선은 비트 라인과 동일 배선층에 의해 형성할 수도 있다.
그 후, 전면 상에 층간절연막으로 되는 절연막(48)을 성막한다. 절연막(48)은 리플로 및 CMP 등에 의해 표면을 평탄화하는 것이 바람직하다. 절연막(48) 상에 포토레지스트 패턴을 형성하고, 콘택트 홀(49)을 형성한다.
도 24a에 나타낸 바와 같이, 콘택트 홀을 매립하도록 상층 금속배선층을 형성하고, 패터닝함으로써 종방향으로 연장되는 배선(51a, 51b)(합쳐서 51이라고 부른다) 및 배선(52a, 52b)(합쳐서 52라고 부른다)을 형성한다. 배선(51a, 51b)은, 예를 들어, 접지 배선이고, 배선(52a, 52b)은, 예를 들어, 매치 라인이다. 동시에 워드 라인을 하층 스택 전극(44d)을 개재시켜 보완하는 워드 라인 백킹(backing) 배선(53a, 53b)을 형성한다. 워드 라인은 도면 중의 종방향으로 연장되는 다결정 실리콘 또는 폴리사이드의 배선이며, 비교적 저항이 높다. 예를 들면, 각 셀 블록 사이에서 백킹 금속배선에 접속함으로써, 저항값을 대폭으로 낮출 수 있다.
도 24b는 게이트 전극(워드 라인)보다도 위의 레벨에 형성되는 배선의 평면 배치를 나타낸다. 먼저, 비트 라인(BL)(14a, 14b)이 도면 중의 수평방향으로 형성되고, 그 위에 비트 라인(BL)과 겹치도록 금속배선층에 의해 형성된 데이터 버스 라인(44a, 44b)(및 셀 플레이트용 전원 배선(44c))이 수평방향으로 연장되어 형성되어 있다. 최상층에는 비트 라인(BL) 및 데이터 버스 라인(DB)과 대략 직교하는 방향으로 매치 라인(ML) 및 접지 라인(GND)(및 워드 라인 백킹 배선)이 형성되어 있다.
논리 소자 영역은 금속배선층에 의해 형성된 매치 라인(ML), 데이터 버스 라인(DB), 접지 라인(GND)에 접속되기 때문에, 고속 동작이 용이하다.
이상, DRAM 2 개 및 n 채널 트랜지스터 4 개로 1 개의 CAM 셀을 형성하는 실시예를 설명했으나, DRAM 셀의 수를 줄일 수도 있다.
도 25a는 본 발명의 다른 실시예에 의한 CAM 셀의 등가회로도이다.
메모리 셀용 트랜지스터(MM)와 커패시터(C)에 의해 메모리 셀(MC)이 구성된다. 매치 라인(ML)과 접지 라인(GND) 사이에는 2세트의 직렬 접속 트랜지스터가 접속되어 있다. 각 직렬 접속 트랜지스터는 p 채널 트랜지스터(MP1, MP2)와 n 채널 트랜지스터(MN1, MN2)의 직렬 접속으로 구성되어 있다. 데이터 버스 라인(DB)은 p 채널 트랜지스터(MP1)와 n 채널 트랜지스터(MN2)의 게이트 전극에 접속된다.
메모리 셀의 축적 전극은 p 채널 트랜지스터(MP2)와 n 채널 트랜지스터(MN1)의 게이트 전극에 접속되어 있다. 즉, 각 직렬 접속 트랜지스터는 CMOS 트랜지스터로 구성되어, 그 한쪽이 데이터 버스 라인(DB)의 전위에 의해 제어되고, 다른 쪽이 커패시터(C)의 축적 전위에 의해 제어된다. 비트 라인(BL)은 메모리 셀의 트랜지스터(MM)의 다른 쪽 소스/드레인 영역에 접속된다.
도 1a의 CAM 셀에서는 메모리 셀(MC)이 2 개의 DRAM 셀로 구성되는 것에 대하여, 도 25a에서는 1 개의 DRAM 셀로 구성되어 있다. 또한, 도 1a에서는 각각 2 개의 데이터 버스 라인과 비트 라인을 사용하고 있으나, 도 25a에서는 각각 1 개의 데이터 버스 라인(DB)과 비트 라인(BL)을 사용하고 있다.
도 25b는 도 25a의 CAM 셀의 논리 동작을 나타내는 표이다. DRAM의 난(欄)은 커패시터(C)의 축적 전극 전위를 나타내고, H가 고전위, L이 저전위이다. DB의 난은 데이터 버스 라인(DB)의 전위를 나타내고, H가 고전위, L이 저전위를 나타낸다. PMOS의 난은 p 채널 트랜지스터(MP1/MP2)의 온/오프 상태를 나타낸다. NMOS의 난은 n 채널 트랜지스터(MN1/MN2)의 온/오프 상태를 나타낸다. ML의 난은 고전위로 미리 충전된 매치 라인(ML)이 논리 동작의 후에 고전위를 유지하고 있는지, 저전위로 방전되고 있는지를 나타낸다.
예를 들면, DRAM이 고전위(H)일 때, n 채널 트랜지스터(MN1)는 온이고, p 채널 트랜지스터(MP2)는 오프이다. 데이터 버스 라인(DB)이 고전위(H)일 때, p 채널 트랜지스터(MP1)는 오프이고, n 채널 트랜지스터(MN2)는 온으로 된다. 따라서, DRAM 및 DB이 모두 하이(H)일 때, 각 직렬 접속 트랜지스터는 어느 한쪽의 트랜지스터가 오프로 되고, 매치 라인(ML)은 H로 유지된다.
DRAM이 L일 경우, n 채널(MN1)이 오프로 되고, p 채널 트랜지스터(MP2)가 온으로 된다. 따라서, p 채널 트랜지스터(MP2)와 n 채널 트랜지스터(MN2)의 직렬 접속이 온으로 되고, 매치 라인(ML)은 방전되어 L로 된다.
DRAM은 H로 유지하고, DB을 L로 한 경우는, p 채널 트랜지스터(MP1)가 온으로 되고, n 채널 트랜지스터(MN2)가 오프로 된다. 따라서, 다른 쪽 직렬 트랜지스터(MP1, MN1)가 모두 온으로 되고, 매치 라인(ML)은 방전되어 L로 된다.
DRAM이 L, DB도 L일 경우는, DRAM이 H, DB가 H인 경우의 반대 상태로 되고, n 채널 트랜지스터(MN1, MN2)가 모두 오프로 되기 때문에, 매치 라인(ML)은 방전되지 않고 H로 유지된다.
이와 같이, 도 25a의 CAM 셀도 도 1a에 나타낸 CAM 셀과 동일한 논리 동작을 행한다. 이하, 도 25a에 나타낸 CAM 셀을 제작하기 위한 제조 공정을 도 26 내지 도 29를 참조하여 설명한다.
도 26a에 나타낸 바와 같이, 실리콘 기판(1) 표면 상에 활성 영역(ARL1, ARL2, ARM)을 획정하는 아이솔레이션 절연막(2)을 LOCOS 또는 STI에 의해 제조한다. 활성 영역(ARL1)은 논리 소자용의 n형 웰이고, p 채널 트랜지스터를 형성하는 영역이다. 활성 영역(ARL2)은 논리 소자용의 p형 웰이고, n 채널 트랜지스터를 형성하기 위한 영역이다. 활성 영역(ARM)은 메모리 소자용 트랜지스터를 형성하기 위한 p형 웰이다. 활성 영역 표면 상에 게이트 산화막을 형성한 후, 폴리실리콘층을 퇴적시키고, 패터닝함으로써 각 트랜지스터의 게이트 전극을 형성한다. 논리 소자용 영역에서는 게이트 전극(G1, G2)이 형성된다. 각 게이트 전극(G1, G2)은 각각 n형 활성 영역(ARL1)을 횡단하는 부분과 p형 활성 영역(ARL2)을 횡단하는 부분을 갖는다. 메모리 소자용 영역에서는 게이트 전극을 겸하는 워드 라인(WL)이 횡방향으로 p형 활성 영역(ARM)을 횡단하고 있다.
게이트 전극을 덮는 층간절연막을 형성한 후, 제 2 층의 다결정 실리콘층에 의해 비트 라인(BL) 및 논리 소자의 게이트 전극(G1)과 메모리용 트랜지스터의 한쪽 소스/드레인 영역을 접속하는 접속 단자(CT1)가 형성된다. 제 2 층 다결정 실리콘층을 덮어 제 2 층간절연막이 형성되며, 제 3 층 다결정 실리콘층에 의해 메모리 소자의 축적 전극(SN)이 형성된다. 이들 3층의 다결정 실리콘층에 의해 하층 배선층이 형성된다.
도 26b는 도 26a에서의 1점쇄선 U-U에 따른 단면 구성을 나타낸다. 실리콘 기판(1)의 표면 부분에는 깊은 n+형 매립층(W1)이 형성되고, 그 위에 n형 웰(W2)이 형성되어 있다. n형 웰(W2)의 일부 영역에 p형 웰(W3)이 형성되어 있다. 또한, p 채널 트랜지스터를 형성해야 하는 영역에는 p형 웰(W3) 대신에 n형 웰이 형성된다. 실리콘 기판(1) 표면 부분에는 STI에 의해 형성된 아이솔레이션 절연막(2)이 배치되고, 아이솔레이션 절연막(2)에 의해 획정된 활성 영역 표면에는 게이트 산화막(3)이 형성되어 있다.
게이트 산화막(3) 상에 게이트 전극으로 되는 다결정 실리콘층(5)이 형성되고, 이 다결정 실리콘층(5)의 양측에는 n형 불순물의 이온 주입에 의해 형성된 소스/드레인 영역(8)이 형성되어 있다. 또한, 논리 소자용 영역에서는 각 게이트 전극의 양측에 각각의 도전형에 맞춘 소스/드레인 영역이 형성된다. 게이트 전극을 덮어 제 1 층간절연막(11)이 형성되어 있다. 또한, 층간절연막(11)은 2층의 절연층으로 형성된다. 논리 소자용 영역에서는 하층 절연층이 이방성 에칭을 받아, 게이트 전극 양측에 측벽 스페이서를 형성한다. 측벽 스페이서를 형성한 후, 이온 주입을 행하여, 고농도 소스/드레인 영역이 형성된다.
제 1 층간절연막(11)에 콘택트 홀(13)이 형성되고, 콘택트 홀(13)을 매립하도록 다결정 실리콘층이 퇴적된다. 이 다결정 실리콘층을 패터닝하여, 접속 단자(CT1) 및 비트 라인(BL)을 구성하는 다결정 실리콘 배선(14)이 형성된다.
다결정 실리콘 배선(14)을 덮어 제 2 층간절연막(15)이 형성된다. 제 2 층간절연막 표면으로부터 메모리 소자용 트랜지스터의 한쪽 소스/드레인 영역에 이르는 콘택트 홀(16)이 형성되고, 이 콘택트 홀(16)을 매립하도록 다결정 실리콘층이 퇴적된다. 이 다결정 실리콘층을 패터닝하여, 메모리 소자용 축적 전극(17)이 형성되어 있다.
또한, 접속 단자(CT1)가 게이트 전극(5)(Gl)과 소스/드레인 영역(8)을 접속하고, 커패시터의 축적 전극(17)이 아래쪽으로 연장되어 소스/드레인 영역(8)과 접하는 경우를 설명했으나, 상술한 실시예와 동일하게 1 개 또는 2 개의 접속 단자로 축적 전극과 게이트 전극(5)(G), 소스/드레인 영역(8)을 접속할 수도 있다.
도 27에 나타낸 바와 같이, 축적 전극을 덮어 제 2 층간절연막(15) 상에 제 3 층간절연막이 형성되고, 그 위에 제 1 금속배선이 형성된다. 제 1 금속배선은 데이터 버스 라인(DB), p 채널 트랜지스터와 n 채널 트랜지스터를 접속하는 상호 접속 배선(CT2, CT3), 상층 배선층에 접속하기 위한 플러그(PG1, PG2), 및 메모리 소자 영역에서의 백킹 워드 라인(WLB)을 포함한다. 제 1 금속배선을 형성한 후, 제 4 층간절연막이 형성되고, 그 위에 제 2 금속배선이 형성된다. 제 2 금속배선은 도면 중의 종방향으로 연장되는 접지 라인(GND) 및 매치 라인(ML)을 포함한다.
도 28은 도 27의 X-X선에 따른 단면 구조를 나타낸다. 논리 소자용 활성 영역(ARL2)은 p웰(W4)로 형성되어 있다. 다결정 실리콘의 게이트 전극(5) 상면에는 실리사이드층(25)이 형성되어 있다. 게이트 전극(5)의 양측에는 저농도 소스/드레 인 영역(7a)과 고농도 소스/드레인 영역(7b)을 갖는 LDD 구조가 형성되고, 그 표면에는 실리사이드층(26)이 형성되어 있다. 제 1 층간절연막(11)은 게이트 전극 측벽 상의 측벽 스페이서(11a)와 그 위의 절연층(11b)을 포함한다.
제 1 층간절연막(11) 상에 제 2 층간절연막(15)이 형성되고, 메모리 소자용 커패시터가 형성된 후에 제 3 층간절연막(21)이 형성되어 있다. 제 3 층간절연막(21)에 콘택트 홀이 형성된 후, 제 1 금속배선(22)이 형성된다. 도면의 구성에 있어서 제 1 금속배선(22)은 상호 접속 배선(CT1, CT2) 및 플러그(PG2)를 포함한다.
제 1 금속배선(22) 상에 제 4 층간절연막(23)이 형성되고, 콘택트 홀을 형성한 후에 제 2 금속배선층(24)이 형성되어 있다. 접지용 금속배선(24)은 플러그(PG2)에 접속되어 있다. 또한, 도시한 장소 이외에서 매치 라인(ML)도 플러그(PG1)에 접속되어 있다.
도 29는 도 27에서의 Y-Y선에 따른 단면 구조를 나타낸다. 논리 소자용 활성 영역(ARL1)은 n형 웰(W2)로 형성되고, 논리 소자용 활성 영역(ARL2)은 n형 웰(W2) 중에 형성된 p형 웰(W3)에 의해 형성되어 있다. n형 웰(W2) 상에 형성되는 게이트 전극은 p형 불순물이 다량으로 도핑된 p형 다결정 실리콘으로 형성되고, p형 웰(W3) 상에 형성된 논리 소자용 게이트 전극(5)은 n형 불순물이 다량으로 도핑된 n형 다결정 실리콘으로 형성된다. 이들 실리콘층(5)의 표면에는 실리사이드층(25)이 형성되어 있다.
메모리 소자 영역에서는 도 26b의 구조상에 커패시터 유전체막(18) 및 셀 플 레이트 전극(19)이 형성되고, 축적 전극(17)과 함께 메모리 소자용 커패시터를 형성하고 있다. 커패시터를 덮도록 제 3 층간절연막(21)이 형성되고, 게이트 전극(G2)에 이르는 콘택트 홀이 형성되어 있다. 제 3 층간절연막(21) 상에 제 1 금속배선(22)이 형성되어 있다.
제 1 금속배선(22)은 게이트 전극(G2)에 이르는 데이터 버스 라인(DB) 및 백킹 워드 라인(WLB)을 포함한다. 제 1 금속배선(22)을 덮도록 제 4 층간절연막(23)이 형성되고, 도 28에 나타낸 바와 같이 제 2 금속배선이 형성된다. 또한, 필요에 따라 층간절연막 및 상층 배선층이 형성되어, 반도체 장치가 완성된다.
본 구성의 CAM 셀도 논리 소자를 구성하는 트랜지스터는 금속으로 형성된 데이터 버스 라인(DB), 매치 라인(ML), 접지 라인(GND) 및 금속의 상호 접속선으로 구동되기 때문에, 고속 동작이 용이하다. 게이트 전극 상의 실리사이드층 및 소스/드레인 영역 상의 실리사이드층도 고속 동작을 촉진시킨다.
또한, 주변회로 구성 등에 따라, 다양한 배치를 채용하는 것이 가능하다. 이상 실시예에 따라 본 발명을 설명했으나, 본 발명이 이들에 제한되는 것은 아니다. 예를 들면, 다양한 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
본 발명에 대해서 이하를 개시한다.
[부기 1] 반도체 기판과, 상기 반도체 기판 상에 형성되어 메모리 소자와 논리 소자를 형성하고, 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가 상기 반도체 기판의 표면에 형성되어 제 1 및 제 2 활성 영역을 획정(劃定)하는 아이솔레이션(isolation) 절연 영역과, 상기 제 1 활성 영역 상을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한 쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와, 상기 제 1 게이트 전극에 접속된 워드 라인과, 상기 한 쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과, 상기 제 2 활성 영역 상을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극 사이에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측에 형성된 한 쌍의 제 2 소스/드레인 영역과, 상기 접속 노드 및 상기 한 쌍의 제 2 소스/드레인 영역 상에 형성된 실리사이드 전극을 포함하는 직렬 접속 트랜지스터와, 상기 한 쌍의 제 2 소스/드레인 영역의 한쪽 상의 실리사이드 전극에 접속된 제 1 신호선과, 상기 한 쌍의 제 2 소스/드레인 영역의 다른 쪽 상의 실리사이드 전극에 접속된 제 2 신호선과, 상기 제 2 게이트 전극에 접속된 제 3 신호선과, 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽을 포함하는 영역에 형성된 축적 전극과, 상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 상에 형성된 대향 전극과, 상기 축적 전극의 아래쪽에 형성되어 상기 축적 전극과 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와, 상기 축적 전극의 아래쪽에 형성되어 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 갖는 반도체 장치.
[부기 2] 상기 제 1 및 제 2 도전성 접속 부재가 일체화된 도전성 접속 부재인 부기 1에 기재된 반도체 장치.
[부기 3] 상기 비트 라인은 상기 제 1 및 제 2 도전성 접속 부재 사이에 배치되어 있는 부기 1에 기재된 반도체 장치.
[부기 4] 상기 제 2 활성 영역에 형성된 접속 노드 및 한 쌍의 제 2 소스/드레인 영역의 불순물 농도는, 상기 제 1 활성 영역에 형성된 한 쌍의 제 1 소스/드레인 영역의 불순물 농도보다도 고농도인 부기 1 내지 3 중의 어느 하나에 기재된 반도체 장치.
[부기 5] 상기 제 1 접속 부재는, 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽 상에 형성된 도전성 플러그와 상기 도전성 플러그 상에 형성되고, 상기 축적 전극과 동일한 재료로 형성된 제 1 축적 전극 연장부를 포함하는 부기 1 내지 4 중의 어느 하나에 기재된 반도체 장치.
[부기 6] 상기 도전성 플러그는, 상기 제 1 축적 전극 연장부 아래쪽에서 파내진 단차 형상을 갖는 부기 5에 기재된 반도체 장치.
[부기 7] 상기 제 2 접속 부재는, 상기 축적 전극과 동일 재료로 형성된 제 2 축적 전극 연장부를 포함하는 부기 1 내지 5 중의 어느 하나에 기재된 반도체 장치.
[부기 8] 또한, 상기 복수의 단위 구조 외측의 영역에 형성된 상기 비트 라인을 구동하는 비트 라인 드라이버, 상기 워드 라인을 구동하는 워드 라인 드라이버, 상기 제 1 신호선의 전위에 대하여 상기 제 2 신호선을 미리 충전하고, 미리 충전 후의 전압을 검출하는 매치 라인 드라이버, 상기 제 3 신호선을 구동하는 데이터 버스 드라이버를 갖는 부기 1 내지 7 중의 어느 하나에 기재된 반도체 장치.
[부기 9] 상기 제 3 게이트 전극은, 상기 제 2 활성 영역 상에 게이트 절연막을 개재시켜 형성된 진성(眞性) 게이트 전극부와 상기 아이솔레이션 절연 영역 상에 형성되어 확대된 폭을 갖는 콘택트부를 가지며, 상기 제 2 도전성 접속 부재는 상기 콘택트부에 접촉하는 부기 1 내지 8 중의 어느 하나에 기재된 반도체 장치.
[부기 10] 상기 제 3 게이트 전극은, 직선 상에 연장되고, 상기 제 1 활성 영역은 상기 콘택트부에 근접하여 동일 직선 상에 연장되는 부기 9에 기재된 반도체 장치.
[부기 11] 상기 워드 라인, 상기 비트 라인, 상기 제 1, 제 2, 제 3 신호선 중의 2 개의 제 1 세트는 전체적으로 서로 평행하게 배치되고, 나머지 3 개 중의 적어도 2 개의 제 2 세트는 전체적으로 서로 평행하게, 또한, 상기 제 1 세트와 교차하여 배치되어 있는 부기 1 내지 10 중의 어느 하나에 기재된 반도체 장치.
[부기 12] 상기 제 1 세트는 제 1 도전층에 의해 형성되고, 상기 제 2 세트는 제 1 도전층과 상이한 레벨의 제 2 도전층에 의해 형성되어 있는 부기 11에 기재된 반도체 장치.
[부기 13] 상기 축적 전극은, 상기 제 1 및 제 2 도전층과 상이한 레벨의 제 3 도전층에 의해 형성되어 있는 부기 12에 기재된 반도체 장치.
[부기 14] 반도체 기판과, 상기 반도체 기판 상에 형성되어 메모리 소자와 논리 소자를 형성하고, 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가 상기 반도체 기판의 표면에 형성되어 제 1 및 제 2 활성 영역을 획정하는 아이솔레이션 절연 영역과, 상기 제 1 활성 영역 상을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한 쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와, 상기 제 1 게이트 전극에 접속된 워드 라인과, 상기 한 쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과, 상기 제 2 활성 영역 상을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극 사이에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측에 형성된 한 쌍의 제 2 소스/드레인 영역을 포함하는 직렬 접속 트랜지스터와, 상기 한 쌍의 제 2 소스/드레인 영역의 한쪽에 접속되어 제 1 종의 금속배선에 의해 형성된 제 1 신호선과, 상기 한 쌍의 제 2 소스/드레인 영역의 다른 쪽에 접속되어 상기 제 1 신호선과 동일 층의 제 1 종 금속배선에 의해 형성된 제 2 신호선과, 상기 제 2 게이트 전극에 접속되어 상기 제 1 종 금속배선과는 상이한 제 2 종 금속배선에 의해 형성된 제 3 신호선과, 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽을 포함하는 영역에 형성된 축적 전극과, 상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 상에 형성된 대향 전극과, 상기 축적 전극의 아래쪽에 형성되어 상기 축적 전극과 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와, 상기 축적 전극의 아래쪽에 형성되어 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 갖는 반도체 장치.
[부기 15] 상기 직렬 접속 트랜지스터는, 상기 접속 노드 및 상기 한 쌍의 제 2 소스/드레인 영역 상에 형성된 실리사이드 전극을 포함하는 부기 14에 기재된 반도체 장치.
[부기 16] 상기 비트 라인은 상기 제 2 종 금속배선보다 하층의 제 3 종 배선에 의해 형성되어 있는 부기 14에 기재된 반도체 장치.
[부기 17] 상기 비트 라인과 상기 제 3 신호선은 평면으로부터 보았을 때에 상부 중첩을 가져 배치되어 있는 부기 16에 기재된 반도체 장치.
[부기 18] 반도체 기판 상에 형성되어 메모리 소자와 논리 소자를 포함하는 동일 또는 대칭적인 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가 제 1 활성 영역에 형성되어 제 1 트랜지스터와 축적 전극을 구비한 커패시터를 갖는 DRAM 셀과, 제 2 활성 영역에 형성되어 제 2 및 제 3 게이트 전극과 실리사이드화된 소스/드레인 전극을 구비한 제 2 및 제 3 직렬 접속 트랜지스터를 갖는 논리 소자와, DRAM 커패시터의 축적 전극의 아래쪽에 형성되어 축적 전극과 제 3 게이트 전극을 접속하는 도전성 접속 부재를 갖는 반도체 장치.
[부기 19] 입력 신호가 인가되는 데이터 버스 라인과, 미리 충전되는 매치 라인과, 접속선과, 절연 게이트형 트랜지스터와 커패시터를 갖는 메모리 셀과, 각각이 상기 매치 라인과 상기 접지 라인 사이에 접속되고, p 채널 트랜지스터와 n 채널 트랜지스터의 직렬 접속을 포함하는 제 1 및 제 2 직렬 접속을 가지며, 제 1 직렬 접속의 n 채널 트랜지스터의 게이트 전극과 제 2 직렬 접속의 p 채널 트랜지스터의 게이트 전극이 상기 커패시터의 축적 전극에 접속되고, 제 1 직렬 접속의 p 채널 트랜지스터의 게이트 전극과 제 2 직렬 접속의 n 채널 트랜지스터의 게이트 전극이 상기 데이터 버스 라인에 접속된 논리 셀을 갖는 CAM 셀을 포함하는 반도체 장치.
[부기 20] 상기 데이터 버스 라인, 상기 매치 라인, 상기 접지 라인이 금속배선에 의해 형성되어 있는 부기 19에 기재된 반도체 장치.
[부기 21] 상기 제 1 및 제 2 직렬 접속이 n 채널 트랜지스터와 p 채널 트랜지스터를 접속하는 금속배선을 포함하는 부기 20에 기재된 반도체 장치.
상술한 바와 같이, 본 발명에 의하면 효율적인 구성을 갖는 메모리 소자와 논리 소자를 포함하는 기본 단위를 복수개 포함하는 반도체 장치가 제공된다.
또한 CAM의 집적도를 향상시켜 제조 공정을 안정화할 수 있다.

Claims (10)

  1. 반도체 기판과, 상기 반도체 기판 상에 형성되고 각각 메모리 소자와 논리 소자를 가지고 있으며 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조(basic unit)를 포함하는 반도체 장치로서,
    상기 단위 구조는
    상기 반도체 기판의 표면에 형성되어 제 1 및 제 2 활성 영역을 획정(劃定)하는 아이솔레이션(isolation) 절연 영역과,
    상기 제 1 활성 영역을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한 쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터(transfer transistor)와,
    상기 제 1 게이트 전극에 접속된 워드 라인(word line)과,
    상기 한 쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인(bit line)과,
    상기 제 2 활성 영역을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극 사이에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측과 상기 제 2 활성 영역 내에 형성된 한 쌍의 제 2 소스/드레인 영역과, 상기 접속 노드 및 상기 한 쌍의 제 2 소스/드레인 영역 상에 형성된 실리사이드 전극(silicide electrode)을 갖는 직렬 접속 트랜지스터와,
    상기 한 쌍의 제 2 소스/드레인 영역의 한쪽 상의 상기 실리사이드 전극에 접속된 제 1 신호선과,
    상기 한 쌍의 제 2 소스/드레인 영역의 다른 쪽 상의 상기 실리사이드 전극에 접속된 제 2 신호선과,
    상기 제 2 게이트 전극에 접속된 제 3 신호선과,
    상기 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽의 영역에 형성된 축적 전극과,
    상기 축적 전극의 표면 상에 형성된 커패시터 유전체막(capacitor dielectric film)과,
    상기 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와,
    상기 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 포함하고,
    상기 제 1 및 제 2 도전성 접속 부재는 일체화된 도전성 접속 부재를 형성하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비트 라인은 상기 제 1 및 제 2 도전성 접속 부재 사이에 배치되어 있는 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 활성 영역 내의 상기 접속 노드 및 상기 한 쌍의 제 2 소스/드레인 영역의 불순물 농도는 상기 제 1 활성 영역 내의 한 쌍의 제 1 소스/드레인 영역의 불순물 농도보다 높은 반도체 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 도전성 접속 부재는 상기 제 1 소스/드레인 영역의 다른쪽 상에 형성된 도전성 플러그(plug)와, 상기 도전성 플러그 상에 형성되고, 상기 축적 전극과 동일한 재료로 형성된 제 1 축적 전극 연장부를 포함하는 반도체 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 도전성 접속 부재는 상기 축적 전극과 동일한 재료로 형성된 제 2 축적 전극 연장부를 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 3 게이트 전극은 상기 제 2 활성 영역 상의 게이트 절연막 상에 형성된 진성(眞性) 게이트 전극부와 상기 아이솔레이션 절연 영역 상에 형성되고, 확대된 폭을 갖는 콘택트부를 포함하며,
    상기 제 2 도전성 접속 부재는 상기 콘택트부와 접속하는 반도체 장치.
  8. 반도체 기판과, 상기 반도체 기판 상에 형성되고 각각 메모리 소자와 논리 소자를 가지고 있으며 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 갖는 반도체 장치로서,
    상기 단위 구조는
    상기 반도체 기판 상의 표면에 형성되어 제 1 및 제 2 활성 영역을 획정하는 아이솔레이션 절연 영역과,
    상기 제 1 활성 영역을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한 쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와,
    상기 제 1 게이트 전극에 접속된 워드 라인과,
    상기 한 쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과,
    상기 제 2 활성 영역을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극 사이에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측에 형성된 한 쌍의 제 2 소스/드레인 영역을 갖는 직렬 접속 트랜지스터와,
    상기 한 쌍의 제 2 소스/드레인 영역의 한쪽에 접속되고 제 1 금속 배선층으로 형성된 제 1 신호선과,
    상기 한 쌍의 제 2 소스/드레인 영역의 다른 쪽에 접속되고 상기 제 1 금속 배선층으로 형성된 제 2 신호선과,
    상기 제 2 게이트 전극에 접속되고 상기 제 1 금속 배선층과는 상이한 레벨의 제 2 배선층으로 형성된 제 3 신호선과,
    상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽의 영역에 형성된 축적 전극과,
    상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과,
    상기 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 한 쌍의 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와,
    상기 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 포함하는 반도체 장치.
  9. 반도체 기판 상에 형성되고, 각각 메모리 소자와 논리 소자를 가지고 있으며, 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 포함하는 반도체 장치로서,
    상기 단위 구조는
    제 1 활성 영역 내에 형성되며, 제 1 트랜지스터와, 축적 전극을 구비한 커패시터를 구비하는 DRAM 셀(cell)과,
    제 2 활성 영역 내에 형성되며, 제 2 및 제 3 게이트 전극 및 실리사이드 소스/드레인 전극을 구비하는 직렬로 접속된 제 2 및 제 3 트랜지스터를 갖는 논리 소자와,
    상기 DRAM 커패시터의 축적 전극의 위 및 아래쪽에 형성되어 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 도전성 접속 부재를 포함하는 반도체 장치.
  10. 입력 신호가 인가되는 데이터 버스 라인과,
    미리 충전되는 매치 라인(match line)과,
    절연 게이트형 트랜지스터와 커패시터를 각각 갖는 메모리 셀과,
    접지 라인(ground line)과,
    각각 상기 매치 라인과 상기 접지 라인 사이에 접속되고 직렬 접속된 p 채널 트랜지스터와 n 채널 트랜지스터를 포함하는 제 1 및 제 2 직렬 접속을 갖고, 상기 제 1 직렬 접속의 n 채널 트랜지스터의 게이트 전극과 상기 제 2 직렬 접속의 p 채널 트랜지스터의 게이트 전극이 상기 커패시터의 축적 전극에 접속되고, 상기 제 1 직렬 접속의 상기 p 채널 트랜지스터의 게이트 전극과 상기 제 2 직렬 접속의 상기 n 채널 트랜지스터의 게이트 전극이 상기 데이터 버스 라인에 접속된 논리 셀(logic cell)을 포함하는 반도체 장치.
KR1020010000208A 2000-05-26 2001-01-03 반도체 장치 KR100734495B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000155586A JP3921331B2 (ja) 2000-05-26 2000-05-26 半導体装置
JP2000-155586 2000-05-26

Publications (2)

Publication Number Publication Date
KR20010107521A KR20010107521A (ko) 2001-12-07
KR100734495B1 true KR100734495B1 (ko) 2007-07-03

Family

ID=18660512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010000208A KR100734495B1 (ko) 2000-05-26 2001-01-03 반도체 장치

Country Status (5)

Country Link
US (1) US6465829B2 (ko)
EP (1) EP1158528A1 (ko)
JP (1) JP3921331B2 (ko)
KR (1) KR100734495B1 (ko)
TW (1) TW519648B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101276483B1 (ko) 2010-05-13 2013-06-18 샤프 가부시키가이샤 회로 기판 및 표시 장치

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751110B2 (en) * 2002-03-08 2004-06-15 Micron Technology, Inc. Static content addressable memory cell
JP4602635B2 (ja) * 2002-10-03 2010-12-22 富士通セミコンダクター株式会社 半導体装置
KR100505656B1 (ko) * 2002-12-10 2005-08-04 삼성전자주식회사 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법
JP2004214512A (ja) * 2003-01-07 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US7205248B2 (en) * 2003-02-04 2007-04-17 Micron Technology, Inc. Method of eliminating residual carbon from flowable oxide fill
JPWO2004107450A1 (ja) * 2003-05-30 2006-07-20 富士通株式会社 半導体装置と半導体装置の製造方法
US6936882B1 (en) * 2003-07-08 2005-08-30 Advanced Micro Devices, Inc. Selective silicidation of gates in semiconductor devices to achieve multiple threshold voltages
JP4803953B2 (ja) * 2003-07-09 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US6855989B1 (en) 2003-10-01 2005-02-15 Advanced Micro Devices, Inc. Damascene finfet gate with selective metal interdiffusion
US6979849B2 (en) * 2003-12-31 2005-12-27 Micron Technology, Inc. Memory cell having improved interconnect
JP4566599B2 (ja) * 2004-03-29 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7262104B1 (en) 2004-06-02 2007-08-28 Advanced Micro Devices, Inc. Selective channel implantation for forming semiconductor devices with different threshold voltages
US7445996B2 (en) * 2005-03-08 2008-11-04 Micron Technology, Inc. Low resistance peripheral contacts while maintaining DRAM array integrity
US20060270166A1 (en) * 2005-05-31 2006-11-30 Liang-Gi Yao Laser spike annealing for gate dielectric materials
US7521763B2 (en) * 2007-01-03 2009-04-21 International Business Machines Corporation Dual stress STI
US8350337B2 (en) * 2009-12-29 2013-01-08 United Microelectronics Corp. Semiconductor device and method of forming the same
TWI608486B (zh) * 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
KR101774511B1 (ko) * 2010-12-17 2017-09-05 삼성전자주식회사 수직 채널 트랜지스터를 구비하는 반도체 장치
US8897049B2 (en) * 2011-05-13 2014-11-25 Semiconductor Energy Laboratories Co., Ltd. Semiconductor device and memory device including semiconductor device
JP2014049173A (ja) * 2012-09-04 2014-03-17 Toshiba Corp 半導体記憶装置
WO2014157019A1 (en) * 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
US11139212B2 (en) * 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method for making
CN112864162B (zh) * 2021-03-02 2022-07-19 长江存储科技有限责任公司 一种页缓冲器、场效应晶体管及三维存储器
TWI774372B (zh) * 2021-05-14 2022-08-11 旺宏電子股份有限公司 內容可定址記憶體及其操作方法
US11587623B2 (en) 2021-05-14 2023-02-21 Macronix International Co., Ltd. Content-addressable memory and operation method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0135699B1 (ko) * 1994-07-11 1998-04-24 김주용 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247919A (en) * 1979-06-15 1981-01-27 Texas Instruments Incorporated Low power quasi-static storage cell
US5196910A (en) * 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
US4791606A (en) 1987-09-01 1988-12-13 Triad Semiconductors International Bv High density CMOS dynamic CAM cell
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
JPH088342B2 (ja) 1989-11-27 1996-01-29 三菱電機株式会社 半導体集積回路装置
US5146300A (en) 1989-11-27 1992-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor
JPH0669449A (ja) * 1992-08-18 1994-03-11 Sony Corp ダイナミックｒａｍの配線構造およびその製造方法
JP2836596B2 (ja) * 1996-08-02 1998-12-14 日本電気株式会社 連想メモリ
US5993363A (en) 1998-10-21 1999-11-30 Chen; Chih-Liang Exercise machine
JP3166761B2 (ja) 1998-11-24 2001-05-14 トヨタ車体株式会社 貨物車両のプラットフォーム支持装置
CA2266062C (en) 1999-03-31 2004-03-30 Peter Gillingham Dynamic content addressable memory cell

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0135699B1 (ko) * 1994-07-11 1998-04-24 김주용 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101276483B1 (ko) 2010-05-13 2013-06-18 샤프 가부시키가이샤 회로 기판 및 표시 장치

Also Published As

Publication number Publication date
JP2001338991A (ja) 2001-12-07
US20010045589A1 (en) 2001-11-29
US6465829B2 (en) 2002-10-15
TW519648B (en) 2003-02-01
KR20010107521A (ko) 2001-12-07
JP3921331B2 (ja) 2007-05-30
EP1158528A1 (en) 2001-11-28

Similar Documents

Publication Publication Date Title
KR100734495B1 (ko) 반도체 장치
US6413821B1 (en) Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US7341904B2 (en) Capacitorless 1-transistor DRAM cell and fabrication method
US6107642A (en) SRAM cell with thin film transistor using two polysilicon layers
US5272367A (en) Fabrication of complementary n-channel and p-channel circuits (ICs) useful in the manufacture of dynamic random access memories (drams)
US6518124B1 (en) Method of fabricating semiconductor device
JP2002289816A (ja) 半導体装置及びその製造方法
US9245893B1 (en) Semiconductor constructions having grooves dividing active regions
JPH0775247B2 (ja) 半導体記憶装置
US5977580A (en) Memory device and fabrication method thereof
JP2510048B2 (ja) ダブルトレンチ半導体メモリ及びその製造方法
US7569893B2 (en) Method of fabricating semiconductor device and semiconductor device fabricated thereby
KR100704252B1 (ko) 반도체 장치
KR20020062590A (ko) 반도체메모리장치 및 그 제조방법
US6822281B2 (en) Trench cell for a DRAM cell array
JP3564472B2 (ja) 半導体装置の製造方法
JP2000208729A (ja) 半導体装置およびその製造方法
US5463236A (en) Semiconductor memory device having improved isolation structure among memory cells
KR20020094977A (ko) 반도체 소자의 셀 플러그 형성방법
US5686334A (en) Method of making SRAM cell with thin film transistor using two polysilicon layers
US6316306B1 (en) Memory cell array in a dynamic random access memory and method for fabricating the same
JP2007129250A (ja) 半導体装置
JP4602635B2 (ja) 半導体装置
JPH06291277A (ja) 半導体メモリ装置とその製造方法
JP2616546B2 (ja) 不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100625

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee