KR100704252B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100704252B1
KR100704252B1 KR1020010000209A KR20010000209A KR100704252B1 KR 100704252 B1 KR100704252 B1 KR 100704252B1 KR 1020010000209 A KR1020010000209 A KR 1020010000209A KR 20010000209 A KR20010000209 A KR 20010000209A KR 100704252 B1 KR100704252 B1 KR 100704252B1
Authority
KR
South Korea
Prior art keywords
gate electrode
source
electrode
active region
region
Prior art date
Application number
KR1020010000209A
Other languages
English (en)
Other versions
KR20010107522A (ko
Inventor
다께다시게또시
에마다이지
길링햄피터브르스
Original Assignee
후지쯔 가부시끼가이샤
모사이드 테크놀로지스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤, 모사이드 테크놀로지스 인코포레이티드 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20010107522A publication Critical patent/KR20010107522A/ko
Application granted granted Critical
Publication of KR100704252B1 publication Critical patent/KR100704252B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 제조가 용이하고 고집적화가 가능하며, 메모리 셀과 논리 셀을 포함한 기본 단위를 동일 반도체 기판 상에 복수개 갖는 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 반도체 장치는, 반도체 기판 상에 형성되어, 메모리 소자와 논리 소자를 포함한 동일 또는 대칭적인 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가, 제 1 활성 영역에 형성된 DRAM 셀과, 제 2 활성 영역에 형성되어, 제 2 및 제 3 게이트 전극을 갖는 논리 소자용 직렬 접속 트랜지스터와, 그의 한쌍의 소스/드레인 영역에 접속된 제 1 및 제 2 신호선과, 제 2 게이트 전극에 접속된 제 3 신호선과, DRAM 커패시터의 축적 전극 아래쪽에 형성되어, 축적 전극과 제 3 게이트 전극을 접속하는 도전성 접속 부재를 갖는다.
커패시터, 게이트 전극

Description

반도체 장치{MEMORY-LOGIC SEMICONDUCTOR DEVICE}
도 1은 CAM의 등가회로 및 논리표.
도 2는 본 발명의 일 실시예에 의한 CAM의 반복 단위를 나타낸 평면 구성.
도 3은 도 2의 구성의 단면 구성을 나타낸 단면도.
도 4는 도 3의 구성을 제조하는 제조 공정을 나타낸 반도체 기판의 단면도.
도 5는 본 발명의 다른 실시예에 의한 평면 구성을 나타낸 평면도.
도 6은 도 5의 구성의 단면 구성을 나타낸 단면도.
도 7은 다른 실시예에 의한 반도체 장치의 단면 구성을 나타낸 단면도.
도 8은 또 다른 실시예에 의한 반도체 장치의 구성을 나타낸 단면도.
도 9는 도 8의 구성을 제조하기 위한 제조 공정을 나타낸 반도체 기판의 단면도.
도 10은 평면 구성의 다른 예를 나타낸 평면도.
도 11은 평면 구성의 다른 예를 나타낸 평면도.
도 12는 평면 구성의 다른 예를 나타낸 평면도.
도 13은 평면 구성의 다른 예를 나타낸 평면도.
도 14는 평면 구성의 다른 예를 나타낸 평면도.
도 15는 평면 구성의 다른 예를 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
WL : 워드 라인 DM : 데이터 버스 라인
ML : 매치(match) 라인 GND : 접지 라인
BL : 비트 라인 CTM : 메모리 소자용 접속단자
CTL : 논리 소자용 접속단자 CTJ : 접속단자
SN : 축적 노드(node)(축적 전극) 1 : 반도체 기판
2 : 필드 절연막 3 : 게이트 절연막
5 : 게이트 전극 6 : 질화실리콘층
7, 8 : 소스/드레인 영역 11 : 절연층
11a : 질화실리콘막 11b : 산화실리콘막
12 : 절연층 13, 16 : 콘택트 홀
14 : 배선층 15 : 절연층
17 : 축적 전극 18 : 커패시터 유전체막
19 : 대향 전극(셀 플레이트 전극)
본 발명은 반도체 장치에 관한 것이며, 특히, 메모리 셀과 논리 셀을 구비한 기본 단위를 동일 반도체 기판 상에 복수개 갖는 반도체 장치에 관한 것이다.
정보 처리 시스템의 고도화 및 고속화를 실현함에 있어서 연상(連想) 메모리(CAM;Content Addressable Memory)가 주목되고 있다. CAM은 메모리 셀에 기억된 메모리 내용과 외부로부터 공급되는 신호와의 일치를 논리 셀에 의해 검출할 수 있는 기능을 갖는다. 메모리 셀은 통상 SRAM으로 구성된다.
본 발명자 중의 한사람은 앞서 메모리 셀에 다이나믹 랜덤 액세스 메모리(DRAM)를 사용한 구성의 CAM을 제안했다. 이 구성에 의하면, 상보형(相補型) 신호를 기억하는 경우도, 기본 단위의 메모리 셀은 2개의 액세스 트랜지스터와 2개의 커패시터와, 4개의 검색/비교 트랜지스터(3가(價) CAM의 경우)로 구성할 수 있다. 그러나, 이 CAM을 어떻게 구성하는 것이 효율적인지, 그의 제조 기술은 아직 확립되지 않았다.
본 발명의 목적은, 제조가 용이하고 고집적화가 가능하며, 메모리 셀과 논리 셀을 포함한 기본 단위를 동일 반도체 기판 상에 복수개 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 고성능 CAM을 실현할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 관점에 의하면, 반도체 기판과, 상기 반도체 기판 상에 형성되어, 메모리 소자와 논리 소자를 형성하고, 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가, 상기 반도체 기판의 표면에 형성되어, 제 1 및 제 2 활성 영역을 획정(劃定)하는 아이솔레이션(isolation) 절연 영역과, 상기 제 1 활성 영역 상을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와, 상기 제 1 게이트 전극에 접속된 워드 라인과, 상기 한쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과, 상기 제 2 활성 영역 상을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극의 중간에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측에 형성된 한쌍의 제 2 소스/드레인 영역을 포함한 직렬 접속 트랜지스터와, 상기 한쌍의 제 2 소스/드레인 영역의 한쪽에 접속된 제 1 신호선과, 상기 한쌍의 제 2 소스/드레인 영역의 다른 쪽에 접속된 제 2 신호선과, 상기 제 2 게이트 전극에 접속된 제 3 신호선과, 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽을 포함한 영역에 형성된 축적 전극과, 상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 상에 형성된 대향 전극과, 상기 축적 전극 아래쪽에 형성되어, 상기 축적 전극과 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와, 상기 축적 전극 아래쪽에 형성되어, 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 갖는 반도체 장치가 제공된다.
도 1의 (a) 및 (b)는 본 발명자 중의 한사람의 앞선 제안에 의한 CAM의 등가회로 및 그의 논리표를 나타낸다. 도 1의 (a)에서 U 및 /U는 반복 단위의 단위 구성을 나타내고, 대칭적 구성의 U와 /U가 합쳐져 1개의 CAM 유니트(기본 단위)를 구성한다. 복수의 CAM 유니트가 행렬 형태로 배치되어 있다.
메모리 셀(MC)의 비트 라인(BL, /BL)에는 상보적인 정보가 공급된다. 전송 트랜지스터(Ta, Tb)는 동일한 워드 라인(WL)의 신호에 의해 온/오프 제어된다. 전송 트랜지스터(Ta, Tb)를 통하여 커패시터(Ca, Cb)에 상보적 정보가 기록된다.
트랜지스터 Pa와 Qa의 직렬 접속 및 Pb와 Qb의 직렬 접속이 검색/비교 논리 셀(LC)을 구성한다. 직렬 접속의 한쪽 단자(Qa, Qb의 한쪽 소스/드레인 전극)는 접지 라인(GND)에 접속되어 있다. 트랜지스터(Qa, Qb)에 직렬로 접속된 트랜지스터(Pa, Pb)의 다른 쪽 소스/드레인 전극은 동일한 매치 라인(ML)에 접속되어 있다.
커패시터(Ca, Cb)의 축적 전극 전위는 논리회로의 트랜지스터(Qa, Qb)의 게이트 전극에 인가된다.
따라서, 논리회로의 트랜지스터(Qa, Qb)의 온/오프 상태는 커패시터(Ca, Cb)의 축적 전극 전위에 의해 제어된다. 트랜지스터(Pa, Pb)의 게이트 전극은, 각각 CAM 셀에 축적된 데이터와 비교되는 검색 데이터를 반송하는 데이터 버스 라인(DB, /DB)에 접속되어 있다.
또한, 도 1의 (c)에 나타낸 바와 같이, 트랜지스터 P(Pa,Pb)와 트랜지스터 Q(Qa, Qb)는 그의 배치를 교환할 수도 있다.
검색/비교 동작에서는 매치 라인(ML)을 논리 「하이(H)」로 예비 충전(pre-charge)하고, 데이터 버스 라인(DB, /DB)에 입력 신호 및 그의 상보 신호를 인가한다. 그리하면, 트랜지스터(Pa, Pb)의 한쪽은 온(on)으로 되고, 다른 쪽은 오프(off)로 된다. 온으로 된 트랜지스터(Pa, Pb)에 직렬 접속된 트랜지스터(Qa, Qb)가 온이면, 예비 충전된 매치 라인(ML)의 전위는 접지 라인에 방전되고, 매치 라인(ML)의 전위는 변화하여, 검색 데이터와 축적 데이터의 조화(match) 또는 적합(fit)이 생긴 것을 나타낸다.
트랜지스터(Pa, Pb)가 온으로 되어도, 직렬 접속된 트랜지스터(Qa, Qb)가 오프이면, 매치 라인(ML)은 방전되지 않고, 매치 라인(ML)의 전위는 예비 충전된 상태로 유지되어, 부조화(mismatch) 또는 부적합(miss)을 나타낸다. 따라서, 매치 라인(ML)의 전위 변화는 하이 상태의 메모리(Ca 또는 Cb)에 접속된 직렬 접속에 의해 제어된다.
또한, 메모리 셀(MC)에 접속된 비트 라인(BL, /BL)은 비트 라인 구동회로(BLD)에 접속되고, 워드 라인(WL)은 워드 라인 구동회로(WLD)에 접속되어 있다. 또한, 데이터 버스 라인(DB, /DB)은 데이터 버스 라인 구동회로(DBD)에 접속되고, 매치 라인(ML)은 매치 라인 구동회로(MLD)에 접속되어 있다. 또한, 데이터 버스 라인 구동회로(DBD)는 외부 신호를 입력하는 단자 그 자체일 수도 있고, 외부 신호를 일시적으로 기억하는 버퍼 회로 등일 수도 있다.
도 1의 (b)는 도 1의 (a)에 나타낸 단위 CAM 셀의 논리 기능을 나타낸다. DRAM의 란(欄)은 메모리 셀(MC), 보다 구체적으로는 DRAM 커패시터(Ca, Cb)의 충전 상태를 나타낸다. 커패시터(Ca)가 고전위로 충전되어 있을 때가 하이(H) 상태이고, 저전위로 충전되어 있을 때가 로우(L) 상태이다.
커패시터(Cb)는 커패시터(Ca)와 상보적인 신호를 기억한다. DRAM, 보다 구체 적으로는 커패시터(Ca)가 하이(H)의 상태일 경우, 트랜지스터(Qa)는 온이고, 트랜지스터(Qb)는 오프이다. 따라서, 온으로 된 트랜지스터(Qa)에 직렬 접속된 다른 트랜지스터(Pa)가 온(데이터 버스 라인(DB)이 하이)인 경우에만 매치 라인(ML)의 전위는 접지 라인에 방전된다. 즉, 데이터 버스 라인(DB)의 전위가 하이(H)인 경우에 매치 라인(ML)은 로우(L)로 된다.
DRAM이 로우(L)일 경우, 커패시터(Cb)가 하이(H)인 고전위를 기억하고, 트랜지스터(Qb)는 온으로 된다. 따라서, 트랜지스터(Qb)에 직렬 접속된 트랜지스터(Pb)가 온(데이터 버스 라인(/DB)이 하이(H))인 경우에만 매치 라인(ML)의 전위는 방전되어, 로우(L)의 상태로 된다. 상기의 경우 이외에서는, 매치 라인(ML)의 전위는 하이(H)로 유지된다. 또한, 2세트의 DRAM이 모두 L 상태일 경우에는, 데이터 버스 라인(DB)의 레벨에 관계없이, 매치 라인(ML)은 하이(H)로 유지된다. 이것을 don't care라고 한다. 본 회로에서는 이것(3가 논리)도 실현할 수 있다. 도 1의 (b)는 이 논리 연산을 정리하여 나타낸다.
또한, 도 1의 (a)에서 반복 유니트 U 및 /U는 대칭적인 구성으로 도시되어 있다. 실제의 반도체 장치에서도, 반복 단위 U 및 /U는 동일 또는 대칭적인 구성으로 제조하는 것이 바람직하다.
도 2의 (a) 및 (b)는 도 1의 (a)에 나타낸 반복 단위(U) 내의 구성요소의 배치예를 나타낸다. 도 2의 (a)는 반도체 기판 표면에 형성된 아이솔레이션 절연 영역에 의해 획정한 활성 영역과, 활성 영역 상을 횡단하는 게이트 전극(신호선)의 형상을 나타낸다. 반도체 기판 표면 상에 소자 분리용의 필드 절연막(FOX)이 형성되어, 아이솔레이션 절연 영역을 구성한다. 필드 절연막(FOX)은 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)에 의해 형성된 실리콘 산화막 등에 의해 형성할 수 있다.
필드 절연막(FOX)이 형성되지 않은 영역이 활성 영역(ARM, ARL)으로 된다. 활성 영역(ARM)은 메모리 소자를 형성하기 위한 활성 영역이고, 활성 영역(ARL)은 논리 소자를 형성하기 위한 활성 영역이다. 도면 중의 활성 영역(ARM)은 횡방향으로 연이어 존재하고, 활성 영역(ARL)은 반복 단위를 초과하여 종방향으로 연이어 존재하고 있다.
활성 영역 상에 게이트 절연막(실리콘 산화막 등)을 형성한 후, 다결정 실리콘층을 퇴적시키고, 패터닝함으로써 게이트 전극(G1, G2), 게이트 전극을 겸하는 워드 라인(WL), 데이터 버스 라인(DB)을 형성한다.
도면 중의 워드 라인(WL)이 활성 영역(ARM)을 횡단하여 종방향으로 연이어 존재하고, 활성 영역(ARL) 상에는 분리된 게이트 전극(G1)과, 종방향으로 긴 데이터 버스 라인(DB)으로부터 분기(分岐)된 게이트 전극(G2)이 횡방향으로 형성되어 있다. 분리된 게이트 전극(G1)은 메모리 소자용 활성 영역(ARM)과 동일 직선 상으로 뻗고, 필드 절연막(FOX) 상에서 확대된 폭을 갖는 콘택트부를 형성하고 있다.
도 2의 (b)는 게이트 전극 등을 형성한 후, 그 위를 제 1 절연막으로 덮어, 필요 개소에는 콘택트 홀을 형성하고, 제 1 절연막 상에 다결정 실리콘 등의 도전 재료로 신호선을 형성한 상태를 나타낸다. 신호선은 하층의 활성 영역에 X로 나타낸 개소에서 전기적 콘택트를 형성하고 있다. 접지 라인(GND) 및 매치 라인(ML)이 횡방향으로 연이어 존재하고, 논리 소자용 활성 영역(ARL)의 양단에 접속되어 있다. 또한, 비트 라인(BL)이 접지 라인(GND) 및 매치 라인(ML)의 중간에 형성되고, 메모리 소자용 활성 영역(ARM)의 한쪽 소스/드레인 영역에 접속되어 있다.
또한, 비트 라인 콘택트로부터 좌측의 영역은 왼쪽 옆의 반복 단위에 속한다. 즉, 횡방향으로 인접하는 2개의 반복 단위는 좌우 대칭으로 구성되고, 2개의 반복 단위에 공통의 1개의 비트 라인 콘택트가 형성되어 있다.
신호선 GND, BL, ML을 제 2 절연층으로 덮은 후, 메모리 소자용 활성 영역의 다른 쪽 소스/드레인 영역과 분리된 게이트 전극(G1)의 콘택트부를 노출시키는 콘택트 홀을 형성한다. 콘택트 홀을 매립하여, 제 2 절연층 상에 점선으로 나타낸 커패시터의 축적 전극(SN)을 형성한다. 축적 전극(SN)은 메모리 소자용 트랜지스터의 다른 쪽 소스/드레인 영역 및 논리 소자의 분리된 게이트 전극(G1)에 접속되어, 양자를 전기적으로 접속한다. 또한, 커패시터 유전체막 및 대향 전극을 형성함으로써 도 1의 (a)의 반복 단위(U)가 형성된다.
도 2의 (c)는 기판면 내에서의 반복 단위의 배치예를 나타낸다. 반복 단위(U11, U12)는 그의 경계선에 관하여 좌우 대칭인 구성을 갖는 동시에, 1개의 CAM 셀을 구성한다. 반복 단위(Ul3, U14)도 동일하다. 반복 단위(Ul2, U13)는 좌우 대칭일 수도 있고 동일할 수도 있다. 또한, 반복 단위(U11, U12)를 동일한 구성으로 할 수도 있다.
반복 단위(U11, Ul2, …)와 반복 단위(U2l, U22, …)는 그의 경계선에 관하여 상하 대칭이다. 반복 단위(U3l, U32, …)는 반복 단위(U21, U22, …)에 대하여 상하 대칭일 수도 있고 동일할 수도 있다. 또한, 반복 단위(U11, U12, …)와 반복 단위(U2l, U22, …)를 동일한 구성으로 할 수도 있다.
도 3은 도 2의 (b)의 1점쇄선 Ⅲ-Ⅲ에 따른 단면 구조를 나타낸다.
필요한 웰(well)을 형성한 실리콘 기판(1)의 표면에, 예를 들어, 소자 분리용 홈을 형성하여, 실리콘 산화막을 퇴적시키고, 화학 기계 연마(CMP) 등에 의해 표면을 평탄화함으로써, STI에 의한 소자 분리용 필드 절연 영역(FOX)(2)이 형성된다. 필드 절연 영역(2)에 획정된 활성 영역 표면 상에 게이트 산화막(3)을 형성한다. 게이트 산화막(3) 상에 다결정 실리콘층을 퇴적시켜, 패터닝함으로써 게이트 전극(워드 라인 등의 신호선을 포함한다)(5)을 형성한다.
게이트 전극(5)을 형성한 후, 필요에 따라 레지스트 패턴으로 불필요 부분을 덮어, 반도체 기판(1)에 대하여 n형 불순물을 주입하고, 논리 소자용 소스/드레인 영역(7) 및 메모리 소자용 소스/드레인 영역(8)을 형성한다. 각각의 이온 주입을 행할 경우, 논리 소자용 및 메모리 소자용의 트랜지스터로서 최적의 불순물 농도를 채용할 수 있다. 논리 소자용 소스/드레인 영역(7)은 메모리 소자용 소스/드레인 영역(8)보다도 높은(예를 들어, 1자릿수 높은) 불순물 농도를 갖는 것이 바람직하다.
게이트 전극(5)을 덮어 화학 기상 퇴적(CVD)에 의한 CVD 산화막(11)을 형성 하고, 그 위에 평탄화 기능이 있는 실리콘 산화막(12)을 형성한다. 리플로(reflow) 및 CMP 등을 사용할 수도 있다. 평탄화된 실리콘 산화막(12)을 형성한 후, 레지스트 마스크를 사용하여 산화막(12, 11)을 관통하는 콘택트 홀(13)을 형성한다. 콘택트 홀을 메워, 절연막(12) 상에 다결정 실리콘, 텅스텐 실리사이드(WSi) 또는 텅스텐(W) 등의 도전층(14)을 퇴적시키고, 패터닝함으로써 접지 라인(GND)(도시 생략), 비트 라인(BL), 매치 라인(ML)을 형성한다.
배선(14)을 덮어 보로포스포실리케이트(borophosphosilicate) 유리(BPSG) 등의 절연층(15)을 퇴적시키고, 레지스트 마스크를 사용하여 커패시터의 축적 전극 접속용의 콘택트 홀(16)을 절연층(15, 12, 11)을 관통하여 형성한다. 콘택트 홀(16)을 형성한 절연층(15) 상에 다결정 실리콘층 등의 도전층을 퇴적시키고, 패터닝함으로써 축적 전극(17)이 형성된다. 다결정 실리콘은 콘택트 홀(16) 내부도 다시 메운다.
축적 전극(17)의 하면에는 연속하여 접속부(CTM, CTL)가 형성된다. 접속부(CTM)는 축적 전극(SN)의 하면과 메모리 소자의 한쪽 소스/드레인 영역(8)을 접속한다. 접속부(CTL)는 축적 전극(SN)의 하면과 논리 소자용의 게이트 전극(5)(G1)을 접속한다. 그 후, 전면(全面)에 커패시터 유전체막(18)을 형성하고, 셀 플레이트(대향) 전극(19)을 그 위에 형성한다.
이와 같이 하여, 반복 단위(U)가 형성된다. 또한, 동일 또는 대칭의 구성으로 다른 반복 단위도 형성된다.
도 4의 (a) 내지 (e)는 도 3에 나타낸 반도체 장치의 제조 공정을 나타낸 단면도이다.
도 4의 (a)에 나타낸 바와 같이, 실리콘 기판(1)의 표면에 소자 분리용 필드 절연막(FOX)(2)을 형성한다. 예를 들면, 활성 영역으로 해야 하는 영역 상에 버퍼 산화막을 개입시켜 질화실리콘막의 패턴을 형성하고, 국소(局所) 산화(LOCOS)를 행하여, 필드 산화막을 형성한다. 또는, 실리콘 기판(1) 상에 레지스트 패턴을 형성하고, 소자 분리용의 홈을 에칭에 의해 형성한다. 이어서, 홈을 매립하도록 산화실리콘막을 퇴적시키고, CMP 등에 의해 표면을 평탄화하여 STI(shallow trench isolation)를 형성한다.
필드 절연막(2)을 형성한 후, 필요에 따라 트랜지스터의 역치 조정용 불순물을 이온 주입한다. 메모리 소자 영역과 논리 소자 영역을 레지스트 패턴으로 분리시켜, 각각 별도의 이온 주입을 행할 수도 있다. 이 경우, 메모리 소자는 오프 특성을 향상시키도록, 논리 소자는 동작 속도를 빠르게 하도록 하는 것이 바람직하다. 임계값(threshold value) 조정용의 이온 주입을 행한 후, 필드 절연막(2)에 의해 획정되어, 실리콘 표면이 노출된 활성 영역 상에 게이트 산화막(3)을 열산화 등에 의해 형성한다.
도 4의 (b)에 나타낸 바와 같이, 반도체 기판 전면에 다결정 실리콘 등의 도전층을 퇴적시킨다. CM0S 구조를 형성할 경우는, n채널 MOS 트랜지스터를 형성하는 영역을 개구하는 레지스트 마스크를 형성하여, n형 불순물인 P 이온을 이온 주입하고, p채널 M0S 트랜지스터를 형성하는 영역을 개구하는 레지스트 마스크를 형성하여, p형 불순물인 B 이온을 주입한다. 이 이온 주입에 의해, n채널 M0S 트랜지스터의 게이트 전극은 n형으로 되어, 표면 채널 M0S 트랜지스터가 형성되게 된다.
그 후, 다결정 실리콘 등의 도전층 상에 게이트 전극의 패턴을 갖는 레지스트 마스크를 형성하고, 게이트 전극(신호선을 포함한다)(5)을 패터닝한다.
다음으로, 메모리 소자 영역을 덮는 레지스트 마스크(23)를 형성하고, 논리 소자 영역에 n형 불순물인 As 이온을 가속 에너지 1Okev, 도즈량 5 ×1014㎝-2로 이온 주입한다. 이 이온 주입에 의해, CAM 영역의 논리 소자의 소스/드레인 영역(7)이 이온 주입된다.
도 4의 (c)에 나타낸 바와 같이, 논리 소자 영역을 덮는 레지스트 마스크(24)를 반도체 기판 표면 상에 형성한다. 이 레지스트 마스크(24)를 마스크로 하여, 메모리 소자 영역에 n형 불순물인 P 이온을 가속 에너지 3Okev, 도즈량 3 ×1013㎝-2로 이온 주입하고, 게이트 전극(5) 양쪽에 소스/드레인 영역(8)을 형성한다.
여기서, 메모리 영역의 MOS 트랜지스터의 소스/드레인 영역(8)은, 논리 소자 영역의 MOS 트랜지스터의 소스/드레인 영역(7)의 불순물 농도보다도 낮은 불순물 농도를 갖도록 이온 주입이 제어된다. 이와 같이 불순물 농도를 제어함으로써, 메모리 소자의 유지(retention) 특성을 높여, 논리 소자의 동작 특성을 빠르게 할 수 있다. 또한, 도 4의 (b) 및 (c)의 이온 주입을 동일 공정에 의해 행할 수도 있다.
도 4의 (d)에 나타낸 바와 같이, 화학 기상 퇴적(CVD)에 의해, 실리콘 기판 전면에 게이트 전극(5)을 덮어 실리콘 산화막(11)을 퇴적시킨다. 또한, 산화막 대신에, 질화막 또는 산화막/질화막의 적층을 형성할 수도 있다. 또한, 평탄화 기능을 갖는 실리콘 산화막(12)을 실리콘 산화막(11) 상에 퇴적시킨다. 예를 들면, 보로포스포실리케이트 유리(BPSG)막 또는 테트라에톡시실란(TEOS)을 사용한 실리콘 산화막을 퇴적시킨다.
표면을 평탄화시키기 위해, 리플로 또는 CMP를 행할 수도 있다. 또한, 층간 절연막으로서 2층 구조 대신에, 3층 구조를 채용할 수도 있다. 이 경우는, 2층의 실리콘 산화막 대신에, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 적층 등을 사용할 수 있다.
도 4의 (e)에 나타낸 바와 같이, 레지스트 마스크를 사용하여, 실리콘 산화막(12, 11)을 관통하는 콘택트 홀(13)을 형성한다. 콘택트 홀을 매립하도록, P를 도핑한 다결정 실리콘층 및 WSi막 등의 도전층을 성장시키고, 배선층을 형성한다. 그 후, 배선층 상에 레지스트 마스크를 형성하고, 패터닝함으로써 배선(14)을 얻는다. 도면 중의 왼쪽 배선(14)은 비트 라인(BL)을 구성하고, 도면 중의 오른 쪽 배선(14)은 매치 라인(ML)을 구성한다.
또한, 배선층으로서 다결정 실리콘층 등의 단층 도전층을 사용하는 것, 또는 Ti층, TiN층, W층 등의 3층 또는 3층 이상의 적층을 사용하는 것도 가능하다. 배선은 원하는 도전성 등을 갖는 것을 사용하는 것이 좋다.
그 후, 배선(14)을 덮어, 절연층(12) 상에 절연층(15)(도 3)을 형성한다. 커패시터 콘택트용 콘택트 홀을 형성한 후, 절연층(15) 상에 다결정 실리콘 등의 도전층을 형성하고, 패터닝하여 축적 전극과 접속단자를 형성한다. 또한, 커패시터 유전체막 및 셀 플레이트 전극을 형성하여, CAM 셀을 형성한다.
도 2의 구성에서는, 메모리 소자의 한쪽 소스/드레인 영역과 논리 소자의 한 쪽 게이트 전극 상에 별개의 콘택트 홀을 형성했다. 이 구성 대신에, 단일의 콘택트 홀을 형성할 수도 있다.
도 5는 단일의 콘택트 홀을 사용하여 메모리 소자의 한쪽 소스/드레인 영역과, 논리 소자의 한쪽 게이트 전극을 접속하는 구성을 나타낸다. 메모리 소자의 활성 영역(ARM)의 단부와, 논리 소자의 게이트 전극(G1)의 콘택트부에 걸치도록, 그 위의 절연막에 콘택트 홀(16)이 형성되고, 콘택트 홀(16)을 매립하여 접속단자(CTJ)가 형성된다. 접속단자(CTJ)는 메모리 소자의 한쪽 소스/드레인 영역, 축적 전극, 논리 소자의 한쪽 게이트 전극(G1)을 전기적으로 접속한다. 그 밖의 점은 도 2의 구성과 동일하다.
도 6은 도 5의 Ⅹ-Ⅹ선에 따른 단면 구성을 나타낸다. 콘택트 홀(16)은 도 3에 나타낸 2개의 콘택트 홀(16)을 겸용한 것으로, 그 단면적이 넓게 형성되어 있다. 콘택트 홀(16)의 저부(底部)에는 메모리 소자의 한쪽 소스/드레인 영역(8)과 논리 소자의 게이트 전극(G1)이 노출된다. 접속단자(CTJ)는 콘택트 홀(16)을 매립하여 형성되고, 소스/드레인 영역(8)과 게이트 전극(G1)을 전기적으로 접속한다. 그 밖의 점은 도 3의 구성과 동일하다.
도 7은 접속단자의 일부에 플러그를 사용한 구성을 나타낸다. 또한, 논리 소자의 MOS 트랜지스터를 LDD 구조로 하고 있다.
도 7에 나타낸 바와 같이, 상술한 실시예와 동일하게, 반도체 기판(1) 상에 필드 절연막(2) 및 게이트 절연막(3)이 형성되어 있다. 게이트 절연막(3) 상에 게이트 전극(5)이 형성되고, 그의 상면 및 측면은 질화실리콘막(11a)으로 덮여 있다. 기판(1) 상에 질화실리콘막을 덮도록 산화실리콘막(11b)이 형성되어 있다. 질화실리콘막(11a) 및 산화실리콘막(11b)을 합쳐서 제 1 절연막(11)이라고 부른다.
메모리 소자의 소스/드레인 영역(8) 상에는, 제 1 절연막(11)을 관통하여, 게이트 전극 측면의 질화실리콘막을 노출시키는 것과 같은 콘택트 홀이 형성되고, 이 콘택트 홀을 매립하도록, 예를 들어, 다결정 실리콘 또는 텅스텐으로 형성된 도전성 플러그(31, 32)가 형성되어 있다.
논리 소자 영역에서, 논리 소자용 트랜지스터의 소스/드레인 영역(7)은 저농도 불순물 영역(7a)과 고농도 불순물 영역(7b)을 구비한 LDD 구조를 갖는다. 또한, LDD 구조를 제조하기 위해, 질화실리콘막(11a)은 게이트 전극(5)의 측벽 상에 사이드 스페이서를 형성하고, 소스/드레인 영역 상으로부터는 제거되어 있다.
게이트 전극 상면에는 미리 게이트 전극과 동일한 형상의 질화실리콘막을 형성해 둔다. 사이드 스페이서를 형성하기 위한 이방성(異方性) 에칭에 의해 평탄면 상의 질화실리콘막이 에칭되어, 소스/드레인 영역이 노출되어도, 게이트 전극 상면에는 질화실리콘막이 남는다. 즉, 게이트 전극의 상면과 측면이 질화실리콘막으로 덮인 상태를 유지한다. 이 이방성 에칭에 있어서, 논리 소자 영역의 절연막(11a)은 에칭되어, 메모리 소자 영역의 절연막(11a)보다도 그의 두께가 감소하고 있다.
제 1 절연막(11) 상에 제 2 절연막(12)이 퇴적되고, 메모리 소자의 한쪽 소스/드레인 영역(8) 상의 플러그(31)와 논리 소자의 하나의 소스/드레인 영역(7)에 이르는 콘택트 홀(13)이 형성되어 있다. 제 2 절연층(12) 표면으로부터 콘택트 홀을 메우는 도전층(l4)이 형성되고, 비트 라인(BL) 및 매치 라인(ML)이 형성된다.
이 배선(14)을 덮어, 기판 상에 제 3 절연층(15)이 형성되어 있다. 제 3 절연층(15) 표면으로부터 메모리 소자의 하나의 소스/드레인 영역(8) 상의 플러그(32) 및 논리 소자의 분리된 게이트 전극(G1)에 이르는 콘택트 홀(16)이 형성되고, 이 콘택트 홀(16)을 매립하여 도전 영역(17)이 형성되며, 축적 전극(SN) 및 접속단자(CTM, CTL)가 형성되어 있다. 축적 전극을 덮어, 커패시터 유전체막(18) 및 셀 플레이트 전극(19)이 형성되고, CAM 셀을 형성한다.
이 때, 커패시터의 축적 노드(SN)를 형성하는 도전층(17)은 메모리 소자 영역에서는 플러그(32)의 상면에 도달하는 것이 좋고, 접속단자를 보다 안정되게 형성할 수 있다. 또한, 콘택트 홀 형성의 에칭에서 플러그(32)의 상면을 점선으로 나타낸 바와 같이 파낼 수도 있다.
플러그를 사용할 경우에도, 도 5의 구성과 동일하게, 1개의 접속단자에 의해 메모리 소자의 소스/드레인 영역(8)과 논리 소자의 게이트 전극(G1)을 접속할 수 있다.
도 8은 이 경우의 구성예를 나타낸다. 플러그(31, 32)는 도 7의 실시예와 동일한 구성이다. 플러그(32)의 상면은 에칭 공정에 의해 형성된 단차(段差)를 갖는다. 플러그(32)와 게이트 전극(G1)에 걸친 콘택트 홀이 형성되고, 이 콘택트 홀을 매립하여 접속단자(CTJ)가 형성되어 있다. 공통의 접속단자(CTJ)는 축적 전극(17), 플러그(32), 게이트 전극(G)을 전기적으로 접속한다. 그 밖의 점은 도 7과 동일하다.
도 9의 (a) 내지 (e)는, 도 7 및 도 8에 나타낸 CAM 구조를 제조하기 위한 제조 공정을 도 8의 경우를 예로 들어 나타낸다.
도 9의 (a)에 나타낸 바와 같이, 상술한 실시예와 동일하게 실리콘 기판(1)의 표면에 필드 절연막(2) 및 게이트 산화막(3)을 형성한다. 게이트 산화막(3)을 형성한 후, 실리콘 기판 표면 상에 다결정 실리콘층(5) 및 질화실리콘층(6)의 적층을 퇴적시킨다. 질화실리콘층(6)의 표면 상에 레지스트 마스크를 형성하고, 다결정 실리콘층(5) 및 질화실리콘층(6)을 동일 패턴으로 패터닝한다. 그 후, 레지스트 마스크는 제거한다.
도 9의 (b)에 나타낸 바와 같이, 메모리 소자 영역 및 논리 소자 영역에 대하여, 레지스트 마스크를 사용하여 별개의 이온 주입을 행한다. 논리 소자 영역에 소스/드레인 영역(7), 메모리 소자 영역에 소스/드레인 영역(8)이 형성된다. 그 후, 실리콘 기판 표면 상에 질화실리콘막(11a)을 퇴적하고, 메모리 소자 영역을 레지스트 마스크로 덮어, 이방성 에칭을 행한다.
논리 소자 영역에서, 소스/드레인 영역(7) 상의 질화실리콘막(11a)을 제거하고, 게이트 전극(5)의 측벽 상에는 사이드 스페이서를 남긴다. 또한, 질화실리콘막(11a)은 그 아래의 질화실리콘막(6)과 일체로 되고, 게이트 전극의 상면 및 측면은 질화실리콘막으로 덮인 상태로 된다. 도시의 편의상, 이들 질화실리콘막(6, 11a)을 합쳐서 11a로 나타낸다. 논리 소자 영역과 메모리 소자 영역의 경계에는, 이방성 에칭에 의해 에칭된만큼 질화실리콘막(11a)에 단차가 형성되어 있다.
도 9의 (c)에 나타낸 바와 같이, 사이드 스페이서가 형성된 논리 소자 영역에 추가로 As 등의 n형 불순물을 이온 주입한다. CMOS 구조를 제조할 경우에는, 레지스트 마스크를 사용하여, n채널 M0S 영역 및 p채널 M0S 영역에 대하여 별개의 이온 주입을 행한다. 이와 같이 하여, 논리 소자 영역에 메모리 소자 영역의 소스/드레인 영역보다 높은 불순물 농도를 갖는 LDD 구조의 소스/드레인 영역이 형성된다. 메모리 소자 영역의 소스/드레인 영역(8)은 저농도 불순물의 상태로 유지되고, 메모리의 유지 특성을 높게 유지한다.
도 9의 (d)에 나타낸 바와 같이, 실리콘 기판 표면 상에 다른 절연막(11b)을 형성한다. 예를 들면, 실리콘 질화막과 BPSG막의 적층을 형성하고, 리플로를 행하여 평탄한 표면을 형성한다. 실리콘 질화막 대신에 CVD 실리콘 산화막, 실리콘 산화막과 실리콘 질화막의 적층 등의 적층을 사용할 수도 있다. 또한, 리플로 대신에 또는 리플로에 이어서 CMP를 행하여, 다시 평탄화를 행할 수도 있다.
절연층(11b) 상에 레지스트 마스크를 형성하고, 메모리 소자 영역의 소스/드레인 영역(8)을 노출시키는 콘택트 홀을 형성한다. 이 콘택트 홀 형성 공정에 있어서, 게이트 전극을 덮는 질화실리콘막이 자기정합(self-alignment) 콘택트 공정을 실현한다. 그 후, 레지스트 마스크를 제거하여, P 등의 n형 불순물을 도핑한 다결정 실리콘층을 퇴적하고, CMP 등에 의해 절연막(11b) 상의 도전층을 제거함으로써, 플러그(31, 32)를 형성한다.
도 9의 (e)에 나타낸 바와 같이, 절연막(11b) 상에 추가로 실리콘 산화막 등의 절연막(12)을 형성하고, 레지스트 마스크를 사용하여 콘택트 홀(13)을 형성한다. 콘택트 홀(13)을 형성한 절연막(12) 상에 다결정 실리콘층 또는 다결정 실리콘층과 WSi층의 적층 등을 형성하고, 레지스트 마스크를 사용하여 패터닝한다. 이와 같이 하여, 배선(14)이 형성된다.
또한, 실리콘 산화막 또는 BPSG층 등의 층간 절연막(15)(도 7 및 도 8)을 퇴적하고, 리플로를 행함으로써 표면을 평탄화한다. 또한, CMP를 행할 수도 있다. 레지스트 마스크를 사용하여 콘택트 홀을 형성한다. 레지스트 마스크의 형상에 의해, 도 7 및 도 8의 구조를 선택적으로 제조할 수 있다.
콘택트 홀을 매립하도록 다결정 실리콘층을 퇴적시킨다. 다결정 실리콘층을 패터닝하여, 축적 전극(SN), 접속단자(CT)(CTM, CTL, CTJ)를 제조한다. 이어서, 커패시터 절연막(18)의 퇴적, 폴리실리콘층(19)의 퇴적, 패터닝에 의해, 축적 커패시터 구조가 제조된다. 필요에 따라, 추가로 BPSG 등의 절연층 형성, 리플로, CMP, 콘택트 홀 형성, 배선층 형성에 의해, CAM 장치를 완성한다.
또한, CAM의 반복 단위 내의 구성은 도 2의 (b) 및 도 5에 나타낸 것에 한정되지 않는다.
도 10은 평면 배치의 변형례를 나타낸다. 도 2의 (b)의 구성과 비교하여, 논리 소자의 분리된 게이트 전극(G1)과 데이터 버스 라인(DB)에 접속한 게이트 전극(G2)의 위치가 교환되어 있다. 등가회로는 도 1의 (c)에 나타낸 것으로 된다. 워드 라인(WL)이 비트 라인 콘택트를 둘러싸도록 만곡(灣曲)되어 있다. 또한, 메모리 소자의 활성 영역(ARM)이 신호선 GND, BL, ML에 평행한 양단 영역과, 그 사이의 경사지게 연이어 존재하는 영역을 포함한다. 워드 라인(WL)과 활성 영역(ARM)은 대략 직교하는 것이 바람직하다.
또한, 도 5의 실시예와 동일하게, 활성 영역(ARM)의 한쪽 소스/드레인 영역과 논리 소자의 분리된 게이트 전극(G1)이 단일 콘택트 홀 내에 형성된 접속단자(CTJ)에 의해 접속되어 있다. 그 밖의 점은 도 2의 실시예와 동일하다.
도 11의 (a) 및 (b)는 다른 변형례를 나타낸다. 도 11의 (a)가 평면 배치를 나타내고, 도 11의 (b)가 단면 구성을 나타낸다. 도 10의 구성예와 동일하게, 메모리 소자용의 활성 영역(ARM)은 굴곡된 형상을 갖고, 워드 라인(WL)은 비트 라인 콘택트 영역을 둘러싼 영역에서 만곡된 형상을 갖는다. 논리 소자 영역의 분리된 게이트 전극(G1)은 접지 라인(GND)과 비트 라인(BL)과의 사이의 영역에 배치되어 있다. 데이터 버스 라인(DB)에 접속된 게이트 전극(G2)은 비트 라인(BL)과 매치 라인(ML)과의 사이의 영역에 배치되어 있다.
게이트 전극(G1)의 콘택트 영역은, 메모리 소자용 활성 영역(ARM)의 오른 쪽 끝으로부터 도 11의 (a) 중의 위쪽으로 멀어지고, 비트 라인(BL)을 넘어, 비트 라인(BL)과 접지 라인(GND)과의 사이의 영역에 배치되어 있다. 메모리 소자용 활성 영역(ARM)의 오른 쪽 끝과 분리된 게이트 전극(G1)을 상이한 영역에 배치함으로써, 도면 중의 횡방향 치수를 효과적으로 이용할 수 있게 된다. 분리된 게이트 전극(G1)과 데이터 버스 라인(DB)에 접속한 게이트 전극(G2)의 배치는, 도 2의 경우와 동일하다. 등가회로는 도 1의 (a)에 나타낸 것으로 된다.
메모리 소자용의 접속단자(CTM)와 논리 소자용의 접속단자(CTL)는, 도 11의 (a) 및 (b)에 나타낸 바와 같이, 비트 라인(BL)을 사이에 두어 배치되고, 도 11의 (a) 중의 종방향으로 배열되어 있다. 그 밖의 점은 도 2의 (b) 및 도 10의 구성과 동일하다.
도 12는 또 다른 구성예를 나타낸다. 본 구성예에 있어서는, 메모리 소자용의 활성 영역(ARM) 및 논리 소자용의 활성 영역(ARL)이 모두 횡방향으로 연이어 존재한 형상을 가지며, 또한 콘택트용으로 위쪽으로 돌출된 부분을 갖는다.
메모리 소자의 게이트 전극을 겸하는 워드 라인(WL), 논리 소자용의 분리된 게이트 전극(G1), 게이트 전극(G2)을 겸하는 데이터 버스 라인(DB)은 모두 종방향으로 연이어 존재한 형상을 갖는다. 워드 라인(WL)은 비트 라인 콘택트 영역을 둘러싼 영역에서 만곡된 형상을 갖는다.
또한, 비트 라인(BL)과 매치 라인(ML)은 게이트 전극 위쪽의 동일 배선층에 의해 횡방향으로 연이어 존재하여 형성되며, 또한 위쪽의 도전층에 의해 축적 전극(SN)과 접지 라인(GND)이 형성되어 있다. 메모리 소자의 한쪽 소스/드레인 영역과 논리 소자의 분리된 게이트 전극(G1)은, 단일 접속단자(CTJ)에 의해 접속되어 있다. 또한, 접지 라인(GND)을 횡방향으로 연이어 존재시키는 경우를 나타냈으나, 종방향으로 연이어 존재시킬 수도 있다. 등가회로는 도 1의 (a)에 나타낸 것으로 된다.
도 13은 또 다른 구성을 나타낸다. 본 구성에 있어서는, 메모리 소자 영역의 활성 영역(ARM)은 횡방향으로 연이어 존재하고, 콘택트 부분이 위쪽으로 돌출된 형상을 갖는다. 논리 소자 영역의 활성 영역(ARL)은 종방향으로 연이어 존재한 형상을 갖는다. 메모리 소자 영역의 워드 라인(WL)은 비트 라인 콘택트 영역에서 비트 라인 콘택트를 둘러싸도록 만곡된 형상을 갖는다.
논리 소자 영역의 게이트 전극은 횡방향으로 연이어 존재한다. 데이터 버스 라인(DB)은 게이트 전극 위쪽의 배선층에 의해 형성되어 있다. 메모리 소자 영역의 한쪽 소스/드레인 영역과 논리 소자 영역의 분리된 게이트 전극(G1)의 콘택트 영역은, 비트 라인을 사이에 두고 종방향으로 떨어져 배열되어 있다. 등가회로는 도 1의 (c)에 나타낸 것으로 된다. 매치 라인(ML)과 접지 라인(GND)은, 비트 라인(BL)과 상이한 배선층에 의해 형성할 수도 있다. 또한, 메모리 소자 영역(ARM)에 대한 콘택트 홀은, 도면에 나타낸 바와 같이 영역 경계에 맞추어 형성할 수도 있고, 완전하게 영역 내에 들어가도록 형성할 수도 있다.
축적 전극(SN)은 접속단자(CTM)에 의해 메모리 소자용 트랜지스터에 접속된다. 커패시터 유전체막을 개재시켜 축적 전극(SN)을 덮어 셀 플레이트 전극(CP)이 종방향으로 연이어 존재하여 형성된다. 논리 소자 영역(ARL)은 셀 플레이트 전극(CP)의 외측에 배치된다.
데이터 버스 라인(DB)은 셀 플레이트 전극(CP)보다도 상층의 제 1 금속배선에 의해 형성된다. 매치 라인(ML) 및 접지 라인(GND)도 셀 플레이트 전극 위쪽의 금속배선, 예를 들어, 제 2 금속배선에 의해 형성되고, 제 1 금속배선을 통하여 소스/드레인 영역에 접속된다.
도 14는 또 다른 구성예를 나타낸다. 본 구성에서는, 메모리 소자의 활성 영역(ARM)과 논리 소자의 활성 영역(ARL) 각각은 도 13의 구성과 동일한 평면 형상을 가지나, 그의 상대적 관계가 변화하고 있다. 도면 중의 위쪽에 메모리 소자용 활성 영역(ARM)이 횡방향으로 연이어 존재하고, 아래쪽으로 돌출된 콘택트 영역을 갖는다. 워드 라인(WL)은 종방향으로 직선적으로 연이어 존재하고 있다.
종방향으로 연이어 존재하는 논리 소자용 활성 영역(ARL)을 횡단하도록, 분 리된 게이트 전극(G1)과 상층의 데이터 버스 라인(DB)에 콘택트 홀을 통하여 접속된 게이트 전극(G2)이 횡방향으로 연이어 존재하여 형성되어 있다.
데이터 버스 라인(DB)은 접지 라인(GND) 및 비트 라인(BL)과 동일한 상층 도전층에 의해 형성되어 있다. 이들 신호선 GND, BL, DB는 횡방향으로 연이어 존재하여 배치되어 있다. 매치 라인(ML)은 게이트 전극과 동일한 도전층에 의해 형성되고, 워드 라인(WL)과 평행하게 종방향으로 연이어 존재하여 배치되어 있다. 매치 라인(ML)은 신호선 GND, BL, DB와 동일한 도전층에 의해 형성된 접속단자(CM)에 의해 논리 소자 영역의 한쪽 소스/드레인 영역에 접속되어 있다.
도 13과 비교하면, 데이터 버스 라인(DB)과 매치 라인(ML)의 배치가 교환되어 있다. 축적 전극을 개재시킨 접속단자 CTM과 CTL의 구성은 도 2의 (b)와 동일하다.
도 15는 또 다른 구성을 나타낸다. 메모리 소자용 활성 영역(ARM)의 비트 라인 콘택트 영역이 위쪽으로 돌출되어 형성되고, 접지 라인(GND)의 바로 아래쪽에 비트 라인(BL)이 배치되어 있다. 도 14의 구성과 비교하면, 비트 라인(BL)이 메모리 소자용 활성 영역(ARM)의 위쪽으로 이동된 형태이다. 이것에 따라, 메모리 소자용 활성 영역(ARM)의 콘택트 홀도 위쪽으로 이동하고 있다.
또한, 주변회로 구성 등에 따라, 다양한 배치를 채용하는 것이 가능하다. 이상 실시예에 따라 본 발명을 설명했으나, 본 발명이 이들에 제한되는 것은 아니다. 예를 들면, 다양한 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
본 발명에 대해서 이하를 개시한다.
(부기 1)
반도체 기판과, 상기 반도체 기판 상에 형성되어, 메모리 소자와 논리 소자를 형성하고, 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가, 상기 반도체 기판의 표면에 형성되어, 제 1 및 제 2 활성 영역을 획정하는 아이솔레이션 절연 영역과, 상기 제 1 활성 영역 상을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와, 상기 제 1 게이트 전극에 접속된 워드 라인과, 상기 한쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과, 상기 제 2 활성 영역 상을 횡단하여 형성된 제 2 및 제 3 게이트 전극과, 상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극의 중간에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측에 형성된 한쌍의 제 2 소스/드레인 영역을 포함한 직렬 접속 트랜지스터와, 상기 한쌍의 제 2 소스/드레인 영역의 한쪽에 접속된 제 1 신호선과, 상기 한쌍의 제 2 소스/드레인 영역의 다른 쪽에 접속된 제 2 신호선과, 상기 제 2 게이트 전극에 접속된 제 3 신호선과, 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽을 포함한 영역에 형성된 축적 전극과, 상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과, 상기 커패시터 유전체막 상에 형성된 대향 전극과, 상기 축적 전극 아래쪽에 형성되어, 상기 축적 전극과 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와, 상기 축적 전극 아래쪽에 형성되어, 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 갖는 반도체 장치.
(부기 2) 상기 제 1 및 제 2 도전성 접속 부재가 일체화된 도전성 접속 부재인 청구항 1에 기재된 반도체 장치.
(부기 3) 상기 비트 라인은 상기 제 1 및 제 2 도전성 접속 부재의 사이에 배치되어 있는 청구항 1에 기재된 반도체 장치.
(부기 4) 상기 제 2 활성 영역에 형성된 접속 노드 및 한쌍의 제 2 소스/드레인 영역의 불순물 농도는, 상기 제 1 활성 영역에 형성된 한쌍의 제 1 소스/드레인 영역의 불순물 농도보다도 고농도인 청구항 1 내지 3 중의 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 제 1 접속 부재는, 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽 상에 형성된 도전성 플러그와 상기 도전성 플러그 상에 형성되고, 상기 축적 전극과 동일한 재료로 형성된 제 1 축적 전극 연장부를 포함하는 청구항 1 내지 4 중의 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 도전성 플러그는, 상기 제 1 축적 전극 연장부 아래쪽에서 파내진 단차 형상을 갖는 청구항 5에 기재된 반도체 장치.
(부기 7) 상기 제 2 접속 부재는, 상기 축적 전극과 동일 재료로 형성된 제 2 축적 전극 연장부를 포함하는 청구항 1 내지 5 중의 어느 하나에 기재된 반도체 장치.
(부기 8) 또한, 상기 복수의 단위 구조 외측의 영역에 형성된 상기 비트 라인을 구동하는 비트 라인 드라이버, 상기 워드 라인을 구동하는 워드 라인 드라이버, 상기 제 1 신호선의 전위에 대하여 상기 제 2 신호선을 예비 충전하고, 예비 충전 후의 전압을 검출하는 매치 라인 드라이버, 상기 제 3 신호선을 구동하는 데이터 버스 드라이버를 갖는 청구항 1 내지 7 중의 어느 하나에 기재된 반도체 장치.
(부기 9) 상기 제 3 게이트 전극은, 상기 제 2 활성 영역 상에 게이트 절연막을 개재시켜 형성된 진성(眞性) 게이트 전극부와 상기 아이솔레이션 절연 영역 상에 형성되어 확대된 폭을 갖는 콘택트부를 가지며, 상기 제 2 도전성 접속 부재는 상기 콘택트부에 접촉하는 청구항 1 또는 2에 기재된 반도체 장치.
(부기 10) 상기 제 3 게이트 전극은, 직선 상으로 뻗고, 상기 제 1 활성 영역은 상기 콘택트부에 근접하여 동일 직선 상으로 뻗는 청구항 9에 기재된 반도체 장치.
(부기 11) 상기 워드 라인, 상기 비트 라인, 상기 제 1, 제 2, 제 3 신호선 중의 2개의 제 1 세트는 전체적으로 서로 평행하게 배치되고, 나머지 3개 중의 적어도 2개의 제 2 세트는 전체적으로 서로 평행하게, 또한, 상기 제 1 세트와 교차하여 배치되어 있는 청구항 1 내지 10 중의 어느 하나에 기재된 반도체 장치.
(부기 12) 상기 제 1 세트는 제 1 도전층에 의해 형성되고, 상기 제 2 세트는 제 1 도전층과 상이한 레벨의 제 2 도전층에 의해 형성되어 있는 청구항 11에 기재된 반도체 장치.
(부기 13) 상기 축적 전극은, 상기 제 1 및 제 2 도전층과 상이한 레벨의 제 3 도전층에 의해 형성되어 있는 청구항 12에 기재된 반도체 장치.
(부기 14) 반도체 기판 상에 형성되고, 메모리 소자와 논리 소자를 포함한 동일 또는 대칭적인 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가, 제 1 활성 영역에 형성되어, 제 1 트랜지스터와 축적 전극을 구비한 커패시터를 갖는 DRAM 셀과, 제 2 활성 영역에 형성되어, 제 2 및 제 3 게이트 전극을 구비한 직렬 접속된 제 2 및 제 3 트랜지스터를 갖는 논리 소자와, DRAM 커패시터의 축적 전극 아래쪽에 형성되어, 축적 전극과 제 3 게이트 전극을 접속하는 도전성 접속 부재를 갖는 반도체 장치.
상술한 바와 같이, 본 발명에 의하면, 효율적인 구성을 갖는 메모리 소자와 논리 소자를 포함한 기본 단위를 복수개 포함하는 반도체 장치가 제공된다.
또한, CAM의 집적도를 향상시켜, 제조 공정을 안정화할 수 있다.

Claims (10)

  1. 반도체 기판과, 상기 반도체 기판 상에 형성되어, 메모리 소자와 논리 소자를 형성하고, 동일 또는 대칭적인 평면 형상을 갖는 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가,
    상기 반도체 기판의 표면에 형성되어, 제 1 및 제 2 활성 영역을 획정(劃定)하는 아이솔레이션(isolation) 절연 영역과,
    상기 제 1 활성 영역 상을 횡단하여 형성된 제 1 게이트 전극과, 상기 제 1 활성 영역 내에서 상기 제 1 게이트 전극의 양쪽에 형성된 한쌍의 제 1 소스/드레인 영역을 갖는 전송 트랜지스터와,
    상기 제 1 게이트 전극에 접속된 워드 라인과,
    상기 한쌍의 제 1 소스/드레인 영역의 한쪽에 접속된 비트 라인과,
    상기 제 2 활성 영역 상을 횡단하여 형성된 제 2 및 제 3 게이트 전극과,
    상기 제 2 활성 영역 내에서 상기 제 2 및 제 3 게이트 전극의 중간에 형성된 접속 노드와, 상기 제 2 및 제 3 게이트 전극의 외측에 형성된 한쌍의 제 2 소스/드레인 영역을 포함한 직렬 접속 트랜지스터와,
    상기 한쌍의 제 2 소스/드레인 영역의 한쪽에 접속된 제 1 신호선과,
    상기 한쌍의 제 2 소스/드레인 영역의 다른 쪽에 접속된 제 2 신호선과,
    상기 제 2 게이트 전극에 접속된 제 3 신호선과,
    상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽 및 상기 제 3 게이트 전극의 적어도 일부의 위쪽을 포함한 영역에 형성된 축적 전극과,
    상기 축적 전극의 표면 상에 형성된 커패시터 유전체막과,
    상기 커패시터 유전체막 상에 형성된 대향 전극과,
    상기 축적 전극 아래쪽에 형성되어, 상기 축적 전극과 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽을 접속하는 제 1 도전성 접속 부재와,
    상기 축적 전극 아래쪽에 형성되어, 상기 축적 전극과 상기 제 3 게이트 전극을 접속하는 제 2 도전성 접속 부재를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 도전성 접속 부재는 일체화된 도전성 접속 부재인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 비트 라인은 상기 제 1 및 제 2 도전성 접속 부재 사이에 배치되어 있는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 제 2 활성 영역에 형성된 접속 노드 및 한쌍의 제 2 소스/드레인 영역의 불순물 농도는, 상기 제 1 활성 영역에 형성된 한쌍의 제 1 소스/드레인 영역의 불순물 농도보다도 고농도인 반도체 장치.
  5. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 제 1 접속 부재는, 상기 한쌍의 제 1 소스/드레인 영역의 다른 쪽 상에 형성된 도전성 플러그와 상기 도전성 플러그 상에 형성되고, 상기 축적 전극과 동일한 재료로 형성된 제 1 축적 전극 연장부를 포함하는 반도체 장치.
  6. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 복수의 단위 구조 외측의 영역에 형성된 상기 비트 라인을 구동하는 비트 라인 드라이버와, 상기 워드 라인을 구동하는 워드 라인 드라이버와, 상기 제 1 신호선의 전위에 대하여 상기 제 2 신호선을 예비 충전하고, 예비 충전 후의 전압을 검출하는 매치 라인 드라이버와, 상기 제 3 신호선을 구동하는 데이터 버스 드라이버를 더 갖는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 게이트 전극은, 상기 제 2 활성 영역 상에 게이트 절연막을 개재시켜 형성된 진성(眞性) 게이트 전극부와 상기 아이솔레이션 절연 영역 상에 형성되어 확대된 폭을 갖는 콘택트부를 가지며, 상기 제 2 도전성 접속 부재는 상기 콘택트부에 접촉하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 3 게이트 전극은 직선 상으로 뻗어 있고, 상기 제 1 활성 영역은 상기 콘택트부에 근접하여 동일 직선 상으로 뻗어 있는 반도체 장치.
  9. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 워드 라인, 상기 비트 라인, 상기 제 1, 제 2, 제 3 신호선 중 2개의 제 1 세트는 전체적으로 서로 평행하게 배치되고, 나머지 3개 중의 적어도 2개의 제 2 세트는 전체적으로 서로 평행하게, 또한, 상기 제 1 세트와 교차하여 배치되어 있는 반도체 장치.
  10. 반도체 기판 상에 형성되고, 메모리 소자와 논리 소자를 포함한 동일 또는 대칭적인 복수의 단위 구조를 갖는 반도체 장치로서, 각 단위 구조가,
    제 1 활성 영역에 형성되어, 제 1 트랜지스터와 축적 전극을 구비한 커패시터를 갖는 DRAM 셀과,
    제 2 활성 영역에 형성되어, 제 2 및 제 3 게이트 전극을 구비한 직렬 접속된 제 2 및 제 3 트랜지스터를 갖는 논리 소자와,
    DRAM 커패시터의 축적 전극 아래쪽에 형성되어, 축적 전극과 제 3 게이트 전극을 접속하는 도전성 접속 부재를 갖는 반도체 장치.
KR1020010000209A 2000-05-26 2001-01-03 반도체 장치 KR100704252B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000155585A JP2001338990A (ja) 2000-05-26 2000-05-26 半導体装置
JP2000-155585 2000-05-26

Publications (2)

Publication Number Publication Date
KR20010107522A KR20010107522A (ko) 2001-12-07
KR100704252B1 true KR100704252B1 (ko) 2007-04-06

Family

ID=18660511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010000209A KR100704252B1 (ko) 2000-05-26 2001-01-03 반도체 장치

Country Status (5)

Country Link
US (1) US6529397B2 (ko)
EP (1) EP1158529A1 (ko)
JP (1) JP2001338990A (ko)
KR (1) KR100704252B1 (ko)
TW (1) TW531849B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101088646B1 (ko) 2008-07-31 2011-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9666719B2 (en) 2008-07-31 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US12034064B2 (en) 2008-07-31 2024-07-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7408218B2 (en) 2001-12-14 2008-08-05 Renesas Technology Corporation Semiconductor device having plural dram memory cells and a logic circuit
US6706635B2 (en) * 2002-06-05 2004-03-16 Texas Instruments Incorporated Innovative method to build a high precision analog capacitor with low voltage coefficient and hysteresis
US6744654B2 (en) * 2002-08-21 2004-06-01 Micron Technology, Inc. High density dynamic ternary-CAM memory architecture
JP4602635B2 (ja) * 2002-10-03 2010-12-22 富士通セミコンダクター株式会社 半導体装置
JP2005032991A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 半導体装置
KR100604911B1 (ko) * 2004-10-20 2006-07-28 삼성전자주식회사 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법
US7714315B2 (en) * 2006-02-07 2010-05-11 Qimonda North America Corp. Thermal isolation of phase change memory cells
CN102576738B (zh) 2009-10-16 2015-06-03 株式会社半导体能源研究所 逻辑电路和半导体器件
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
KR102358481B1 (ko) * 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933363A (en) * 1996-08-02 1999-08-03 Nec Corporation Associative memory having comparator for detecting data match signal
US5949696A (en) * 1997-06-30 1999-09-07 Cypress Semiconductor Corporation Differential dynamic content addressable memory and high speed network address filtering
WO2000060604A1 (en) * 1999-03-31 2000-10-12 Mosaid Technologies Incorporated Dynamic content addressable memory cell

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247919A (en) 1979-06-15 1981-01-27 Texas Instruments Incorporated Low power quasi-static storage cell
US5196910A (en) 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
US4791606A (en) 1987-09-01 1988-12-13 Triad Semiconductors International Bv High density CMOS dynamic CAM cell
KR100212098B1 (ko) 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
US5346834A (en) * 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US5146300A (en) 1989-11-27 1992-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor
JPH088342B2 (ja) * 1989-11-27 1996-01-29 三菱電機株式会社 半導体集積回路装置
JPH0669449A (ja) 1992-08-18 1994-03-11 Sony Corp ダイナミックｒａｍの配線構造およびその製造方法
US5432356A (en) * 1993-04-02 1995-07-11 Fujitsu Limited Semiconductor heterojunction floating layer memory device and method for storing information in the same
JP3914618B2 (ja) * 1997-09-24 2007-05-16 エルピーダメモリ株式会社 半導体集積回路装置
JPH11111974A (ja) * 1997-09-30 1999-04-23 Matsushita Electron Corp 半導体装置およびその製造方法
US6072711A (en) * 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
JPH11224495A (ja) * 1998-02-05 1999-08-17 Hitachi Ltd 半導体集積回路装置
JPH11243180A (ja) * 1998-02-25 1999-09-07 Sony Corp 半導体装置の製造方法
JPH11274321A (ja) * 1998-03-25 1999-10-08 Citizen Watch Co Ltd メモリ素子の構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5933363A (en) * 1996-08-02 1999-08-03 Nec Corporation Associative memory having comparator for detecting data match signal
US5949696A (en) * 1997-06-30 1999-09-07 Cypress Semiconductor Corporation Differential dynamic content addressable memory and high speed network address filtering
WO2000060604A1 (en) * 1999-03-31 2000-10-12 Mosaid Technologies Incorporated Dynamic content addressable memory cell

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101088646B1 (ko) 2008-07-31 2011-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8129717B2 (en) 2008-07-31 2012-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8729544B2 (en) 2008-07-31 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9087745B2 (en) 2008-07-31 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9111804B2 (en) 2008-07-31 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9666719B2 (en) 2008-07-31 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10559695B2 (en) 2008-07-31 2020-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10930792B2 (en) 2008-07-31 2021-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10937897B2 (en) 2008-07-31 2021-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US12034064B2 (en) 2008-07-31 2024-07-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20010046151A1 (en) 2001-11-29
JP2001338990A (ja) 2001-12-07
US6529397B2 (en) 2003-03-04
EP1158529A1 (en) 2001-11-28
KR20010107522A (ko) 2001-12-07
TW531849B (en) 2003-05-11

Similar Documents

Publication Publication Date Title
KR100734495B1 (ko) 반도체 장치
US6107642A (en) SRAM cell with thin film transistor using two polysilicon layers
KR100297456B1 (ko) 메모리디바이스에비트를저장,제거및판독하는방법
CN101286517B (zh) 包含电容器的集成电路装置及制造方法
US7196368B2 (en) Semiconductor memory arrangements with crown shaped capacitor arrangements trenched in interlayer dielectric film
US6413821B1 (en) Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US7408224B2 (en) Vertical transistor structure for use in semiconductor device and method of forming the same
JP3079015B2 (ja) Ｓｒａｍおよびその製造方法
US5300814A (en) Semiconductor device having a semiconductor substrate with reduced step between memory cells
US5798551A (en) Semiconductor integrated circuit device and method of manufacturing the same
US20050224895A1 (en) Semiconductor memory device and manufacturing method thereof
KR100704252B1 (ko) 반도체 장치
JPH0775247B2 (ja) 半導体記憶装置
US5977580A (en) Memory device and fabrication method thereof
JP2002289703A (ja) 半導体記憶装置およびその製造方法
US5606189A (en) Dynamic RAM trench capacitor device with contact strap
US5463236A (en) Semiconductor memory device having improved isolation structure among memory cells
JP2000208729A (ja) 半導体装置およびその製造方法
US5057893A (en) Static RAM cell with soft error immunity
US6316306B1 (en) Memory cell array in a dynamic random access memory and method for fabricating the same
US5686334A (en) Method of making SRAM cell with thin film transistor using two polysilicon layers
US7262107B2 (en) Capacitor structure for a logic process
JP4602635B2 (ja) 半導体装置
JP2000114475A (ja) スタックトキャパシタメモリセルおよびその製造方法
JP2007129250A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130304

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee