TW531849B

TW531849B - Memory-logic semiconductor device

Info

Publication number: TW531849B
Application number: TW090110312A
Authority: TW
Inventors: Shigetoshi Takeda; Taiji Ema; Peter Bruce Gillingham
Original assignee: Fujitsu Ltd
Priority date: 2000-05-26
Filing date: 2001-04-30
Publication date: 2003-05-11
Also published as: US20010046151A1; EP1158529A1; JP2001338990A; US6529397B2; KR100704252B1; KR20010107522A

Description

531849 A7 B7 五、發明說明（i ), (請先閱讀背面之注意事項再填寫本頁) 本申請案係基於2000年5月26日提申之日本專利申請案第2000-155585號，其整個内容係併於此作參考。發明背景 a) 發明領域本發明係有關於半導體元件，而更特定言之，係有關於具有多個基礎單元之半導體元件，各單元含有在相同半導體基材上之記憶晶胞與邏輯晶胞。 b) 相關技藝描述内容定址記憶體（CAM)已變得值得注意，以實現資料處理系統之高度精密化與高速度。CAM具有邏輯晶胞可偵測儲存於記憶晶胞内之内容與外部供應資料間匹配的功能。記憶晶胞一般係由SRAM構成。經濟部智慧財產局員工消費合作社印製本案發明人之一者已提出一具有記憶晶胞係由動態隨機存取記憶體（DRAM)所製成之結構的CAM。具有此結構，基礎單元之記憶晶胞可由二存取電晶體、二電容器，及四搜尋/比較電晶體所製成（對三元CAM 而言）。然而，尚未建立CAM之最有效結構及其製造技術。發明概述本發明之一目的在於提供一種具有多個基礎單元之半導體元件，各單元含有在相同半導體基材之記憶本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 531849 A7 B7 五、發明說明（5 ) (請先閱讀背面之注意事項再填寫本頁) 在電容器Ca與Cb之儲存電極的電壓係被施加至邏輯電路之電晶體Qa與Qb之閘極電極。邏輯電路之電晶體Qa與Qb之開/關狀態係因此由在電容器Ca與Cb之儲存電極的電壓來控制。電晶體 Pa與Pb之閘極電極係連接至攜載欲與儲存在CAM晶胞内之資料相比較之搜尋資料的資料母線DB與/DB。電晶體P (Pa，Pb)與Q (Qa，Qb)的配置可改變如第 1C圖所示。於搜尋與比較操作中，匹配線ML係預放電至邏輯高準位，而訊問與其互補訊問係被輸入至資料母線DB 與/DB。隨後電晶體Pa與Pb之一者開啟，而另一者關閉。設若串聯連接至開啟之電晶體Pa或Pb之電晶體 Qa或Qb為開啟的，預充電之匹配線ML之電壓係被放電至接地線，使得匹配線ML之電壓改變，顯示搜尋與儲存資料間之匹配以經發生，換言之，稱為相配 (fit) 〇經濟部智慧財產局員工消費合作社印製設若串聯至開啟之電晶體Pa或Pb的電晶體Qa或 Qb為關閉的，匹配線ML將不會放電，使得匹配線 ML之電壓維持於預充電狀態，顯示不匹配或失配 (miss)。匹配線ML之電壓係因此由連接至高狀態記憶體（Ca或Cb)之串聯連接來控制。連接至記憶晶胞MC之位元線BL與/BL係被連接至一位元線驅動電路BLD，而字元線WL係被連接至一字元線驅動電路WLD。資料母線DB與/DB係被連本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 531849 A7 B7 五、發明說明（6 ) (請先閱讀背面之注意事項再填寫本頁) 接至一資料母線驅動電路DBD，而匹配線ML係被連接至一匹配線驅動電路MLD。資料母線驅動電路DBD 可為本身之終點，對此，一外部訊號為輸入，或者為一用於暫時儲存外部訊號之緩衝電路。第1B圖例示說明顯示在第1A圖中之CAM晶胞單元的邏輯功能。DRAM列場效（row field)顯示記憶晶胞MC，或更特定言之，DRAM之電容器Ca或Cb的電荷狀態。當電容器Ca被充電至高電壓時，其顯示一高（H)狀態，同時當其被充電至低電壓時，其顯示一低 (L)狀態。電容器Cb通常係儲存相對於電容器Ca内之訊號的互補訊號。當DRAM，或更特定言之，電容器Ca為高（H)狀態時，電晶體Qa為開啟，而電晶體Qb為關閉。因此，僅當串聯至開啟之電晶體Qa之電晶體Pa變成為開啟時（僅當資料母線DB變成為高狀態時），匹配線 ML之電壓係被放電至接地線。亦即，當資料母線DB 之電壓為高（H)狀態時，匹配線ML為低(L)狀態。經濟部智慧財產局員工消費合作社印製設若DRAM為低狀態時，電容器Cb係儲存高狀態電壓，而電晶體Qb變成為開啟。因此，僅當串聯至開啟之電晶體Qb之電晶體Pb變成為開啟時（僅當資料母線/DB變成為高狀態時），匹配線ML之電壓係被放電，並顯示低（L)狀態。於上述二例子外之其他例子中，匹配線ML之電壓係被維持在高（H)狀態。在當二 DRAM皆為低(L)狀態之例子中，無論資料母線DB之本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 531849 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7 ) 狀態為何，匹配線ML係被維持在高（Η)狀態。此即稱為π無關（don’t care)’’。此電路可亦達成此（三元邏輯）。此邏輯計算係概述於顯示在第1B圖中之表格。在第1A圖中，重覆單元U與/U係為對稱的結構。在實際的半導體元件中，較佳係使用具有相同結構或左/右兩邊對稱結構之重覆單元U與/U。第2A與2B圖係顯示一在第1A圖中之重覆單元U 之配置實例。第2A圖係顯示由形成在半導體基材表面上之隔離區域所界定之作用區域與橫越該作用區域之閘極電極。於半導體基材表面上，係形成一用於元件隔離之場效絕佳薄膜FOX，以構成隔離區域。該場效絕緣薄膜FOX可為經由矽之局部氧化（LOCOS)或淺溝渠隔離（STI)所形成之氧化矽薄膜。未形成有場效絕緣薄膜FOX之區域為作用區域 AMR與ARL。作用區域ARM為形成記憶元件之區域，而作用區域ARL為形成邏輯元件之區域。在2A圖中，作用區域ARM於重覆單元上方以水平方向延伸，而作用區域ARL於重覆單元上以垂直方向延伸。在閘極絕緣薄膜（諸如氧化矽薄膜）形成於作用區域上後，係沈積一多晶矽層。藉由將閘極絕緣薄膜與多晶矽層形成圖案，係形成閘極電極G1與G2、亦作為閘極電極之字元線WL與資料母線DB。在第2A圖中，字元線WL係於垂直方向延伸，橫越作用區域ARM。於作用區域ARL内，沿著垂直方向本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂： ;線_ -10- 531849 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（8 ) 自資料母線DB分枝之分離的閘極電極G1與閘極電極 G2係形成以水平方向延伸。分離的閘極電極G1係以相同於記憶元件作用區域ARM的方向延伸，並形成一寬度增加之在場效絕緣薄膜FOX上的接觸區域。第2B圖顯示由第2 A圖改變之配置，其藉由將第一絕緣薄膜沈積於具有閘極電極與其等類似之物的基材上、形成穿過該第一絕緣薄膜之必需的接觸孔，並於該第一絕緣薄膜上形成導電性材料（如多晶矽）之訊號線。該訊號線係電氣連接至以十字符號表示之位置的作用區域底下。接電線GND與匹配線ML係以水平方向延伸，並被連接至在其相對端之邏輯元件作用區域ARL。位元線BL係形成於接地線GND與匹配線 ML之間，並被連接至在記憶元件作用區域ARM内之源極/汲極區域之一者。自位元線接點之左方區域係屬於左重覆單元。亦即，以水平方向相鄰之二重覆單元係被建構成左/右兩邊對稱，而單一位元線接點係被二重覆單元分享。在以第二絕緣薄膜覆蓋訊號線GND、BL與ML 後，形成穿過該第二絕緣薄膜之接觸孔，以曝露在記憶元件作用區域内之另一源極/汲極區域與分離之閘極電極G1之接觸區域。以虛線表示之電容器儲存電極 SN係形成於第二絕緣薄膜上，該電極SN係充填接觸孔之内部。儲存電極SN係連接至記憶元件電晶體之另一源極/汲極區域與邏輯元件之分離的閘極電極G1，以本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂： -1線- -11- 531849 A7 五、發明說明（電氣連接該另一源極/汲極區域與閘極電極Gi。電容器 W電薄膜與相對電極係被形成，以形成如第丨入圖所示之重覆單元。苐2C圖係顯示一在基材平面上之重覆單元之配置的例子。重覆單元1；11與Un係被建構成相對於其等之邊緣線呈左/右兩邊對稱，以形成單一 CAM晶胞。重覆單元1113與亦以類似方式建構。重覆單元1；12與 Ui3可具有左/右兩邊對稱的結構或相同的結構。重覆單元Uu與Uu可具有相同的結構。重覆單70 un、Uu···與重覆單元Un、U22···係被建構成相對於其等之邊緣線呈上/下兩邊對稱。相對於重覆單元1½、I；22·.·，重覆單元仏丨、U32···可具有上/下兩邊對稱結構或相同的結構。重覆單元U"、u12…與重覆單元Un、U22…可具有相同的結構。第3圖係顯示顯示在第2B圖中之沿單點鏈線 ΪΠ-ΙΙΙ之截面結構圖。在形成有必需井之矽基材丨之表面層内，係形成兀件分離區域，如溝渠，一氧化矽薄膜係被沈積，而後以化學機械拋光（CMP)或其等類似之技術平坦化基材之表面’以形成STI之元件分離場效絕緣區域 (FOX)2。一閘極氧化物薄膜3係形成於由場效絕緣區域2所定義之作用區域之表面上。在此閘極氧化物薄膜3上，一多晶矽薄膜係被沈積並形成圖案，以形成一閘極電極5(含有諸如字元線之訊號線）。本紙張尺度適财關家標準（CNS)A4 χ挪公髮 531849

五、發明說明（1()) 於形成閘極電極5後，若有需要，藉由以光阻圖案覆蓋一非必需區域，n型雜質係被摻入該半導體基材 1内，以形成邏輯元件源極/汲極區域7與記憶元件源極/汲極區域8。設若執行不同的離子植入，可設定邏輯元件與記憶元件電晶體之最佳雜質濃度。較佳係將邏輯元件源極/汲極區域7之雜質濃度設定較記憶元件源極/汲極區域8之雜質濃度高如一次方的大小。以化學蒸汽沈積法（CVD)形成一 CVD氧化物薄膜 11 ,覆蓋该閘極電極5。提供平坦化功能之氧化石夕薄膜 12係形成於>5夕基材1上。可使用平坦化熱處理 (reflow)、CMP或其等類似之技術。於形成平坦化的氧化石夕薄膜12後，藉由使用光阻罩模形成穿過氧化薄膜 12與11之接觸孔13。導電性薄膜14，如多晶矽、石夕化鎢（WSi)或鎢，係沈積於絕緣薄膜12上，並形成圖案，以形成接地線GND (未示出）、位元線bl與匹配線ML、充填接觸孔之導電性薄膜14。經濟部智慧財產局員工消費合作社印製絕緣薄膜15，如硼磷矽酸鹽玻璃（bpsg)，係沈積於佈線14上，而用於電容器儲存電極之接觸孔μ係藉由使用光阻罩模而形成穿過絕緣薄膜15、12與11。導電性層，如多晶矽，係沈積於形成有接觸孔之絕緣薄膜15上，並形成圖案，以形成儲存電極丨7。多晶石夕係充填於接觸孔16内。電氣連接在一起之連接區域CTM與CTL係形成在儲存電極17之底表面上。連接區域CTM係將儲存電本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13- 531849 A7 B7 五、發明說明（ 11 經濟部智慧財產局員工消費合作社印製極SN之底表面連接至記憶元件之源極/汲極區域8之一者。連接區域CTL·係將儲存電極SN之底表面連接至邏輯7G件之閘極電極5 (G1)。一電容器介電薄膜係形成於整個基材表面上，而一晶胞平板（相對）電極 19係形成於其上。於上述方法中，係形成重覆單元U。可形成具有相同結構或兩邊對稱結構之其他重覆單元。第4A至4E圖係例示說明顯示在第3圖中之半導體元件之製造方法的截面圖。如第4A圖所示，在矽基材1之表面上，係形成一用於元件分離之場效絕緣薄膜（F〇x)2。舉例而言，該場效氧化物薄膜係藉由將氮化矽薄膜圖案形成在緩衝氧化薄膜上之對應於作用區域之區域内，而後執行矽之局部氧化（LOCOS)而形成。另一可供選擇的是，可使用淺溝渠隔離（STI)。於此狀況下，光阻圖案係形成於石夕基材1上，而元件分離溝渠係經由蝕刻形成。隨後’一氧化矽薄膜係沈積充填該溝渠，而表面係以CMP 或類似之技術加以平坦化。於形成場效絕緣薄膜2後，當需要時，雜質離子係被植入用於形成n型與p型井以及電晶體啟始值調整。藉由以光阻圖案分離記憶元件區域與邏輯元件區域’可執行不同的離子植入。於此狀況下，較佳係執行離子植入，使得記憶元件之偏特性（〇ff_ characteristics)得以改良，且邏輯元件之操作速度得訂線以 -14- 531849 A7 --~--—-1 __ 五、發明說明（12 ) 增加。在用於啟始值調整之離子植入後，經由熱氧化或類似之技術於具有以場效絕緣薄膜2界定之曝露矽表面之作用區域内形成閘極氧化物薄膜3。如第4B圖所示，一導電性薄膜，如多晶矽，係沈積於半導體基材之整個表面上。設若欲藉由使用一具有對應於形成有n通道M〇s電晶體之區域之開口的光阻罩模來併入一 CM〇S結構，η型雜質離子p係被植入。以此等離子植入，η通道M〇s電晶體之電極係變成η型，以形成表面通道M〇s電晶體，而p通道M〇s 電晶體之電極係變成p型，以形成表面通道M〇S電晶體。其後，藉由使用形成在導電性薄膜上之光阻罩模，導電性薄膜係被形成圖案，以形成閘極電極5(含有訊號線）。隨後’藉由使用覆蓋記憶元件區域與邏輯p_M〇s 區域之光阻罩模23，η型雜質離子As係以1〇 keV之加速能與5 X l〇14cm-2之劑量植入邏輯元件區域内。接著’以光阻罩模覆蓋記憶元件區域與邏輯n_M〇s區域，P型雜質離子B係以5 keV之加速能與3 X l〇14cm·2 之劑量植入邏輯區域内。以此等離子植入，係形成在 CAM區域内之邏輯元件的源極/汲極區域7。如第4C圖所示，覆蓋邏輯元件區域之光阻圖案係形成於半導體基材之表面上。藉由使用此光阻罩模 24，n型雜質離子p係以30 keV之加速能與3 X l〇13cm-2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 1 . 線- 經濟部智慧財產局員工消費合作社印製 -15- 531849 A7

五、發明說明（^ ) 之劑量植入記憶元件區域内，以形成在閘極電極5之兩側上的源極/汲極區域8。控制離子植入，使得在記憶元件區域内之M〇S電晶體之源極/汲極區域8的雜質濃度係較在邏輯元件區域内之MOS電晶體之源極/汲極區域7b者為低，而離子植入之加速能係較在邏輯區域内者為高。以此雜質濃度與深度控制，可改良記憶元件之保留特性，並提升邏輯元件之操作速度。以第4B與4C圖例示說明之離子植入可以相同的程序執行。如第4D圖所示，一氧化矽薄膜u係藉由化學蒸沈積法（CVD)而沈積在石夕基材之整個表面上，覆蓋閘極電極5。可形成氮化物薄膜或氧化物薄膜與氮化物薄膜之層合薄膜來取代氧化物薄膜。一提供平坦化功能之氧化石夕薄膜12係被形成於石夕基材1上。舉例而言，係沈積使用四乙氧基矽烷（TEOS)之硼磷矽酸鹽玻璃 (BPSG)薄膜或氧化矽薄膜。經濟部智慧財產局員工消費合作社印製平坦化熱處理（reflow)或CMP可用於表面平坦化。二層結構之層階間絕緣薄膜可改變為三層結構。在此狀況下，可使用氧化矽薄膜、氮化矽薄膜與氧化石夕薄膜或其他薄膜之層合來取代二氧化石夕薄膜。如第4E圖所示，藉由使用光阻罩模，接觸孔13 係形成穿過氧化矽薄膜12與U。成長一導電性薄膜，以形成一佈線層，充填或部分佔據該接觸孔。該導電性薄膜可為一 P摻雜的多晶矽薄膜、WSi薄膜。一光

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阻罩模係形成於該佈線層上，且該佈線層係被形成圖案，以形成佈線圖案14。顯示於第4E圖之左側上的佈線圖案14為一位元線BL，而顯示於右側上的佈線圖案14為一匹配線ML。佈線層可為單一層，如多晶係薄膜，三層，如Ti 層、TiN層與W層之層合，或為四層或更多層之層合。佈線層之材料可為任何給予所欲導電性與類似性質之材料。、其後，一絕緣薄膜15 (第3圖）係形成於絕緣薄膜 12上，覆蓋該佈線14。於形成用於電容器之接觸孔後，一導電性薄膜，如多晶矽，係沈積於該絕緣薄膜15上，並被形成圖案，以形成儲存電極與連接端點。其後，形成一電谷器介電薄膜與一晶胞平板電極，以完成一 CAM晶胞。於顯示在第2A與2B圖之結構中，係形成用於記憶元件之源極/汲極區域中一者與邏輯元件之閘極電極中之一者的接觸孔。可以單一接觸孔之結構取代此二接觸孔之結構。經濟部智慧財產局員工消費合作社印製第5圖顯示連接記憶元件之源極/汲極區域中一者與邏輯元件之閘極電極中之一者的單一接觸孔結構。一接觸孔16係以接觸孔覆蓋記憶元件之作用區域 ARM之端部與邏輯元件之閘極電極gi之接觸部分的方式形成穿過絕緣薄膜。一連接端點CTJ係充填於接觸孔16内。連接端點CTJ係電氣連接記憶元件之源極本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） -17- 發明說明（15) /汲極區域中之一者、儲存電極與邏輯元件之閘極電極 G1中之一者。其他結構係類似於該等顯示在第2A與 2B圖中之結構。 … 第6圖係呈現沿顯示在第5圖内之XI-XI線的截面結構圖。接觸孔16係作為_在第3 ®内之二接觸孔 16的功能，並具有較廣的截面積。記憶元件之源極/ 汲極區域8與邏輯元件之_電極⑺中之—者係於接觸孔16之底部曝露。連接端點CTJ係形成充填該接觸孔16並電氣連接源極/汲極區域8與閘極電極⑺中之一者。其他結構係類似於該等顯示在第3圖中者 —第7圖顯示部分使用插塞之連接端點的結構。儘官-金屬石夕化層係形成於邏輯元件M 〇 s電晶體之源極 /汲極區域上，但其未形成於閘極電極上。如所不，類似於上述實施例，一場效絕緣薄膜2 與-閘極絕緣薄膜3係形成於一半導體基材i上。、一閘極電極5係形成於該閘極絕緣薄膜3上，閘極電極5 之頂表面與側表面係以氮化矽薄膜Ua覆蓋。一氧化石夕薄膜lib係形成於該基材上方，覆蓋該氮切薄膜。亂化梦薄冑11a與氧化梦薄膜Ub係統稱為第一絕緣薄膜11。接觸孔係於記憶元件之源極/汲極區域上方的區域内形成穿過第一絕緣薄膜u，曝露閘極電極側壁上之氮化矽薄膜。例如，多晶矽或鎢之導電性插塞31與32 係充填於此等接觸孔内。 531849 A7

五、發明說明（17) 充填該接觸孔16。-儲存電才亟㈣、以及連接端點ctm 與CTL係以-般的光微影程序形成。一電容器介電薄膜18與一晶胞平板電極19係形成覆蓋該儲存電極，以形成一 CAM晶胞。設若形成電容器之儲存節點SN的導電性層17到達插塞32之上表面，其係充分於記憶元件區域内，使得連接端點可被形成地更可靠。於接觸孔蝕刻期間，插塞32之上表面可形成有以虛線表面之溝渠。類似於顯示在第5圖中之結構，且亦在使用插塞之狀況下，可使用單一連接端點，來連接記憶元件之源極/汲極區域與邏輯元件之閘極電極G1中之一者。第8圖係顯示此連接之結構。插塞31與32係具有相同於顯示在第7圖内之實施例的結構。插塞32之上表面可具有以#刻程序所形成之步階，以形成CTJ 接觸孔。一覆蓋插塞32與閘極電極G1兩者之接觸孔係被形成，而一連接端點CTj係形成充填該接觸孔。此一般連接端點CTJ係電氣連接儲存電極i 7、插塞32 與閘極電極G1。其他結構係類似於顯示在第7圖中者。第9A至9E圖係例示說明製造顯示在第7與8圖中之CAM結構的程序。以下將描述用於顯示在第8圖中之CAM結構的製造程序。如第9A圖所示，類似於上述實施例，在一石夕基材 1之表面上，一場效絕緣薄膜2與一閘極氧化物薄膜3 係被形成。於形成閘極氧化物薄膜3後，一由多晶石夕 >紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） -20-

薄膜5與氮切_ 6卿叙層合層係形成於該石夕基材表面上方。薄膜5可為多晶⑦與WSi之層合層取代，而氮化矽薄膜可為Si%薄膜所取代。一光阻罩模係形成於該氮切薄膜6之表面上，謂多晶♦薄膜5 與氮化矽薄膜6以相同的形狀形成圖案。其後，該光阻罩模係被去除。如第9B圖所示，藉由使用光阻罩模，對記憶元件區域與邏輯元件區域執行不同的離子植入。因此形成在邏輯元件區域内之低雜質濃度源極/汲極區域7a與在記憶元件區域内之源極/汲極區域8。其後，一氮化矽薄膜11係沈積於矽基材之表面上，並藉由以一光阻罩模覆蓋記憶元件區域執行非等向性蝕刻。經濟部智慧財產局員工消費合作社印製於邏輯元件區域中，在源極/汲極區域7上之氮化矽薄膜11a係被移除，以於閘極電極5之側壁上留下側間隔物。氮化矽薄膜lla係與底下的氮化矽薄膜6 整合在一起’而閘極電極之上表面與側表面係以氮化石夕薄膜加以覆蓋。為了纟會圖方便，此等氮化石夕薄膜6 與11 a係統以11 a表示。一步階係形成於氮化石夕薄膜 lla上之邏輯元件區域與記憶元件區域間的邊界上，步階之高度係對應於以非等向性蝕刻之蝕刻量。如第9C圖所示，在具有側間隔物之邏輯元件區域内，η型雜質離子，如As離子，係進一步被植入。設若欲併入一 CMOS結構，藉由使用光阻罩模對η通道 MOS區域與ρ通道MOS區域執行不同的離子植入。本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） -21- A7 五、 B7 發明說明（ 19 其後，光阻罩模係被去除。具有LDD結構之源極/沒極區域係因此形成於具妹職元件區域之源極/汲極區域内為高之雜質濃度的邏輯元件區域内。該記憶元件區域之源極/汲極區域8係被維持在低雜質濃度，使得記憶體之保留特性可維持在高度。訂如第9D圖所示，另一絕緣薄膜m係形成於該石夕基材表面上方。舉例而言，係形成—氮化石夕薄膜與 BPSG薄膜之層合層，並執行一平坦化熱處理，以平坦化該絕緣薄膜之表面。可使用—CVD氧切薄膜、諸如氧化矽薄膜與氮化矽薄膜之層合層來取代氮化矽薄膜可執行CMP來取代平坦化熱處理，或於平坦化熱處理後，執行CMP以使表面平坦化。線經濟部智慧財產局員工消費合作社印製一光阻罩模係形成於絕緣薄膜lib上，並形成曝露。己隐元件區域之源極/汲極區域8之接觸孔。於此接觸孔形成程序中，覆蓋閘極電極之氮化矽薄膜係實行一自動對準接觸孔形成程序。其後，光阻罩模係被去除，而後沈積一摻雜有η型雜質（如ρ)之多晶矽薄膜。此位在絕緣薄膜lib上之導電性薄膜係以CMp去除，以形成插塞31與32。如第9E圖所示，一絕緣薄膜12，如一氧化矽薄膜，係形成於絕緣薄膜llb上，並藉由使用光阻罩模形成接觸孔13。一多晶矽薄膜、一多晶矽薄膜與Wsi薄膜所形成之層合薄膜或其等類似之物係形成於具有接觸孔之絕緣薄膜12上，並藉由使用光阻罩模形成圖案，本紙張尺度刺t ®國^?7^14規格⑽x297公爱) -22- 531849

以形成佈線層14。 -層階間絕緣薄膜15 (第7與8圖），如氧化石夕薄膜與BPSG薄膜係被沈積，並平坦化熱處理，以平坦化其表面。其後可執行CMp。接觸孔係藉由使用光阻罩模而形成。依據光阻罩模的形狀，可選擇性形成顯示在第7或8圖内之結構。一多晶矽層係沈積充填於該接觸孔。該多晶矽薄膜係被形成圖案，以形成儲存電極SN與連接端點cT (CTM、CTL、CTJ)。隨後，一電容器介電薄膜18與多晶矽薄膜19係被沈積並形成圖案，以形成儲存電容器結構。若有需要，係形成一如BPSG之絕緣薄膜，以 CMP平坦化熱處理與平坦化，形成接觸孔與佈線層，以完成CAM。 CAM之重覆單元之結構係非限制於顯示在第2B 與5圖中者。經濟部智慧財產局員工消費合作社印製第10圖係顯示CAM之配置的改良。與顯示在第 2B圖中之結構相較，邏輯元件之分離的閘極電極G1 的位置係與連接至資料母線DB之閘極電極G2之位置互換。等效電路係顯示於第1C圖内。字元線WL係被彎曲，以環繞位元線接點。記憶區域之作用區域ARM 係含有平行於訊號線GND、BL與ML之相對區域、以及於相對區域間之斜線區域。較佳係作用區域一般垂直於字元線WL。類似於顯示在第5圖中之實施例，在作用區域本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- 531849 A7 B7 五、發明說明（21) (請先閱讀背面之注意事項再填寫本頁) ARM内之源極/汲極區域中之一者與邏輯元件之分離的閘極電極G1係以形成在接觸孔内之連接端點CTJ 來連接。其他結構係類似於顯示在第2B圖内者。第11A與11B圖係顯示另一改良。第11A圖顯示一平面配置，而第lib圖顯示截面結構。類似於顯示在第10圖内之改良，記憶元件之作用區域ARM具有偏斜的形狀，而字元線WL具有彎曲的形狀，以環繞位元線接觸區域。在邏輯元件區域内之分離的閘極電極G1係被設置於接地線GND與位元線BL之間。連接至資料母線DB之閘極電極G2係設置於位元線BL 與匹配線ML之間。經濟部智慧財產局員工消費合作社印製如第11A圖所見，閘極電極G1之接觸區域係設置於位元線BL與接地線GND之間，在記憶元件作用區域ARM之右端部分的上部區域内，並通過位元線BL 上方。由於記憶元件作用區域ARM之右端部份與分離的閘極電極G1係設置於不同的區域内，由第11A圖所見之側面尺寸可被有效利用。連接至資料母線DB之分離的閘極電極G1與閘極電極G2的配置係類似於顯示在第2B圖中者。等效電路係顯示於第1A圖内。如第11A與11B圖所示，記憶元件之連接端點CTM 與邏輯元件之連接端點CTL係設置於位元線BL之相對侧並係於如第11A圖所見之垂直方向。其他結構係類似於第2B與10圖中所示者。第12圖係顯示另一配置之實例。於此實例中，記本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- 531849 22 五、發明說明（憶兀件之作用區域ARM與邏輯元件之作用區域arl 兩者係具有延伸於侧邊方向之形狀，並具有向上的接觸區域突起。子元線WL亦作為記憶元件之閘極電極、邏輯元件之分離的閘極電極G1，而資料母線DB亦作為閘極電極G2，所有皆具有延伸於垂直方向之形狀。字元線 WL具有彎曲的形狀，以環繞位元線接觸區域。藉由於閘極電極上方使用相同的佈線層，位元線 BL與匹配線]VIL係形成延伸於側邊方向。藉由使用較鬲程級之佈線層，形成儲存電極SN與接地線GND。記憶元件之源極/汲極區域中之一者與邏輯元件之分離的閘極電極G1係以單一連接端點CTJ加以連接。儘管接地線GND延伸於側邊方向，其可延伸於垂直方向。等效電路係顯示於第1A圖内。經濟部智慧財產局員工消費合作社印製第13圖係顯示另一配置之實例。於此實例中，記憶元件之作用區域ARM係延伸於侧邊方向，且其接觸部分係向上突出。邏輯元件之作用區域ARL係延伸於垂直方向。於記憶元件區域内之字元線WL具有彎曲的形狀’以ί衣繞於位元線接觸區域内之位元線接點。於邏輯元件區域内之閘極電極係延伸於側邊方向。資料母線DB係藉由在閘極電極上方之佈線層而形成。記憶元件區域之源極/没極區域中之一者與邏輯元件區域之分離的閘極電極G1之間的接觸區域係呈垂直方向没置於位元線之相對區域上。等效電路係顯示本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 531849 A7 B7 五、發明說明（23) (請先閱讀背面之注意事項再填寫本頁) 於第1C圖内。匹配線ML與接地線GND係藉由使用不同於位元線BL之佈線層的佈線層而形成。第14圖顯示另一配置之實例。於此實例中，儘管記憶元件之作用區域ARM與邏輯元件之作用區域 ARL具有相同於顯示在第13圖中之配置，其等之相對位置係不同。如第14圖所見，記憶元件作用區域ARM 係於左區域内延伸於側邊方向並具有向上的突出點。字元線WL係於垂直方向直直地延伸。經由接觸孔連接至上層資料母線DB之分離的閘極電極G1與閘極電極G2係延伸於側邊方向，橫越延伸於垂直方向之邏輯元件作用區域ARL。資料母線DB係以相同於接地線GND與位元線BL 之上乘導電性所形成。此等訊號線GND、BL與DB係延伸於側邊方向。匹配線ML係藉由使用相同於閘極電極之導電層而形成，並延伸於平行字元線WL之垂直方向。匹配線ML係藉由以相同於訊號線GND、BL 與DB之層的導電層而形成之連接端點CM來連接至邏輯元件之源極/汲極區域中之一者。經濟部智慧財產局員工消費合作社印製與顯示在第13圖中之配置相較，資料母線DB與匹配線ML之位置係互換。經由儲存電極之連接端點 CTM與CTL的結構係類似於顯示在第2B圖中者。第15圖係顯示另一配置之實例。於此實例中，記憶元件作用區域ARM之位元線接觸區域係形成向上突出，而位元線BL正係設置在接地線GND之右下方。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- 531849 經濟部智慧財產局員工消費合作社印製 A7 _B7 五、發明說明（25) 24 光阻罩模 LC 邏輯晶胞 31 導電性插塞 MC 記憶晶胞 32 導電性插塞 ML 匹配線 ARL 作用區域 MLD 匹配線驅動電路 ARM 作用區域 MM 記憶晶胞電晶體 B P型雜質離子 P η型雜質離子 BL 位元線 Pa 串聯連接電晶體 BL 位元線 Pb 串聯連接電晶體 BLD 位元線驅動電路 PG 插塞 C 電容器 PM 插塞 Ca 電容器 Qa 串聯連接電晶體 Cb 電容器 Qb 串聯連接電晶體 CM 連接端點 SN 儲存電極 CTL 連接端點 Ta 傳送電晶體 CTM 連接端點 Tb 傳送電晶體 DB 資料母線 U 重覆單元 /DB 資料母線 /U 重覆單元 DBD資料母線驅動電路 WL 字元線 FOX 場絕緣薄膜 WLB 字元線襯線 G1 閘極電極 WLD 字元線驅動電路 G2 閘極電極 GND 接地線 H 向電壓 L 低電壓 -28- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims

531849 A8 B8 C8 D8 申請專利範圍 1. 經濟部智慧財產局員工消費合作社印製其包含一半導體基材與多個形成在半導體基材上之基礎單元，各單元具有記憶元件與邏輯元件及相同平面配置或雙邊對稱配置，該基礎單元包含：一隔離絕緣區域，其係形成在半導體基材之表面上並用以界定第一與第二作用區域；一傳送電晶體，其具有一橫過第一作用區域之第一閘極電極與一對第一源極/汲極區域，其係形成在第一作用區域内之第一閘極電極的兩側上，· 一連接至第一閘極電極之字元線；一連接至該對第一源極/汲極區域之一者的位元線；串聯連接之電晶體，其具有第二與第三閘極電極、該第二與第三閘極電極形成橫過第二作用區域、一形成在第二作區域内之第二與第三閘極電極間的連接節點，以及一對形成在第二與第三閘極電極外側之第二源極/汲極區域；第一訊號線，其係連接至該對第二源極/汲極區域之一者；第二訊號線，其係連接至該對第二源極/汲極區域之另一者；連接至該第二閘極電極之第三訊號線；一儲存電極，其係形成於該對第一源極/汲極區域與至少部分該第三閘極電極上方之區域内；請先閱 1¾ 之注 I 旁 f 訂本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29- I成於4儲存電極之表面上的電容器介電溥膜；第一導電性連接構件，其係形成於該儲存電極 ^與下方’ w將儲存電極連接至該對第-源極/沒極區域之另一者；以及第導電14連接構件，其係开义成於該儲存電極上與下方，以將健存電極連接至第三閘極電極。 2·如申請專利範圍帛1項之半導體元件，其中該第一 2第一導電性連接構件係形成整合的導電性連接 3·如申請專利範圍第Μ之半導體元件，其中該位元線係α置於該第—與第二導電性連接構件之間。 •如申請專利範圍第1項之半導體元件，其中於該第二作用區域内之連接節點與該對第-源極/汲極區域的雜質濃度係較在該第一作用區域内之該對第一源極/汲極區域的雜質濃度為高。 5‘如申請專利範圍第〗項之半導體元件，其中該第一導電性連接構件包含形成於該對第一源極/沒極區域之另-者上的導電性插塞以及由相同於該館存電極之材料所構成並形成於該導電性插塞上之第一儲存電極延伸部。 6.如申請專利範圍第5項之半導體元件，其中該導電 f生插塞具有一在3亥苐一儲存電極延伸部下方之凹 531849 A8 B8 C8 D8 申清專利範圍經濟部智慧財產局員工消費合作社印製部。 7.如申請專利範圍第1項之半導體元件，其中該第二導電性連接構件包含一由相同於該儲存電極之材料所構成之第二儲存電極延伸部。 8·如申請專利範圍第丨項之半導體元件，其進一步包含分別形成於多個基礎單元之外部區域内之用於驅動遠位元線之位元線驅動器、用於驅動該字元線之字疋線驅動器、用於將該第二訊號線預充電相當於該第一訊號線之電壓並於預充電後偵測電壓之匹配線驅動器、以及用於驅動該第三訊號線之資料母線驅動器。 9·如申請專利範圍第1項之半導體元件，其中該第三閘極電極包含形成於位在該第二作用區域之閘極絕緣薄膜上的本徵閘極電極部分，以及形成於該隔離絕緣區域上並具有增加寬度之接觸部分，且該第二導電性連接構件係與該接觸部分相連接。 10·如申請專利範圍第9項之半導體元件，其中該第三閘極電極係沿直線延伸，而該第一作用區域係鄰近該接觸部分而沿相同的直線延伸。 11 ·如申請專利範圍第1項之半導體元件，其中由二字疋線、位元線、以及第一至第三訊號線所構成之第 —組係平行設置，而由剩餘三個之至少二個所構成之第二組係平行設置並越過該第一組。 12·如申請專利範圍第11項之半導體元件，其中該第〇奶）八4規格（210/297公釐） I——”—— (請先閲讀背面之注意事項再填寫本頁) 訂 -31- 531849

一組係由第一導電性層所形成而該第二組係由不同於該第一導電性層之層等級的第二導電性層所形成。 13.如申請專利範圍第12項之半導體元件，其中該儲存電極係由不同於該第一與第二導電性層之層等級的第三導電性層所形成。 14· 一種半導體元件，其包含多個形成在半導體基材上之基礎單元，各單元具有記憶元件與邏輯元件及相同配置或雙邊對稱配置，該基礎單元包含：一形成於第一作用區域内之DRAM晶胞，該 DRAM晶胞包含第一電晶體與具有儲存電極之電容器；一形成於第二作用區域内之邏輯元件，該邏輯元件具有含有第二與第三閘極之串聯連接的第二與第三電晶體；以及一形成於該DRAM電容器之儲存電極上與下方之導電性連接構件，以將儲存電極連接至第三閘極電極。 J—J.—·—— (請先閱讀背面之注意事項再填寫本頁) 訂 #1 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32-