TW519648B - Semiconductor device with memory and logic cells - Google Patents
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Description
519648 經濟部智慧財產局員工消費合作社印製 A7 --------------B/__ 五、發明說明（丨） 本申請案係基於2000年5月26日提申之曰本專 利申請案第2000-155586號，其整個内容係併於此作 參考。 發明背景 a) 發明領域 本發明係有關於半導體元件，而更特定言之，係 有關於具有多個基礎單元之半導體元件，各單元含有 在相同半導體基材上之記憶晶胞與邏輯晶胞。 b) 相關技藝描述 内容定址記憶體（CAM)已變得值得注意，以實現資 料處理系統之高度精密化與高速度^ CAM具有邏輯晶 胞可偵測儲存於記憶晶胞内之内容與外部供應資料間 匹配的功能。記憶晶胞一般係由SRAM製成。
Gillingham已提出一具有記憶晶胞係由動態隨機 存取記憶體（DRAM)所製成之結構的CAM。具有此結 構，基礎單元之記憶晶胞可由二存取電晶體、二電容 器，及四搜尋/比較電晶體所製成（對三元CAM而言）。 然而，尚未建立CAM之最有效結構及其製造技術。 發明概述 本發明之一目的在於提供一種具有多個基礎單元 之半導體元件，各單元含有在相同半導體基材之記憶 晶胞與邏輯晶胞，該元件係容易以高集合加以製造。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公g ) *m. " --------訂---------線 (請先閱讀背面^注意事項再填寫本頁} ~ ·1 .1 ϋ I n ϋ n* •4- 519648
五、發明說明（ 經濟部智慧命產局員工消費合作社印製 本發明之另一目的在於提供一種可實現高效CAM 之半導體元件。 根據本發明之-面，係提供一種半導體元件，其 半=基材與多個形成在半導體基材上之基礎 早兀’各早兀具有記憶元件與邏輯元件及相同平面配 置或雙邊對稱配置，基礎單元包含隔離絕緣區域， /、係开V成在半導體基材之表面上並用卩界定第一與第 。作用區域’ 一傳送電晶體，其具有一橫過第一作用 區域之第-閘極電極與—對第_源極及極區域，其係 形成在第一作用區域内之第一閘極電極的兩側上；一 連接至第-閘極電極之字元線；—連接至該對第一源 極/A極區域之-者的位元線；串聯連接之電晶體，其 具有第二與第三閘極電極、該第二與第三閘極電極形 成杈過第二作用區域、一形成在第二作區域内之第二 與第三閘極電極間的連接節點、一對形成在第二與第 一閘極電極外側之第二源極/汲極區域，及一形成於該 連接節點上與該對第二源極/汲極區域上之金屬矽化物 電極，第一訊號線，其係連接至位在該對第二源極/汲 極區域上之一者的金屬矽化物電極；第二訊號線，其 係連接至位在該對第二源極/汲極區域上之另一者的金 屬矽化物電極；連接至該第二閘極電極之第三訊號 線，一儲存電極，其係形成於該對第一源極/汲極區域 與至少部分該第三閘極電極上方之區域内；一形成於 該儲存電極之表面上的電容器介電薄膜；第一導電性 Μ--------^---------線 (請先閱讀背面之注意事項再填寫本頁)
519648 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明% ) 連接構件，其係形成於該儲存電極上與下方，以將儲 存電極連接至該對第一源極/汲極區域之另一者；以及 第二導電性連接構件，其係形成於該儲存電極上與下 方，以將儲存電極連接至第三閘極電極。 本發明可提供具有效結構之半導體元件，其具有 多個基礎單元，各單元具有記憶元件與邏輯元件。 可發明可改良CAM之集合程度，並穩定製造程序。 圖式簡單說明 第ΙΑ、1B與1C圖係CAM之等效電路與邏輯桌； 第2A、2B與2C圖係顯示以平面觀看之根據本發 明實施例之CAM的重覆單元結構； 第3圖係呈現顯示在第2圖中之CAM結構的截面 圖； 第4A至4F圖係例示說明製造顯示在第3圖中結 構之方法的半導體基材截面圖； 第5圖係顯示根據本發明實施例之CAM結構的平 面圖； 第6圖係顯示呈現在第5圖内之CAM結構的截面 圖； 第7圖係顯示根據另一實施例之半導體元件纟士構 的截面圖； 第8圖係顯示根據另一實施例之半導體元件結構 的截面圖； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） . ^---------0 (請先閱讀背面t注意事項再填寫本頁) 519648 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 第9A至9E圖係例示說明製造顯示在第8圖中結 構之方法的半導體基材截面圖； 第10圖係顯示另一實例之CAM結構的平面圖； 第11A與11B圖係顯示另一實例之CAM結構的平 面圖與截面圖； 第12圖係顯示另一實例之CAM結構的平面圖； 第13圖係顯示另一實例之CAM結構的平面圖； 第14圖係顯示另一實例之CAM結構的平面圖； 第15圖係顯示另一實例之CAM結構的平面圖； 第16A與16B圖係例示說明根據本發明另一實施 例之半導體元件之製造方法的平面圖與截面圖； 第17A、17B與17C圖係例示說明根據實施例之半 導體元件之製造方法的平面圖與截面圖； 第18A、18B與18C圖係例示說明根據實施例之半 導體元件之製造方法的平面圖與截面圖； 第19A、19B與19C圖係例示說明根據實施例之半 導體元件之製造方法的平面圖與截面圖； 第20A與20B圖係例示說明根據實施例之半導體 元件之製造方法的平面圖與截面圖； 第21A與21B圖係例示說明根據實施例之半導體 元件之製造方法的平面圖與截面圖； 第22圖係例示說明根據實施例之半導體元件之製 造方法的平面圖； 第23圖例示說明根據實施例之半導體元件之製造 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 519648 A7 B7 五、發明說明（ (請先閱讀背面之注意事項再填寫本頁) 體Pb與Qb係建構成搜尋/比較邏輯晶胞LC。串聯接 點之一端（電晶體Qa與Qb之源極/汲極之一者）係連接 至接地線（GND)。串聯連接至電晶體Qa與Qb之電晶 體Pa與b真源極/汲極電極的其他端係連接至相同的匹 配線ML。 在電容器Ca與Cb之儲存電極的電壓係被施加至 邏輯電路之電晶體Qa與Qb之閘極電極。 邏輯電路之電晶體Qa與Qb之開/關狀態係因此由 在電容器Ca與Cb之儲存電極的電壓來控制。電晶體 Pa與Pb之閘極電極係連接至攜載欲與儲存在CAM晶 胞内之資料相比較之搜尋資料的資料母線DB與/DB。 電晶體P (Pa，Pb)與Q (Qa，Qb)的配置可改變如第 1C圖所示。 經濟部智&財產局員工消費合作社印製 於搜尋與比較操作中，匹配線ml係預放電至邏輯 高準位，而訊問與其互補訊問係被輸入至資料母線DB 與/DB。隨後電晶體Pa與Pb之一者開啟，而另一者關 閉。設若串聯連接至開啟之電晶體Pa或Pb之電晶體 Qa或Qb為開啟的，預充電之匹配線ML之電壓係被 放電至接地線，使得匹配線ML之電壓改變，顯示搜 尋與儲存資料間之匹配以經發生，換言之，稱為相配 (fit) 〇 設若串聯至開啟之電晶體Pa或Pb的電晶體Qa或 Qb為關閉的，匹配線ML將不會放電，使得匹配線 ML之電壓維持於預充電狀態，顯示不匹配或失配 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519648 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7 ) (miss)。匹配線ML之電壓係因此由連接至高狀態記憶 體（Ca或Cb)之串聯連接來控制。 連接至記憶晶胞MC之位元線BL與/BL係被連接 至一位元線驅動電路BLD，而字元線WL係被連接至 一字元線驅動電路WLD。資料母線DB與/DB係被連 接至一資料母線驅動電路DBD，而匹配線ML係被連 接至一匹配線驅動電路MLD。資料母線驅動電路DBD 可為本身之終點，對此，一外部訊號為輸入，或者為 一用於暫時儲存外部訊號之緩衝電路。 第1B圖例示說明顯示在第1A圖中之CAM晶胞 單元的邏輯功能。DRAM列場效(row field)顯示記憶晶 胞MC，或更特定言之，DRAM之電容器Ca或Cb的 電荷狀態。當電容器Ca被充電至高電壓時，其顯示一 高（H)狀態，同時當其被充電至低電壓時，其顯示一低 (L)狀態。 電容器Cb通常係儲存相對於電容器Ca内之訊號 的互補訊號。當DRAM，或更特定言之，電容器Ca為 高（H)狀態時，電晶體Qa為開啟，而電晶體Qb為關閉。 因此，僅當串聯至開啟之電晶體Qa之電晶體Pa變成 為開啟時（僅當資料母線DB變成為高狀態時），匹配線 ML之電壓係被放電至接地線。亦即，當資料母線DB 之電壓為高（H)狀態時，匹配線ML為低(L)狀態。 設若DRAM為低狀態時，電容器Cb係儲存高狀 態電壓，而電晶體Qb變成為開啟。因此，僅當串聯至 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂·-------- (請先閱讀背面t注意事項再填寫本頁) -10- 519648 A7 B7 五、發明說明（Q ) 〇 (請先閱讀背面之注意事項再填寫本頁) 開啟之電晶體Qb之電晶體Pb變成為開啟時（僅當資料 母線/DB變成為高狀態時），匹配線ML之電壓係被放 電，並顯示低（L)狀態。於上述二例子外之其他例子中， 匹配線ML之電壓係被維持在高（H)狀態。在當二 DRAM皆為低(L)狀態之例子中，無論資料母線DB之 狀態為何，匹配線ML係被維持在高（H)狀態。此即稱 為π無關（don’t care)”。此電路可亦達成此（三元邏輯）。 此邏輯計算係概述於顯示在第1B圖中之表格。 在第1A圖中，重覆單元U與/U係為對稱的結構。 在實際的半導體元件中，較佳係使用具有相同結構或 左/右兩邊對稱結構之重覆單元U與/U。 第2A與2B圖係顯示一在第1A圖中之重覆單元U 之配置實例。第2A圖係顯示由形成在半導體基材表面 上之隔離區域所界定之作用區域與橫越該作用區域之 閘極電極。於半導體基材表面上，係形成一用於元件 > 隔離之場效絕佳薄膜FOX，以構成隔離區域。該場效 經濟部智慧財產局員工消費合作社印製 絕緣薄膜FOX可為經由矽之局部氧化（LOCOS)或淺溝 渠隔離（STI)所形成之氧化矽薄膜。 未形成有場效絕緣薄膜FOX之區域為作用區域 ~ AMR與ARL。作用區域ARM為形成記憶元件之區域， 而作用區域ARL為形成邏輯元件之區域。在2A圖中， 作用區域ARM於重覆單元上方以水平方向延伸，而作 用區域ARL於重覆單元上以垂直方向延伸。 在閘極絕緣薄膜（諸如氧化矽薄膜）形成於作用區 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11· A7
域上後，係沈積一多晶矽層。藉由將閘極絕緣薄膜與 多晶矽層形成圖案，係形成閘極電極G1與G2、亦作 為閘極電極之字元線WL與資料母線DB。執行自動對 準石夕化物程序，以於閘極電極與邏輯元件區域中各電 晶體之源極/汲極區域上形成金屬矽化物層。 在第2A圖中，字元線WL係於垂直方向延伸，橫 越作用區域ARM。於作用區域ARL内，沿著垂直方向 自資料母線DB分枝之分離的閘極電極G1與閘極電極 G2係形成以水平方向延伸。分離的閘極電極gi係以 相同於記憶元件作用區域ARM的方向延伸，並形成一 寬度增加之在場效絕緣薄膜FOX上的接觸區域。 第2B圖顯示由第2 A圖改變之配置，其藉由將第 一絕緣薄膜沈積於具有閘極電極與其等類似之物的基 材上、形成穿過該第一絕緣薄膜之必需的接觸孔，並 於5玄第一絕緣薄膜上形成導電性材料（如多晶碎）之訊 號線。該訊號線係電氣連接至以十字符號表示之位置 的作用區域底下。接電線GND與匹配線ML係以水平 方向延伸，並被連接至在其相對端之邏輯元件作用區 域ARL。位元線BL係形成於接地線GND與匹配線 ML之間，並被連接至在記憶元件作用區域arm内之 源極/汲極區域之一者。 自位元線接點之左方區域係屬於左重覆單元。亦 即，以水平方向相鄰之二重覆單元係被建構成左/右兩 邊對稱，而單一位元線接點係被二重覆單元分享。 本紙張尺度顧+闕家標準（CNS)A4規格（210 X 297公爱" -------% (靖先閱讀背面之注咅？事項再填寫本頁) 訂---------線 丨爾 經濟部智慧財產局員工消費合作社印製 -12- 519648
經濟部智慧財產局員工消費合作社印製 在以第二絕緣薄膜覆蓋訊號線GND、BL與ML 後，形成穿過該第二絕緣薄膜之接觸孔，以曝露在記 憶兀件作用區域内之另一源極/汲極區域與分離之閘極 電極G1之接觸區域。以虛線表示之電容器儲存電極 SN係形成於第二絕緣薄膜上，該電極SN係充填接觸 孔之内部。儲存電極SN係連接至記憶元件電晶體之另 一源極/汲極區域與邏輯元件之分離的閘極電極G1，以 電氣連接該另一源極/沒極區域與閘極電極。電容器 介電薄膜與相對電極係被形成，以形成如第1A圖所示 之重覆單元。 第2C圖係顯示一在基材平面上之重覆單元之配置 的例子。重覆單元U1〗與U1 2係被建構成相對於其等之 邊緣線呈左/右兩邊對稱，以形成單一 CAM晶胞。重 覆早元U13與U14亦以類似方式建構。重覆單元U!2與 Un可具有左/右兩邊對稱的結構或相同的結構。重覆 單元Un與U12可具有相同的結構。 重覆單元U"、Ui2…與重覆單元υ21、υ22···係被建 構成相對於其等之邊緣線呈上/下兩邊對稱。相對於重 覆單元Un、U22···，重覆單元Uw、U32···可具有上/下 兩邊對稱結構或相同的結構。重覆單元Un、\]12··•與 重覆早元U21、U22···可具有相同的結構。 第3圖係顯示顯示在第2B圖中之沿單點鏈線 ΠΙ-ΙΙΙ之截面結構圖。 在形成有必需井之矽基材1之表面層内，係形成 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
裝— (請先閱讀背面之注意事項再填寫本頁) i線· -13- ^19648
經濟部智慧財產局員工消費合作社印製 疋件分離區域，如溝渠，一氧化矽薄膜係被沈積，而 後以化學機械拋光（CMP)或其等類似之技術平坦化基 材之表面’以形成STI之元件分離場效絕緣區域 (F0X)2。一閘極氧化物薄膜3係形成於由場效絕緣區 域2所定義之作用區域之表面上。在此閘極氧化物薄 膜3上’一多晶矽薄膜係被沈積並形成圖案，以形成 一閘極電極5(含有諸如字元線之訊號線）。 於形成閘極電極5後，若有需要，藉由以光阻圖 案覆蓋一非必需區域，!！型雜質係被摻入該半導體基材 1内’以形成邏輯元件源極/汲極區域7與記憶元件源 極/沒極區域8。設若執行不同的離子植入，可設定邏 輯元件與記憶元件電晶體之最佳雜質濃度。較佳係將 邏輯元件源極/汲極區域7之雜質濃度設定較記憶元件 源極/没極區域8之雜質濃度高如一次方的大小。 以化學蒸汽沈積法（CVD)形成一 CVD氧化物薄膜 11，覆蓋該閘極電極5。藉由以一光阻圖案覆蓋記憶元 件區域，CVD氧化物薄膜11係被非等向性蝕刻，以去 除在平坦表面上之CVD氧化物薄膜，並在閘極電極5 之側壁上留下側間隔物11a。於此狀態下，係執行離子 執入，以形成具有高雜質濃度之邏輯元件電晶體的源 極/汲極區域7b。 邏輯元件電晶體之源極/汲極區域7b具有一較記 憶元件電晶體之源極/汲極區域8為高之雜質濃度。 該光阻圖案係被移除，而一可自動對準矽化物程 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------^ 1^ C請先閱讀背面之注意事項再填寫本頁) > I Μ·! I MB MM 一 -14- 519648 A7 • B7 五、發明說明（12 ) (請先閱讀背面之注意事項再填寫本頁) 序之金屬層（如Co)係被沈積於矽基材1之整個表面上。 執行熱處理，以於金屬層與底下矽之間進行可自動對 準石夕化物程序，並於閘極電極5之上表面上與高雜質 濃度源極/汲極區域7b上形成金屬矽化物層25與26。 未反應的金屬層係被去除。由於高雜質濃度源極/汲極 區域與金屬矽化物層之低阻抗，邏輯元件電晶體之高 速操作是容易的。此等區域與層係未形成於記憶元件 電晶體内，以維持高保留特性。可亦於記憶晶胞區域 内執行自動對準矽化物程序，儘管會使保留特性退 化，可形成少處理次數之便宜元件。 提供平坦化功能之氧化矽薄膜12係形成於矽基材 1上，覆蓋該CVD氧化物薄膜11。 可使用平坦化熱處理（reflow)、CMP或其等類似之 技術。於形成平坦化的氧化矽薄膜12後，藉由使用光 阻罩模形成穿過氧化薄膜12與11之接觸孔13。導電 > 性薄膜14，如多晶矽、矽化鎢（WSi)或鎢，係沈積於絕 經濟部智慧財產局員工消費合作社印製 緣薄膜12上，並形成圖案，以形成接地線GND (未示 出）、位元線BL與匹配線ML、充填接觸孔之導電性薄 膜14 〇 絕緣薄膜15，如硼磷矽酸鹽玻璃（BPSG)，係沈積 於佈線14上，而用於電容器儲存電極之接觸孔16係 藉由使用光阻罩模而形成穿過絕緣薄膜15、12與11。 導電性層，如多晶矽，係沈積於形成有接觸孔之絕緣 薄膜15上，並形成圖案，以形成儲存電極17。多晶矽 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- 519648
五、發明說明（ 13 係充填於接觸孔16内。 電氣連接在一起之連接區域(^丁撾與CTI^s形成在 儲存電極17之底表面上。連接區域CTM係將儲存電 極SN之底表面連接至記憶元件之源極/汲極區域8之 一者。連接區域CTL·係將儲存電極SN之底表面連接 至邏輯元件之閘極電極5 (G1)。一電容器介電薄膜18 係形成於整個基材表面上，而一晶胞平板（相對）電極 19係形成於其上。 於上述方法中，係形成重覆單元U。可形成具有 相同結構或兩邊對稱結構之其他重覆單元。 第4A至4E圖係例示說明顯示在第3圖中之半導 體元件之製造方法的截面圖。 如第4 A圖所示’在梦基材1之表面上，係形成一 用於元件分離之場效絕緣薄膜（F〇X)2。舉例而言，該 場效氧化物薄膜係藉由將氮化矽薄膜圖案形成在緩衝 氧化薄膜上之對應於作用區域之區域内，而後執行石夕 之局部氧化（LOCOS)而形成。另一可供選擇的是，可 使用淺溝渠隔離（STI)。於此狀況下，光阻圖案係形成 於石夕基材1上，而元件分離漠渠係經由姓刻形成。隨 後，一氧化矽薄膜係沈積充填該溝渠，而表面係以CMP 或類似之技術加以平坦化。 於形成場效絕緣薄膜2後，當需要時，雜質離子 係被植入用於形成η型與p型井以及電晶體啟始值調 整。藉由以光阻圖案分離記憶元件區域與邏輯元件區 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .!.-----% (請先閱讀背面之注意事項再填寫本頁)
訂---------線J 經濟部智慧財產局員工消費合作社印製 -16- 519648 A7 . B7 五、發明說明（q ) 14 (請先閱讀背面之注意事項再填寫本頁) 域，可執行不同的離子植入。於此狀況下，較佳係執 行離子植入，使得記憶元件之偏特性（〇ff-characteristics)得以改良，且邏輯元件之操作速度得以 增加。在用於啟始值調整之離子植入後，經由熱氧化 或類似之技術於具有以場效絕緣薄膜2界定之曝露矽 表面之作用區域内形成閘極氧化物薄膜3。 如第4B圖所示，一導電性薄膜，如多晶矽，係沈 積於半導體基材之整個表面上。設若欲藉由使用一具 有對應於形成有η通道MOS電晶體之區域之開口的光 阻罩模來併入一 CMOS結構，η型雜質離子Ρ係被植 入。以此等離子植入，η通道MOS電晶體之電極係變 成η型，以形成表面通道MOS電晶體，而ρ通道MOS 電晶體之電極係變成Ρ型，以形成表面通道MOS電晶 其後，藉由使用形成在導電性薄膜上之光阻罩 > 模，導電性薄膜係被形成圖案，以形成閘極電極5(含 有訊號線）。 經濟部智慧財產局員工消費合作社印製 隨後，藉由使用覆蓋記憶元件區域與邏輯P-MOS 區域之光阻罩模23，η型雜質離子As係以10 keV之 加速能與5 X 1014cm·2之劑量植入邏輯元件區域内。接 著，以光阻罩模覆蓋記憶元件區域與邏輯n-MOS區 域，ρ型雜質離子B係以5 keV之加速能與3 X 1014cm_2 之劑量植入邏輯區域内。以此等離子植入，係形成在 CAM區域内之邏輯元件的源極/汲極區域7a。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -17- 15519648 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 如第4C圖所示，覆蓋邏輯元件區域之光阻圖案係 开>成於半導體基材之表面上。藉由使用此光阻罩模 24，n型雜質離子P係以30 keV之加速能與3 X l〇13cm-2 之劑量植入記憶元件區域内，以形成在閘極電極5之 兩側上的源極/汲極區域8。 如第4D圖所示，一氧化矽薄膜11係藉由化學蒸 汽沈積法（CVD)而沈積在矽基材之整個表面上，覆蓋閘 極電極5。可形成氮化物薄膜或氧化物薄膜與氮化物薄 膜之層合薄膜來取代氧化物薄膜。藉由以光阻圖案覆 蓋έ己憶元件區域’在邏輯元件區域内之氧化石夕薄膜1 1 係被非等向性蝕刻，以去除在平坦表面上之氧化矽薄 膜11，並僅在閘極電極5之側壁上留下氧化矽薄膜 11a。此氧化矽薄膜iia係閘極電極5之側壁氧化物薄 膜。 如第4E圖所示，執行離子植入，以於具有高雜質 濃度之邏輯元件區域内形成源極/汲極區域7b。設若欲 形成一 CMOS電路，離子植入係藉由使用具有曝露各 在邏輯元件區域内之η通道電晶體之開口的光阻罩模 來執行。其後光阻罩模係被去除。亦以類似的方式對 ρ-MOS區域進行離子植入。 控制離子植入，使得在記憶元件區域内之MOS電— 晶體之源極/汲極區域8的雜質濃度係較在邏輯元件區 域内之MOS電晶體之源極/汲極區域7b者為低，而離 子植入之加速能係較在邏輯區域内者為高。以此雜質 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) ------- -18- ---------------------訂---------線丨赢 (請先閱讀背面之注意事項再填寫本頁) 519648 A7 B7 五、發明說明（ir )
ID (請先閱讀背面之注意事項再填寫本頁) 濃度與深度控制，可改良記憶元件之保留特性’並提 升邏輯元件之操作速度。以第4B與4C圖例示說明之 離子植入可以相同的程序執行。 一 Co薄膜係以濺鍍形成於矽基材之整個表面上。 經由快速熱退火(RTA)執行自動對準矽化物程序，以形 成金屬矽化物層25與26。未反應的Co薄膜係藉由使 用王水加以去除。 如第4F圖所示，一具有平坦化功能之氧化矽薄膜 12係被形成於矽基材1上，覆蓋氧化物薄膜11。舉例 而言，係沈積使用四乙氧基矽烷（TEOS)之硼磷矽酸鹽 玻璃（BPSG)薄膜或氧化矽薄膜。 平坦化熱處理（reflow)或CMP可用於表面平坦 化。二層結構之層階間絕緣薄膜可改變為三層結構。 在此狀況下，可使用氧化矽薄膜、氮化矽薄膜與氧化 矽薄膜或其他薄膜之層合來取代二氧化矽薄膜。 經濟部智慧財產局員工消費合作社印製 如第4F圖所示，藉由使用光阻罩模，接觸孔13 係形成穿過氧化矽薄膜12與11。成長一導電性薄膜， 以形成一佈線層，充填或部分佔據該接觸孔。該導電 性薄膜可為一 P摻雜的多晶矽薄膜、WSi薄膜或W薄 膜或其等類似之物。其後，一光阻罩模係形成於該佈 線層上，且該佈線層係被形成圖案，以形成佈線圖案 14。顯示於第4F圖之左側上的佈線圖案14為一位元 線BL，而顯示於右側上的佈線圖案14為一匹配線 ML。佈線層可為單一層，如多晶係薄膜，三層，如Ti 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -19· 519648 A7
五、發明說明（） 1〇 16的功能，並.具有較廣的截面積。記憶元件之源極/ 汲極區域8與邏輯元件之閘極電極G1中之一者係於接 觸孔16之底部曝露。連接端點CTJ係形成充填該接觸 孔16並電氣連接源極/沒極區域§與閘極電極gi中之 一者。其他結構係類似於該等顯示在第3圖中者
經 濟 部 <智 慧 財 **產 局 員 工 消 費 合 社 印 製 第7圖顯示部分使用插塞之連接端點的結構。儘 管一金屬矽化層係形成於邏輯元件％〇5電晶體之源極 /沒極£域上’但其未形成於閘極電極上。 如所示，類似於上述實施例，一場效絕緣薄膜2 與一閘極絕緣薄膜3係形成於一半導體基材丨上。一 閘極電極5係形成於該閘極絕緣薄膜3上，閘極電極5 之頂表面與側表面係以氮化矽薄膜Ua覆蓋。一氧化 矽薄膜lib係形成於該基材上方，覆蓋該氮化矽薄膜。 乾氮化矽薄膜11a與氧化矽薄膜Ub係統稱為第一絕 緣薄膜11。 接觸孔係於記憶元件之源極/汲極區域上方的區域 内形成穿過第一絕緣薄膜U，曝露閘極電極側壁上之 氮化矽薄膜。例如，多晶矽或鎢之導電性插塞31與32 係充填於此等接觸孔内。 於邏輯元件區域内，邏輯元件電晶體之源極/汲極 區域7擁有具低雜質濃度區域7a與高雜質區域以 及一金屬石夕化物層26形成於區域7b上之LDD結構。 為了形成LDD結構，氮化矽薄膜Ua係形成閘極電極 5側壁上之側間隔物，且其在源極/汲極區域上之一部 297公釐） (CNS)Xrim^ 519648
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分係被去除。 更特定言之，具有與閘極電極相同形狀之氮化石夕 薄膜係事先形成在閘極電極之上表面上。因此，即使 在平坦表面上之氮化矽薄膜係被非等向性蝕刻，所形 成之側間隔物與源極/汲極區域係被曝露，氮化矽薄膜 係留在閘極電極之上表面上。亦即，閘極電極之上表 面與側表面係以氮化矽薄膜覆蓋。此非等向性蝕刻係 蝕刻在邏輯元件區域内之絕緣薄膜lla，而其厚度係小 於在記憶元件區域内之絕緣薄膜lla的厚度。 於此狀態下，係執行一自動對準矽化物程序，以 於邏輯元件電晶體之高濃度源極/汲極區域上形成金屬 矽化物層。由於閘極電極5係以一氮化矽薄膜12a覆 蓋，金屬矽化物層係未形成於閘極電極上。於自動對 準矽化物程序後，一氧化矽薄膜lib係形成於矽基材ϊ 之表面上，覆蓋該氮化矽薄膜lla。 接觸孔係在對應於記憶元件之源極/汲極區域8之 位置上形成穿過第一絕緣薄膜u。接觸孔可曝露在閘 極電極側壁上之氮化矽薄膜。而由如多晶矽製得之導 電性插塞31與32係充填於接觸孔内。 一第二絕緣薄膜12係沈積於第一絕緣薄膜11與插 塞31與32上。一在記憶區域内之接觸孔13係形成到 達插塞31，且一接觸孔13係形成到達邏輯元件之源極 /汲極區域7之一者。一導電性薄膜14係形成於該第二 絕緣薄膜12之表面上，至少部分充填接觸孔，且一位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
-22· 519648 A7 B7 五、發明說明（20 ) 元線BL與一匹配線ML (14)係以一般的光微影程序形 (請先閱讀背面之注意事項再填寫本頁) 成。 一第三絕緣薄膜15係形成於基材上方，覆蓋佈線 14。接觸孔16係自第三絕緣薄膜15之表面形成至記 憶元件之源極/汲極區域8之一者的插塞32,且至邏輯 元件之分離的閘極電極G1。一導電性薄膜17係形成 充填該接觸孔16。一儲存電極SN、以及連接端點CTM 與CTL係以一般的光微影程序形成。一電容器介電薄 膜18與一晶胞平板電極19係形成覆蓋該儲存電極， 以形成一 CAM晶胞。 設若形成電容器之儲存節點SN的導電性層17到 達插塞32之上表面，其係充分於記憶元件區域内，使 得連接端點可被形成地更可靠。於接觸孔蝕刻期間， 插塞32之上表面可形成有以虛線表面之溝渠。 類似於顯示在第5圖中之結構，且亦在使用插塞 > 之狀況下，可使用單一連接端點，來連接記憶元件之 源極/汲極區域與邏輯元件之閘極電極G1中之一者。 經濟部智慧財產局員工消費合作社印製 第8圖係顯示此連接之結構。插塞31與32係具 有相同於顯示在第7圖内之實施例的結構。插塞32之 上表面可具有以蝕刻程序所形成之步階，以形成CTJ 接觸孔。一覆蓋插塞32與閘極電極G1兩者之接觸孔 係被形成，而一連接端點CTJ係形成充填該接觸孔。 此一般連接端點CTJ係電氣連接儲存電極17、插塞32 與閘極電極G1。其他結構係類似於顯示在第7圖中者。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- 519648 五、發明說明（21 ) 第9A至9E圖係例示說明製造顯示在第7與8圖 中之CAM結構的程序。以下將描述用於顯示在第8圖 中之CAM結構的製造程序。 如第9A圖所示，類似於上述實施例，在一矽基材 1之表面上，一場效絕緣薄膜2與一閘極氧化物薄膜3 係被形成。於形成閘極氧化物薄膜3後，一由多晶矽 薄膜5與氮化石夕薄膜6所形成之層合層係形成於該石夕 基材表面上方。薄膜5可為多晶矽與WSi之層合層取 代，而氮化矽薄膜可為Si〇2薄膜所取代。一光阻罩模 係形成於該氮化矽薄膜6之表面上，以將多晶矽薄膜5 與氮化矽薄膜6以相同的形狀形成圖案。其後，該光 阻罩模係被去除。 經濟部智慧財產局員工消費合作社印製 如第9B圖所示，藉由使用光阻罩模，對記憶元件 區域與邏輯元件區域執行不同的離子植入。因此形成 在邏輯元件區域内之低雜質濃度源極/汲極區域7a與 在記憶元件區域内之源極/汲極區域8。其後，一氮化 石夕薄膜11係沈積於石夕基材之表面上，並藉由以一光阻 罩模覆蓋記憶元件區域執行非等向性姓刻。 於邏輯元件區域中，在源極/沒極區域7上之氮化 矽薄膜11a係被移除，以於閘極電極5之側壁上留下 側間隔物。氮化矽薄膜11a係與底下的氮化矽薄膜6 整合在一起，而閘極電極之上表面與側表面係以氮化 矽薄膜加以覆蓋。為了繪圖方便，此等氮化矽薄膜6 與11a係統以lla表示。一步階係形成於氮化矽薄膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24 - 519648 A7 B7 Φ 經濟部智慧財產局員工消費合作社印製 五、發明說明（22 11a上之邏輯元件區域與記憶元件區域間的邊界上，步 階之高度係對應於以非等向性蝕刻之蝕刻量。 如第9C圖所示，在具有側間隔物之邏輯元件區域 内，η型雜質離子，如As離子，係進一步被植入。設 若欲併入一 CMOS結構，藉由使用光阻罩模對η通道 MOS區域與ρ通道MOS區域執行不同的離子植入。 其後，光阻罩模係被去除。具有LDD結構之源極/汲極 區域係因此形成於具有較記憶元件區域之源極/汲極區 域内為高之雜質濃度的邏輯元件區域内。該記憶元件 區域之源極/汲極區域8係被維持在低雜質濃度，使得 記憶體之保留特性可維持在高度。 於形成高雜質濃度源極/汲極區域後，一 Co薄膜係 藉由濺鍍形成於矽基材1上。執行以RTA之熱處理， 以形成穿過位於該Co薄膜與曝露矽間之自動對準矽 化物的金屬矽化物層26。未反應之Co薄膜係以王水 去除。 如第9D圖所示，另一絕緣薄膜lib係形成於該矽 基材表面上方。舉例而言，係形成一氮化矽薄膜與 BPSG薄膜之層合層，並執行一平坦化熱處理，以平坦 化該絕緣薄膜之表面。可使用一 CVD氧化矽薄膜、諸 如氧化矽薄膜與氮化矽薄膜之層合層來取代氮化矽薄 膜。可執行CMP來取代平坦化熱處理，或於平坦化熱 處理後，執行CMP以使表面平坦化。 一光阻罩模係形成於絕緣薄膜lib上，並形成曝露 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -25- 519648 A7
記憶元件區域之源極/沒極區域8之接觸孔。於此接觸 孔开y成耘序中，覆蓋閘極電極之氮化矽薄膜係實行一 自動對準接觸孔形成程序。其後，光阻罩模係被去除， 而後沈積一摻雜有n型雜質（如p)之多晶矽薄膜。此位 在絕緣薄膜lib上之導電性薄膜係以CMP去除，以形 成插塞31與32。 如第9E圖所示，一絕緣薄膜12，如一氧化矽薄膜， 係形成於絕緣薄膜11b上，並藉由使用光阻罩模形成 接觸孔13。一多晶矽薄膜、一多晶矽薄膜與Wsi薄膜 所形成之層合薄膜或其等類似之物係形成於具有接觸 孔之絕緣薄膜12上，並藉由使用光阻罩模形成圖案， 以形成佈線層14。 一層階間絕緣薄膜15 (第7與8圖），如氧化矽薄 膜與BPSG薄膜係被沈積，並平坦化熱處理，以平坦 化其表面。其後可執行CMP。接觸孔係藉由使用光阻 罩模而形成。依據光阻罩模的形狀，可選擇性形成顯 示在第7或8圖内之結構。 一多晶矽層係沈積充填於該接觸孔。該多晶矽薄 膜係被形成圖案，以形成儲存電極SN與連接端點Ct (CTM、CTL、CTJ)。隨後，一電容器介電薄膜18與多 晶矽薄膜19係被沈積並形成圖案，以形成儲存電容器 結構。若有需要’係形成一如BPSG之絕緣薄膜，以 CMP平坦化熱處理與平坦化，形成接觸孔與佈線層， 以完成CAM。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) · 線· 經濟部智慧財產局員工消費合作社印製 •26- 519648 A7 B7 五、發明說明（24 ) (請先閱讀背面之注意事項再填寫本頁) CAM之重覆單元之結構係非限制於顯示在第2B 與5圖中者。 第10圖係顯示CAM之配置的改良。與顯示在第 2B圖中之結構相較，邏輯元件之分離的閘極電極G1 的位置係與連接至資料母線DB之閘極電極G2之位置 互換。等效電路係顯示於第1C圖内。字元線WL係被 彎曲，以環繞位元線接點。記憶區域之作用區域ARM 係含有平行於訊號線GND、BL與ML之相對區域、以 及於相對區域間之斜線區域。較佳係作用區域一般垂 直於字元線WL。 類似於顯示在第5圖中之實施例，在作用區域 ARM内之源極/汲極區域中之一者與邏輯元件之分離 的閘極電極G1係以形成在接觸孔内之連接端點CTJ 來連接。其他結構係類似於顯示在第2B圖内者。 第11A與11B圖係顯示另一改良。第11A圖顯示 I 一平面配置，而第lib圖顯示截面結構。類似於顯示 經濟部智慧財產局員工消費合作社印製 在第10圖内之改良，記憶元件之作用區域ARM具有 偏斜的形狀，而字元線WL具有彎曲的形狀，以環繞 位元線接觸區域。在邏輯元件區域内之分離的閘極電 極G1係被設置於接地線GND與位元線BL之間。連 接至資料母線DB之閘極電極G2係設置於位元線BL 與匹配線ML之間。 如第11A圖所見，閘極電極G1之接觸區域係設置 於位元線BL與接地線GND之間，在記憶元件作用區 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 519648 A7 B7 五、發明說明（25 ) (請先閱讀背面@意事項再填寫本頁) 域ARM之右端部分的上部區域内，並通過位元線BL 上方。由於記憶元件作用區域ARM之右端部份與分離 的閘極電極G1係設置於不同的區域内，由第11A圖所 見之側面尺寸可被有效利用。連接至資料母線DB之分 離的閘極電極G1與閘極電極G2的配置係類似於顯示 在第2B圖中者。等效電路係顯示於第1A圖内。 如第11A與11B圖所示，記憶元件之連接端點CTM 與邏輯元件之連接端點CTL係設置於位元線BL之相 對側並係於如第11A圖所見之垂直方向。其他結構係 類似於第2B與10圖中所示者。 第12圖係顯示另一配置之實例。於此實例中，記 憶元件之作用區域ARM與邏輯元件之作用區域ARL 兩者係具有延伸於側邊方向之形狀，並具有向上的接 觸區域突起。 字元線WL亦作為記憶元件之閘極電極、邏輯元件 之分離的閘極電極G1，而資料母線DB亦作為閘極電 極G2，所有皆具有延伸於垂直方向之形狀。字元線 WL具有彎曲的形狀，以環繞位元線接觸區域。 經濟部智慧財產局員工消費合作社印製 藉由於閘極電極上方使用相同的佈線層，位元線 BL與匹配線ML係形成延伸於側邊方向。藉由使用較 高程級之佈線層，形成儲存電極SN與接地線GND。 記憶元件之源極/汲極區域中之一者與邏輯元件之分離 的閘極電極G1係以單一連接端點CTJ加以連接。儘管 接地線GND延伸於側邊方向，其可延伸於垂直方向。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28· 519648 A7 B7 經濟部智慧財產局員工消費合作社印製
五、發明說明（26 ) 等效電路係顯示於第1A圖内。 第13圖係顯示另一配置之實例。於此實例中，記 憶元件之作用區域ARM係延伸於側邊方向，且其接觸 部分係向上突出。邏輯元件之作用區域ARL係延伸於 垂直方向。於記憶元件區域内之字元線WL具有彎曲 的形狀，以環繞於位元線接觸區域内之位元線接點。 於邏輯元件區域内之閘極電極係延伸於側邊方 向。資料母線DB係藉由在閘極電極上方之佈線層而形 成。記憶元件區域之源極/汲極區域中之一者與邏輯元 件區域之分離的閘極電極G1之間的接觸區域係呈垂 直方向設置於位元線之相對區域上。等效電路係顯示 於第1C圖内。匹配線ML與接地線GND係藉由使用 不同於位元線BL之佈線層的佈線層而形成。於此狀況 下，插塞PM與PG係藉由使用相同於資料母線DB之 佈線層而形成於接觸區域内。具有此結構，邏輯電路 之佈線層具有增強高速操作之低阻抗。 第14圖顯示另一配置之實例。於此實例中，儘管 記憶元件之作用區域ARM與邏輯元件之作用區域 ARL具有相同於顯示在第13圖中之配置，其等之相對 位置係不同。如第14圖所見，記憶元件作用區域ARM 係於左區域内延伸於側邊方向並具有向上的突出點。 字元線WL係於垂直方向直直地延伸。 經由接觸孔連接至上層資料母線DB之分離的閘 極電極G1與閘極電極G2係延伸於側邊方向，橫越延 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -29- 經濟部智慧財產局員工消費合作社印製 519648 A7 B7_ 五、發明說明（27 ) 伸於垂直方向之邏輯元件作用區域ARL。 資料母線DB係以相同於接地線GND與位元線BL 之上乘導電性所形成。此等訊號線GND、BL與DB係 延伸於側邊方向。匹配線ML係藉由使用相同於閘極 電極之導電層而形成，並延伸於平行字元線WL之垂 直方向。匹配線ML係藉由以相同於訊號線GND、BL 與DB之層的導電層而形成之連接端點CM來連接至 邏輯元件之源極/汲極區域中之一者。 與顯示在第13圖中之配置相較，資料母線DB與 匹配線ML之位置係互換。經由儲存電極之連接端點 CTM與CTL的結構係類似於顯示在第2B圖中者。 第15圖係顯示另一配置之實例。於此實例中，記 憶元件作用區域ARM之位元線接觸區域係形成向上 突出，而位元線BL正係設置在接地線GND之右下方。 相較於顯示在第14圖内之配置，位元線BL係移至記 憶元件作用區域ARM上方。因此，用於記憶元件作用 區域ARM之接觸孔亦向上移動。 第16A至24B圖係例示說明根據本發明另一實施 例之CAM半導體元件的製造方法。 第16A與16B圖係例示說明界定在半導體基材内 之作用區域並在形成於作用區域上之閘極氧化物薄膜 上形成閘極電極之方法的平面圖與截面圖。
如第16B圖所示，在半導體基材1之表面上，用 於元件隔離之場效絕緣區域2係藉由LOCOS或STI 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） mmmM§ I mmm§ mmm§ MmMf emmt §§ l ammf Met mtmm emmmm ammf 11 iHi emmmm 一 η I ammmw -^1· _1 1· 口 (請先閱讀背面之注意事項再填寫本頁) 線· -30- 519648 A7 B7 28 五、發明說明（ 形成’該場效絕緣區域係由氧化矽薄膜或其等類似之 物形成。未形成有場效絕緣區域2並具有半導體基材1 之曝露表面的區域為作用區域。 當必要時，井結構，諸如n型井lrl與p型井1P 係形成於矽基材上。由於右與左p型井lp為分離的， 於邏輯電晶體之操作期間所產生的熱電子將不會到達 DRAM晶胞，因而可獲得絕佳的保留特性。設若單一 井係用於兩p型井，儘管保留特性會被退化，可降低 晶胞尺寸。 於下列圖式中，井結構係未被繪出，以簡化圖式。 於閘極絕緣薄膜，如氧化矽薄膜，形成於矽基材1之 作用區域的表面後，一多晶矽層係被沈積，並形成圖 案，以形成閘極電極5(含有訊號線）。 於形成閘極電極後，設若需要，藉由使用一光阻 罩模’雜質離子係被植入作用區域内，以形成記憶元 件電晶體之源極/汲極區域8與邏輯元件電晶體之源極 /汲極區域。 於顯示在第16A圖之平面圖中，邏輯元件作用區 域ARL係形成延伸於在16A圖之中心區域内的垂直方 向’而記憶元件作用區域ARM係形成延伸於區域ARL 之兩側上的水平方向。閘極電極5係形成延伸於邏輯 元件作用區域ARL上方之水平方向，而閘極電極係形 成延伸於記憶元件作用區域ARM上方之垂直方向，並 於絕緣區域上作為佈線。於第16A圖中，係顯示四重 ---------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
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五、發明說明（29 ) 經濟部智慧財產局員工消費合作社印製 覆早兀Ull、U12、U21與U22。重覆單元UU與U21 係與重覆單元U12與U22呈左/右兩邊對稱，同時重覆 單7L U11與U12係與重覆單元U21與U2呈上/下兩邊 對稱。 第ΠΑ、17Β與17C圖係例示說明於矽基材1上形 成絕緣薄膜，以覆蓋閘極電極，並移除部分絕緣薄膜， 以執行自動對準石夕化物程序之方法。 如第17A圖所示，一氧化矽薄膜11係沈積於矽基 材之整個表面上，覆蓋閘極電極。一光阻或其等類似 之物的罩模Ml係形成於該氧化矽薄膜^上。該罩模 Μ1係覆蓋§己憶元件區域並曝露邏輯元件區域。於此狀 態下，氧化矽薄膜11係被非等向性蝕刻。氧化矽薄膜 11係於覆蓋有罩模Μ1之區域保留未餘刻。於曝露在 罩模Ml之開孔内的邏輯元件區域内，在平坦表面上之 氧化矽薄膜係被去除，而側壁間隔物lla係僅殘留於 各閘極電極之側壁上。 第17C圖係顯示形成於閘極電極5之側壁上的側 壁間隔物lla。 ， 於形成側壁間隔物lla後，離子係被植入在邏輯元 件區域内之作用區域内，以形成各電晶體具有高雜質 濃度之源極/沒極區域。在邏輯元件區域内之電晶體係 因此具有LDD結構。其後，罩模Μ1係被去除。 設若欲製造一 CMOS半導體元件，於形成侧壁間 隔物後，罩模Μ1係被去除。隨後，光阻係被塗佈，以 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
H W :--------^-------- (請先閱讀背面之注意事項再填寫本頁) 線 -32· 519648 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（30 ) 形成具有在對應於邏輯元件區域内之nmos之各位置 上之開孔的光阻圖案。藉由使用此光阻圖案，η型雜質 離子係以高濃度被植入，以形成η+型源極/汲極區域。 於去除光阻圖案後，光阻係被重新塗佈，以形成具有 對應於邏PMOS之各位置上之開孔的光阻圖案。藉由 使用此光阻圖案，BF2離子係以高濃度被植入，以形成 P+型源極/汲極區域。其後，此光阻圖案係被去除。 一 Co薄膜係藉由濺鍍而形成於矽基材之整個表面 上。於形成Co薄膜後，係執行以RTA或類似之技術 的熱處理，以於該Co薄膜與底下的矽之間進行自動對 準矽化物。於此方式中，一金屬矽化物薄膜25係形成 於閘極電極5之表面上。一金屬矽化物薄膜亦形成於 顯示在第17A圖中之邏輯元件作用區域ARL的表面 上。 可使用氮化物薄膜來取代使用作用側壁間隔物之 氧化物薄膜。 如第18B圖所示，一 BPSG或SiN與BPSG之層 合層或其等類似之物之層階間絕緣薄膜12係形成於矽 基材之整個表面上，覆蓋氧化矽薄膜11與金屬矽化物 層25。於絕緣薄膜12形成後，其表面係以平坦化熱處 理、CMP或其等類似之技術加以平坦化。一光阻層係 形成於該絕緣薄膜12之表面上，以形成具有用於形成 接觸孔之開孔的罩模M2。 第18A圖係顯示罩模M2之開孔的平面圖。罩模 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -33- 519648 A7 B7 五、發明說明（31 M2具有位在對應於在記憶元件區域内之位元線接點 之位置上的開孔13a。 -第18C圖係顯示一藉由使用罩模M2形成穿過絕緣 薄膜12之開孔13。 如第19B圖所示，一導電性層係形成於絕緣薄膜 12上，充填開孔13。該導電性薄膜係一多晶矽層與 WSi層之層合層，或其等類似之物。該導電性層係被 形成圖案，以形成構成位元線BL與其等類似之物的佈 線層14圖案。位元線係延伸於串聯連接之邏輯電晶體 之連接節點上方。因此，可於其後形成之位元線與邏 輯電晶體之源極/汲極接觸孔之間獲得一足夠的距離。 在實現以藉由使用低阻抗佈線材料（如A1)來形成諸如 ML與DB之訊號線之高速操作時，此點係顯著的。 第19A圖係顯示位元線14a與14b之配置的平面 圖。如第19B與19C圖所示，於形成位元線14後，另 一層階間絕緣薄膜15係形成於絕緣薄膜12上，覆蓋 位元線14。一由光阻或其類似之物所形成之罩模係形 成於絕緣薄膜15上，而電容器接觸孔16係經由蝕刻 被形成。 如第19C圖所示，一到達記憶晶胞電晶體之源極/ 汲極區域的接觸孔16a與一到達邏輯元件之閘極電極 的接觸孔16b係經由位元線14而形成互相面對。此接 觸孔形成於位元線之兩側的結構係允許晶胞尺寸在水 平方向降低。較佳係以平坦化熱處理、CMP或其等類 (請先閱讀背面冬注意事項再填寫本頁) ^--------訂---------線. 經濟部智慧財產局員工消費合作社印製 34- 519648
五、發明說明（ 32 經濟部智慧財產局員工消費合作社印製
似之技術來平坦化該絕緣薄膜15。 如第20B圖所示，一諸如多晶矽之導電性薄膜係 沈積充填接觸孔16a與16b，並形成圖案，以形成儲存 電容器電極17。 如第20A圖所示，儲存電容器電極17係覆蓋記憶 晶胞電晶體之主要區域，並具有長方形平面形狀。儘 管使用柱型儲存電容器電極，可亦使用圓柱型或其他 形狀。可於電極表面上形成數個半圓形突起，以增加 表面積。 如第21B圖所示，於電容器介電薄膜形成覆蓋儲 存電容器電極17後，一導電性薄膜係被形成並形成圖 案’以形成晶胞平板電極19。 如第21A圖所示，晶胞平板電極19係幾乎覆蓋記 憶元件區域之整個表面。晶胞平板電極19係延伸於未 顯示在第21A圖中之區域，並係維持於相同的勢能。（如 Vcc/2) 〇 如第22圖所示，一層階間絕緣薄膜40係形成於 石夕基材之整個表面上，覆蓋晶胞平板電極19。藉由使 用光阻罩模或其等類似之物，形成接觸孔41與42。 如第23圖所示，一金屬佈線層係形成於石夕基材之 整個表面上，充填接觸孔。該金屬佈線層係被形成圖 案，以形成資料母線44a與44b以及用於邏輯元件電 晶體之源極-汲極區域之導引或推導電極45、46與47。 電極45與47係被設置成，左與右相鄰之電極變成互 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -35· 經濟部智慧財產局員工消費合作社印製 519648 A7 B7 五、發明說明（33 ) 相接近，而電極46係被設置成左與右相鄰之電極變成 互相疏遠。 在此設置下，匹配線ML與接地線GND可沿著相 同的方向設置且可由相同的佈線層製造。由於資料母 線DB係由第一級（較低）佈線層製造，而匹配線ML與 接地線GND係由第二級（較高）佈線層製造，因此可簡 化接觸孔41與42之位置並減少邏輯電路之面積。 如顯示在第22圖中之接觸孔的配置所見，在接觸 孔41之兩側上，設置接觸孔42。佈線對此等接觸孔之 配置決定了各晶胞之面積。由晶胞尺寸之觀點，上述 配置係為最佳化的。 較佳亦形成晶胞平板接觸孔與字元推導線導引接 觸孔並形成用於連接至晶胞平板電極與堆疊電極44d 之電源線44c，以同時經由接觸孔連接至字元線WL。 舉例而言，如第23圖所示，形成連接至晶胞平板之上 側與下側、p型井區域之電源線44c。欲連接至字元線 之堆疊電極44d係形成於相鄰晶胞方塊間。欲連接至 晶胞平板之電源線可由相同於匹配線之佈線層來製 造0 其後，一層階間絕緣薄膜48係形成於基材的整個 表面上。較佳係以平坦化熱處理、CMP或其等類似之 技術來平坦化絕緣薄膜48之表面。一光阻圖案係形成 於該絕緣薄膜48上，並形成接觸孔49。 如第24A圖所示，一上部金屬佈線層係形成充填 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -4--------^------ 線- -36- 經濟部智慧財產局員工消費合作社印製 519648 A7 * Β7 五、發明說明（34 ) 該接觸孔，並形成圖案，以形成延伸於垂直方向之佈 線51a與5lb(總稱為佈線51)與佈線52a與52b(總稱為 佈線52)。舉例而言，佈線51a與51b係為接地線，而 佈線52a與52b為匹配線。同時，字元線襯線53a與 53b係形成將字元線與下部堆疊電極44d襯合在一 起。字元線係由多晶矽或金屬矽化物製成，延伸於垂 直方向並具有相當大的電阻。藉由將字元線連接至相 鄰晶胞方塊間之襯線，字元線之電阻可被有效地降低。 第24B圖顯示以高於閘極電極（字元線）之程級所 形成的佈線配置。位元線BL(14a與14b)係形成延伸於 水平方向，而由金屬佈線所製成之資料母線44a與 44b(以及晶胞平板電源線44c)係形成延伸於水平方向 並重疊位元線BL。於最高層中，匹配線ML與接地線 (以及字元襯線）係形成延伸於大致垂直於位元線BL與 資料母線DB之方向的方向。 由金屬佈線層所製成之匹配線ML、資料母線DB 以及接地線GND係用於至邏輯元件區域之連接。因此 可達成一高速操作。 於此實施例中，一 CAM晶胞係由二DRAM晶胞 與四η通道電晶體所構成。可減少DRAM晶胞之數量。 第25A圖係根據本發明另一實施例之CAM晶胞的 等效電路。 一記憶晶胞MC係由一記憶晶胞電晶體MM與一 電容器C所構成。兩組串聯連接之電晶體係連接於匹 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -37- 519648 A7 B7 五、發明說明（35 ) (請先閱讀背面之注意事項再填寫本頁) 配線ML與接地線GND之間。一組串聯連接之電晶體 係由p通道電晶體MP1與η通道電晶體MN1所構成， 而另一組係由ρ通道電晶體ΜΡ2與η通道電晶體ΜΝ2 所構成。一資料母線DB係連接至ρ與η通道電晶體 ΜΡ1與ΜΝ2之閘極電極。 記憶晶胞之儲存電極係連接至ρ與η通道電晶體 ΜΡ2與ΜΝ1之閘極電極。串聯連接之電晶體係由 CMOS電晶體所構成，一者係由資料毋線DB之電壓所 控制，而另一者係由電容器C之儲存電極電壓所控 制。位元線BL係連接至記憶晶胞電晶體MM之另一 源極/汲極區域。 於顯示在第1A圖之CAM晶胞中，記憶晶胞MC 係由二DRAM晶胞所構成，於顯示在第25A圖之CAM 晶胞中，記憶晶胞MM係由一 DRAM晶胞所構成。再 者，於第1A圖中，二資料母線與二位元線係用於CAM 晶胞，而在第25A圖中，係使用一資料母線DB與一 位元線BL。 經濟部智慧財產局員工消費合作社印製 第25B圖係顯示呈現在第25A圖内之CAM晶胞 之邏輯操作的桌面。DRAM列部分顯示電容器C之儲 存電極的電壓’ Η表不高電壓，而L表示低電壓。DB 列部分顯示資料母線DB之電壓，Η表示高電壓，而L 表示低電壓。PMOS列部分顯示ρ通道電晶體ΜΡ1/ΜΡ2 之開/關狀態。NMOS列部分顯示η通道電晶體 ΜΝ1/ΜΝ2之開/關狀態。一 ML列場顯示在邏輯操作 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -38- 319648 A7
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五、發明說明（36) 後，預充電至高電壓之匹配線ML是否維持高電壓或 是放電至低電壓。 舉例而言，當DRAM為高電壓（H)時，n通道電晶 體ΜΝ1係為開啟的，而ρ通道電晶體Μρ2係關閉的。 當資料母線DB為高電壓時，ρ通道電晶體Μρι為 關閉的，而η通道電晶體MN2為開啟的。因此，當 DRAM與DB兩者同時為高電壓（H)時，在各組串聯連 接的電晶體中，一組為開啟的，而另一組電晶體為關 閉的。匹配線ML且因此維持在高電壓（H)。 當DB為高電壓（H)而DRAM為低電壓（L)時，n通 道電晶體MN1為關閉的，❿p通道電晶體Mp2為開 啟的。因此，ρ通道電晶體14]?2與11通道電晶體MN2 之串聯連接為開啟的，而匹配線係放電至低電壓 (L)〇 當DRAM為高電壓（Η)而DB為低電壓（L)時，ρ通 道電晶體MP1為開啟的，而n通道電晶體MN2為關 閉的。因此，電晶體MP1與MN1之另一串聯連接為 開啟的，而匹配線ML係放電至低電壓（L)。 當DRAM與DB兩者皆為低電壓（L)時，狀態係改 變至相對於當DRAM與DB兩者皆為高電壓的狀 態，且η通道電晶體MN1與MN2兩者為關閉的，使 得匹配線ML係未放電而仍維持高電壓（H)。 於上述的方法中，顯示於第25A圖中之CAM晶胞 係執行如同顯示在第1A圖中之CAM晶胞的邏輯操 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------裝--------訂—------線 (請先閱讀背面之注意事項再填寫本頁) -39- ^648 ^648
、發明說明（ 作。以下將參照第26A至29圖描述顯示在第25A圖 之CAM晶胞的製造程序。 如第26A圖所示，在石夕基材1之表面上，以L〇c〇S 或STI形成用於界定作用區域arlI、ARL2與ARM 之場絕緣區域2。作用區域ARL1係一用於邏輯元件的 η型井，其中形成有p通道電晶體。作用區域arL2係 一用於邏輯元件的p型井，其中形成有η通道電晶體。 作用區域ARM為一 ρ型井，其中形成有記憶元件電晶 體。於閘極氧化物薄膜形成於作用區域之表面上後， 一多晶矽層係被沈積並形成圖案，以形成各電晶體之 閘極電極。於邏輯元件區域中，係形成閘極電極G1與 G2。各閘極電極〇卜G2具有一橫越n型作用區域arli 之部分以及一橫越ρ型作用區域ARL2之部分。於記 憶元件區域中，一亦作為閘極電極之字元線WL係於 水平方向橫越ρ型作用區域ARM。 於形成覆蓋閘極電極之層階間絕緣薄膜後，一第 二級層多晶矽層係被沈積並形成圖案，以形成位元線 BL與連接端點CT1，以將邏輯元件閘極電極gi連接 至δ己憶電晶體之源極/汲極區域中之一者。第二層階間 絕緣薄膜係形成覆蓋第二級多晶石夕層，而一第三級多 晶石夕層係被沈積並形成圖案，以形成記憶電晶體之儲 存電極SN ^該三多晶矽層係形成下部佈線層。 第26Β圖顯示於第26Α圖中沿單點鏈線U-U之截 面結構圖。一深η+型包埋層W1係形成於矽基材1之 本紙張尺度適用中國國祕準（CNS)A4規格⑽X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
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、發明說明（3 ) 經濟部智慧財產局員工消費合作社印製 表面層内，而- η型井W2係形成於該包埋層们上。 於該η型井W2之部分區域内，係形成一 p型井们。 除了 P型彳W3外，亦形成一 n型井，《中形成有p 通道電晶體。一場絕緣區域2係形成穿越在矽基材ι 之表層内的STI。一閘極氧化物薄膜3係形成於由場絕 緣區域2所界定之作用區域的表面上。 欲使用作用閘極電極之多晶矽層5係形成於該閘 極氧化物薄膜3上。於該多晶矽層5之兩側上，源極/ 沒極區域8係形成穿越n型雜質之離子植入。於邏輯 元件£域中，在各閘極電極之兩側上，係形成對應導 電性型態之源極/>及極區域。一第一層階間絕緣薄膜1 1 係形成覆蓋該閘極電極。第一層階間絕緣薄膜1 1係由 二絕緣層所構成。於邏輯元件區域中，一下部絕緣層 係被非等向性#刻，以於閘極電極之兩側形成側壁間 隔物。於形成側壁間隔物後，係執行離子植入，以形 成高濃度源極/没極區域。 一接觸孔13係形成穿越該第一層階間絕緣薄膜 11，而一多晶矽層係被沈積充填該接觸孔13。該多晶 矽層係被形成圖案，以形成構成連接端點CT1與位元 線BL之多晶矽佈線圖案14。 一第二層階間絕緣薄膜15係形成覆蓋該多晶矽佈 線圖案14。一接觸孔16係自第二層階間絕緣薄膜之表 面形成至記憶元件電晶體之源極/汲極區域中之一者。 一多晶矽層係沈積充填該接觸孔16。該多晶矽層係被 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) -41· 519648 經濟部智慧財產局員工消費合作社印製 A7 -------^__ 五、發明說明（39 ) 形成圖案，以形成記憶元件儲存電極17。 於此實施例中，連接端點CT1係連接閘極電極 5(G1)與源極/汲極區域8，而電容器之儲存電極17係 向下延伸，以被連接至源極/汲極區域8。類似於前述 實施例，一或二連接端點可連接儲存電極、閘極電極 5(G1)與源極/汲極區域8。 如第27圖所示，一第三層階間絕緣薄膜係形成於 該第二層階間絕緣薄膜15上，覆蓋儲存電極。一第一 金屬佈線層係形成於該第三層階間絕緣薄膜上。該第 金屬佈線層係被形成圖案，以形成資料母線Db、互 用於連接p通道與η通道電晶體之互連佈線CT2與 CT3、用於連接至上部佈線層之插塞pG〗與ρ〇2，以 及在記憶元件區域内之字元襯線WLB❶於第一金屬佈 線層被形成圖案後，一第四層階間絕緣薄膜係被形 成’且一第二金屬佈線層係形成於其上。該第二金屬 佈線層係被形成圖案，以形成延伸於垂直方向之接地 線GND與匹配線。 第28圖顯示在第27圖内沿χ-χ線之截面結構圖。 於邏輯元件作用區域ARL2中，係形成p型井W4。一 金屬矽化物層25係形成於多晶矽閘極電極5之上表面 上。於閘極電極5之兩側上，LDD結構係形成具有低 濃度源極/汲極區域7a與高濃度源極/汲極區域一 金屬矽化物層26係形成於此等區域7b之各表面上。 該第一層階間絕緣薄膜11係形成在閘極電極之側壁上
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五、發明說明（4〇 ) 的側壁間隔物1 la與上部絕緣薄膜1 lb。 第二層階間絕緣薄膜15係形成於該第一層階間絕 緣薄膜11上，且於形成記憶元件電容器後，形成第三 層階間絕緣薄膜。於接觸孔形成穿越該第三層階間絕 緣薄膜後，形成第一金屬佈線層22。於顯示在第28 圖之結構中，第一金屬佈線層22係形成互連佈線CT1 與CT2以及插塞PG2。 第四層階間絕緣薄膜23係形成於第一金屬佈線層 22上，而後形成接觸孔，並形成第二金屬佈線層24。 接地佈線24係連接至插塞PG2。匹配線ML亦於未顯 示於第28圖之區域内連接至插塞pgi。 第29圖顯示於第27圖中沿Y-Y線之截面結構圖。 邏輯元件作用區域ARL1係為η型井W2，而邏輯元件 作用ARL2為在η型井W2内之ρ型井W3。在η型井 W2上之閘極電極係由推雜有大量ρ型雜質之ρ型多晶 矽所形成。在ρ型井W3上之邏輯元件閘極電極5係 由摻雜有大量η型雜質之η型多晶矽所形成，金屬矽 化物層25係形成於各閘極電極5之表面上。 於記憶元件區域中，除了顯示在第26Β圖之結構 外，一電容器介電薄膜18與一晶胞平板電極19係被 形成’以構成連同儲存電極17之記憶元件電容器。第 二層階間絕緣薄膜21係形成覆蓋電容器，而到達閘極 電極G1之接觸孔係形成穿越該第三層階間絕緣薄膜 21。第一金屬佈線層22係形成於該第三層階間絕緣薄 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) -43- 519648 A7 B7 五 、發明說明（41 膜21上。 第一金屬佈線層22係形成連接至閘極電極之 資料母線DB與字元襯線WLB。第四層階間絕緣薄膜 23係形成覆蓋該第一金屬佈線層22，並形成顯示於第 28圖内之第二金屬佈線層。設若需要完成一半導體元 件，係形成另一層階間絕緣薄膜與上部佈線層。 此CAM晶胞之邏輯元件電晶體係可在高速下操 作，此乃由於其等係分別由低阻抗金屬所製成之資料 母線DB、匹配線ML、接地線GND與互連線所驅動。 依據周邊電路結構與其等類似之結構，可使用不 同的配置。儘管本發明已連同上述實施例描述，本發 明係非限於該等實施例。不同的修飾、改良與組合對 熟習該項技術者而言為明顯的。 jL件標號對照表 (請先閱讀背面之注意事項再填寫本.!) -— ----訂---------線·一 經濟部智慧財產局員工消費合作社印製 1 矽基材 8 記憶元件源極/汲 In η型井 極區域 ip Ρ型井 11 CVD氧化物薄膜 2 場絕緣區域（薄膜） 11a 側間隔物 3 閘極氧化物薄膜 lib 氧化矽薄膜 5 閘極電極 12 石夕氧化物薄膜 7 邏輯元件源極/汲 12a 氮化矽薄膜 極區域 13 接觸孔 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44- 519648
五、發明說明（42 經濟部智慧財產局員工消費合作社印製 13a 開孔 45 推導電極 14 佈線（圖案） 46 推導電極 14a 位元線 47 推導電極 14b 位元線 48 絕緣薄膜 15 絕緣薄膜 49 接觸孔 16 接觸孔 51 佈線 16a 接觸孔 51a 佈線 16b 接觸孔 51b 佈線 17 儲存電極 52 佈線 18 電容器介電薄膜 52a 佈線 19 晶胞平板電極 52b 佈線 23 光阻罩模 53a 字元線襯線 24 光阻罩模 53b 字元線襯線 25 金屬矽化物層 ARL 作用區域 26 金屬矽化物層 ARL1 作用區域 31 導電性插塞 ARL2 作用區域 32 導電性插塞 ARM 作用區域 40 層階間絕緣薄膜 B P型雜質離子 41 接觸孔 BL 位元線 42 接觸孔 BL 位元線 44a 資料母線 BLD 位元線驅動電路 44b 資料母線 C 電容器 44c 電源線 Ca 電容器 44d 堆疊電極 Cb 電容器 -45- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) ----------------------訂-------1·線 C請先閱讀背面之注意事項再填寫本頁) 519648 A7 B7 五、發明說明（43 ) 經濟部智慧財產局員工消費合作社印製 CM 連接端點 ΜΡ1 p通道電晶體 CT1 連接端點 ΜΡ2 p通道電晶體 CT2 互連佈線 Ρ η型雜質離子 CT3 互連佈線 Pa 串聯連接電晶體 CTL 連接端點 Pb 串聯連接電晶體 CTM 連接端點 PG 插塞 DB 資料母線 PG1 插塞 /DB 資料母線 PG2 插塞 DBD資料母線驅動電路 PM 插塞 FOX 場絕緣薄膜 Qa 串聯連接電晶體 G1 閘極電極 Qb 串聯連接電晶體 G2 閘極電極 Ta 傳送電晶體 GND 接地線 Tb 傳送電晶體 Η 高電壓 U 重覆單元 L 低電壓 /u 重覆單元 LC 邏輯晶胞 W1 η+型包埋層 Ml 光罩 W2 η型井 M2 光罩 W3 Ρ型井 MC 記憶晶胞 WL 字元線 ML 匹配線 WLB 字元線襯線 MLD 匹配線驅動電路 WLD 字元線驅動電路 MM 記憶晶胞電晶體 MN1 η通道電晶體 MN2 η通道電晶體 -46 - (請先閱讀背面之注意事項再填寫本頁) 線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Claims (1)
- 第90110310號申請孝 茶甲％專利範圍修正本 κ 一種半導體元件…人修正曰期：91年10月 / 一半導體基材與多個形成 在半導體基材上之基礎 u - 兀各早70具有記憶元件 ^ Μ及相同平面配置或雙邊對稱配置，基礎 早元包含： 琢趣埤，其係形成在半導體基材 面上並用：界定第一與第二作用區域； 傳送電晶體，其具有_橫過第_作用區域3 第閘極電極與一對第一源極/汲極區域，其係只 成在第-作用區域内之第—閘極電極的兩側上； 連接至第一閘極電極之字元線； 一連接至該對第一源極/汲極區域之一者的七 元線； 串聯連接之電晶體，其具有第二與第三閘極電 極、該第二與第三閘極電極形成橫過第二作用區 域、一形成在第二作區域内之第二與第三閘極電 極間的連接節點、一對形成在第二與第三閘極電 極外側之第二源極/汲極區域，及一形成於該連接 節點上與該對第二源極/汲極區域上之金屬矽化物 電極； 第一訊號線，其係連接至位在該對第二源極/ 汲極區域上之一者的金屬石夕化物電極； 第二訊號線，其係連接至位在，該對第二源極/ ^19648 k Λ8 B8/及極區域上之另一者的金屬石夕化物電極； 連接至該第二間極電極之第三訊號線； …-儲存電極，其係形成於該對第一源極/沒極 區域與至少部分該第三祕電極上方之區域内； 一形成於該儲存電極之表面上的電容器 薄膜； 第-導電性連接構件’其係形成於該儲存電極 上與下方，以將儲存電極連接至該對第—源極/汲 極區域之另一者；以及 第二導電性連接構件，其係形成於該儲存電極 上與下方，以將儲存電極連接至第三閘極電極。 2·如申請專利範圍第丨項之半導體元件，其中該第一 與第二導電性連接構件係形成整合的導電性連接 構件。 3·如申請專利範圍第丨項之半導體元件，其中該位元 線係設置於該第一與第二導電性連接構件之間。 4·如申請專利範圍第1項之半導體元件，其中於該第 二作用區域内之連接節點與該對第一源極/汲極區 域的雜貝》辰度係較在該第一作用區域内之該對第 一源極/汲極區域的雜質濃度為高。 5 ·如申請專利範圍第1至4項中任一項之半導體元 件，其中該第一導電性連接構件包含形成於該對第 一源極/汲極區域之另一者上的導電性插塞以及由 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公麓y -48- 申Μ專利範圍 相同於該儲存電極之材料所構成並形成於該導電 11插塞上之第一儲存電極延伸部。 6·如申請專利範圍第5項之半導體元件，其中該導電 性插塞具有一在該第一儲存電極延伸部下方之凹 部。 如申明專利範圍第1至4項中任-項之半導體元 件’其中該第二導電性連接構件包含一由相同於該 儲存電極之材料所構成之第二儲存電極延伸部。 8·如申請專利範圍第i至4項中任一項之半導體元 件，其進一步包含分別形成於多個基礎單元之外部 區域内之用於驅動該位元線之位元線驅動器、用於 驅動該字元線之字元線驅動器、用於將該第二訊號 線預充電相當於該第一訊號線之電壓並於預充電 後偵測電壓之匹配線驅動器、以及用於驅動該第三 訊4號線之資料母線驅動器。 9’如申睛專利範圍第1或2項之半導體元件，其中該 第二閘極電極包含形成於位在該第二作用區域之 閘極絕緣薄膜上的本徵閘極電極部分，以及形成於 該隔離絕緣區域上並具有增加寬度之接觸部分，且 該第二導電性連接構件係與該接觸部分相連接。 10·如申請專利範圍第9項之半導體元件，其中該第三 閘極電極係沿直線延伸，而該第一作用區域係鄰近 該接觸部分而沿相同的直線延伸。 如申請專利範圍第1至4項中任一項之半導體元 申請專利範圍 件，其中由二字元線、位元線、以及第一至第三訊 號線所構成之第一組係平行設置，而由剩餘三個之 至少二個所構成之第二組係平行設置並越過該第 一組。 12·如申請專利範圍帛u項之半導體元件，其中該第 一組係由第一導電性層所形成而該第二組係由不 同於該第一導電性層之層等級的第二導電性層所 形成。 13·如申清專利範圍第12項之半導體元件，其中該儲 存電極係由不同於該第一與第二導電性層之層等 級的第三導電性層所形成。 14· -種半導體元件，其包含—半導體基材與多個形成 在半導體基材上之基礎單元，各單元具有記憶元件 與邏輯元件及相同平面配置或雙邊對稱配置，基礎 單元包含： 一隔離絕緣區域，其係形成在半導體基材之表 面上並用以界定第一與第二作用區域； 一傳送電晶體，其具有一橫過第一作用區域之 第閘極電極與一對第一源極/沒極區域，其係形 成在第一作用區域内之第一閘極電極的兩側上； 一連接至第一閘極電極之字元線； 連接至該對第一源極/汲極區域之一者的位 元線； 串聯連接之電晶體，其具有第二與第三閘極電 /、、申请專利範圍 極、忒第二與第三閘極電極形成橫過第二作用區 域、一形成在第二作區域内之第二與第三閘極電 極間的連接節點、以及一對形成在第二與第三閘 極電極外側之第二源極/汲極區域； 第一訊號線，其係連接至該對第二源極/汲極 區域之一者，並由第一金屬佈線層構成； 第二訊號線，其係連接至該對第二源極/汲極 區域之另一者，並由第一金屬佈線層構成； 第二訊號線，其係連接至第二閘極電極，並由 不同於第一佈線層之等級的第二佈線層構成； 一儲存電極，其係形成於該對第一源極/汲極 區域與至少部分該第三閘極電極上方之區域内； 形成於该儲存電極之表面上的電容器介電 薄膜； 第一導電性連接構件，其係形成於該儲存電極 上與下方，以將儲存電極連接至該對第一源極/汲 極區域之另一者；以及 第二導電性連接構件，其係形成於該儲存電極 上與下方，以將儲存電極連接至第三閘極電極。 15·如申請專利範圍帛14項之半導體元件，其中該串 駟連接之電晶體包含形成於連接節點上與一對第 二源極/汲極區域上之金屬矽化電極。 16·如申請專利範圍第14項之半導體元件，其中該位 兀線係由較第二佈線為低之等級的第三金屬佈線 (210X297公釐) 、申請專利範圍 所構成。 17·如申請專·㈣14項之半導體元件，其中該位 7L線與該第三訊號線由平面觀看為重疊的。 18· 一種半，體元件’其包含多個形成在半導體基材上 之基礎單元，各單元具有記憶元件與邏輯元件及相 同配置或雙邊對稱配置，該基礎單元包含： 一形成於第一作用區域内之DRAM晶胞，該 DRAM晶胞包含第一電晶體與具有儲存電極之電 容器； 形成於第二作用區域内之邏輯元件，該邏輯 元件具有含有第二與第三閘極之串聯連接的第二 與第二電晶體，以及金屬石夕化物源極/汲極電極； 以及 一形成於該DRAM電容器之儲存電極上與下 方之導電性連接構件，以將儲存電極連接至第三 間極電極。 19· 一種半導體元件，其包含： 欲以輸入訊號施用之資料母線； 欲放電之匹配線； 各包含絕緣閘極型電晶體與電容器之記憶晶 胞； 各包含第一與第二串聯接點之邏輯晶胞，該第 一與第二串聯接點各於該匹配線與該接地線間連 接並含有串聯連接之p與η通道電晶體’第一串 -52- 衣紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） ^1^648/、、申請專利範圍 恥連接之η通道電晶體的間極電極與第二串聯連 妾之Ρ通道電晶體的閘極電極係連接至電容器之 儲存電極，而第-串聯連接之pit道電晶體的問 極電極與第二串聯連接之n通道電晶體的問極電 極係連接至資料母線。 20·如申請專利範圍第19項之半導體元件，其中該資 料母線、匹配線與接地線係由金屬佈線層所構成。 21.如申請專利範圍第20項之半導體元件，其中該第 與第一串聯接點各包含一連接η與ρ通道電晶體 之金屬佈線。 本纸張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐） -53- 5196489LfO, 2 1 丨^¥印1 第90110310號申請案圖式修正頁 修正日期：91年10月 ML MP2 MP1 MN2 iGND MC 一 GNDWL DB BLDRAM H L Η L DB H Η L L PMOS 關/關 關/開 開/關、 開/開 NMOS 開/開 關/開 開/關 關/關 ML Η L L Η
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