JP2000196033A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＯＳ側の微細化プロセスで用いられる高融
点金属膜で、容量素子へのプラグコンタクトを形成する
際のコンタクト抵抗の低減化を図る。 【解決手段】 Ｐ型の半導体基板１上に少なくともＮチ
ャネル型ＭＯＳトランジスタ（Ａ）と容量素子（Ｂ）と
を搭載した半導体装置において、Ｎチャネル型ＭＯＳト
ランジスタ（Ａ）のＮ型のソース・ドレイン領域６，７
上に形成するコンタクトホール９Ａと同等の開口径を有
する複数のコンタクトホール９Ｂが容量素子（Ｂ）を構
成する上部容量電極２３上面に形成され、この各コンタ
クトホール９Ｂ内にそれぞれコンタクトプラグ１０Ｂが
埋設され、その上に金属配線層１１Ｂが形成されている
ことを特徴とする。
点金属膜で、容量素子へのプラグコンタクトを形成する
際のコンタクト抵抗の低減化を図る。 【解決手段】 Ｐ型の半導体基板１上に少なくともＮチ
ャネル型ＭＯＳトランジスタ（Ａ）と容量素子（Ｂ）と
を搭載した半導体装置において、Ｎチャネル型ＭＯＳト
ランジスタ（Ａ）のＮ型のソース・ドレイン領域６，７
上に形成するコンタクトホール９Ａと同等の開口径を有
する複数のコンタクトホール９Ｂが容量素子（Ｂ）を構
成する上部容量電極２３上面に形成され、この各コンタ
クトホール９Ｂ内にそれぞれコンタクトプラグ１０Ｂが
埋設され、その上に金属配線層１１Ｂが形成されている
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置との製
造方法に関し、更に言えば高集積化が要求される容量・
トランジスタ混載の半導体装置とその製造方法に関す
る。
造方法に関し、更に言えば高集積化が要求される容量・
トランジスタ混載の半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタに加えて容量
素子や抵抗素子等が混載された半導体装置（アナログデ
ィジタル混載）においては、通常のＭＯＳトランジスタ
（ディジタル）を形成するための製造工程に、容量素子
や抵抗素子等（アナログ）の製造工程を付加する形の製
造工程で実現される。
素子や抵抗素子等が混載された半導体装置（アナログデ
ィジタル混載）においては、通常のＭＯＳトランジスタ
（ディジタル）を形成するための製造工程に、容量素子
や抵抗素子等（アナログ）の製造工程を付加する形の製
造工程で実現される。
【０００３】以下、従来のＭＯＳトランジスタと容量素
子とが混載された半導体装置について図面を参照しなが
ら説明する。
子とが混載された半導体装置について図面を参照しなが
ら説明する。
【０００４】図３において、５１は一導電型、例えばＰ
型の半導体基板で、５２は半導体基板５１上に形成され
たＰ型ウエルで、このＰ型ウエル５２の一部にＬＯＣＯ
Ｓ分離膜５３が形成され、このＬＯＣＯＳ分離膜５３以
外の領域にゲート酸化膜５４が形成されている。また、
前記ゲート酸化膜５４上にゲート電極５５が形成され、
このゲート電極５５に隣接するように前記基板表層にＮ
型のソース・ドレイン領域５６，５７が形成され、この
のソース・ドレイン領域５６，５７にコンタクトするコ
ンタクトホール５９Ａが層間絶縁膜５８に形成され、こ
のコンタクトホール５９Ａにバリアメタル膜（不図示）
を介してこのソース・ドレイン領域５６，５７のそれぞ
れにコンタクトするアルミニウム膜から成る金属配線層
６０Ａが形成されて成るＭＯＳトランジスタ（Ａ）が形
成されている。尚、前記バリアメタル膜は、例えば、チ
タン（Ｔｉ）膜とチタンナイトライド（ＴｉＮ）膜等の
積層膜が用いられている。
型の半導体基板で、５２は半導体基板５１上に形成され
たＰ型ウエルで、このＰ型ウエル５２の一部にＬＯＣＯ
Ｓ分離膜５３が形成され、このＬＯＣＯＳ分離膜５３以
外の領域にゲート酸化膜５４が形成されている。また、
前記ゲート酸化膜５４上にゲート電極５５が形成され、
このゲート電極５５に隣接するように前記基板表層にＮ
型のソース・ドレイン領域５６，５７が形成され、この
のソース・ドレイン領域５６，５７にコンタクトするコ
ンタクトホール５９Ａが層間絶縁膜５８に形成され、こ
のコンタクトホール５９Ａにバリアメタル膜（不図示）
を介してこのソース・ドレイン領域５６，５７のそれぞ
れにコンタクトするアルミニウム膜から成る金属配線層
６０Ａが形成されて成るＭＯＳトランジスタ（Ａ）が形
成されている。尚、前記バリアメタル膜は、例えば、チ
タン（Ｔｉ）膜とチタンナイトライド（ＴｉＮ）膜等の
積層膜が用いられている。
【０００５】また、７１は前記ＬＯＣＯＳ分離膜５３上
に形成された下部容量電極で、この下部容量電極７１上
に容量膜７２が形成され、この容量膜７２上に上部容量
電極７３が形成されている。また、層間絶縁膜５８に形
成されたコンタクトホール５９Ｂ，５９Ｃ内に前述した
ようにバリアメタル膜（不図示）を介してアルミニウム
膜から成る金属配線層６０Ｂ，６０Ｃが形成されて成る
容量素子（Ｂ）が形成されている。そして、このような
ＭＯＳトランジスタ（Ａ）と容量素子（Ｂ）とが混載さ
れた半導体装置がある。
に形成された下部容量電極で、この下部容量電極７１上
に容量膜７２が形成され、この容量膜７２上に上部容量
電極７３が形成されている。また、層間絶縁膜５８に形
成されたコンタクトホール５９Ｂ，５９Ｃ内に前述した
ようにバリアメタル膜（不図示）を介してアルミニウム
膜から成る金属配線層６０Ｂ，６０Ｃが形成されて成る
容量素子（Ｂ）が形成されている。そして、このような
ＭＯＳトランジスタ（Ａ）と容量素子（Ｂ）とが混載さ
れた半導体装置がある。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
装置内における前記容量素子の占める面積は比較的大き
くならざるを得なかった。そのため、このような大面積
の容量素子、特に、上部容量電極７３の上面には、開口
径の大きなコンタクトホール５９Ｂを形成し、このコン
タクトホール５９Ａ内に金属配線層６０Ａを形成した際
に、ステップカバレッジの関係から、図３に示すように
コンタクトホール５９Ｂの中央部が窪み、従って、後工
程での平坦性が悪化するという不具合がある。
装置内における前記容量素子の占める面積は比較的大き
くならざるを得なかった。そのため、このような大面積
の容量素子、特に、上部容量電極７３の上面には、開口
径の大きなコンタクトホール５９Ｂを形成し、このコン
タクトホール５９Ａ内に金属配線層６０Ａを形成した際
に、ステップカバレッジの関係から、図３に示すように
コンタクトホール５９Ｂの中央部が窪み、従って、後工
程での平坦性が悪化するという不具合がある。
【０００７】また、ＢｉＣＭＯＳ構造において、ＭＯＳ
側の微細化プロセスで用いられるタングステン膜等の高
融点金属膜でプラグコンタクトさせるような場合には、
図４に示すような不具合が発生することになる。即ち、
コンタクトホール５９Ｂを含む全面にバリアメタル膜８
１を介して前述したアルミニウム膜に代えてタングステ
ン膜等の高融点金属膜８２Ａを形成し、この高融点金属
膜８２Ａをエッチバックしてプラグコンタクトさせた場
合に、タングステン膜のエッチバック時のエッチングダ
メージ（図４の×印参照）が、直接、容量素子（Ｂ）に
かかり、デバイス特性を劣化させてしまうという危険性
がある。また、このような構成を採用した場合には、更
に、後工程における平坦性が悪化することになる。
側の微細化プロセスで用いられるタングステン膜等の高
融点金属膜でプラグコンタクトさせるような場合には、
図４に示すような不具合が発生することになる。即ち、
コンタクトホール５９Ｂを含む全面にバリアメタル膜８
１を介して前述したアルミニウム膜に代えてタングステ
ン膜等の高融点金属膜８２Ａを形成し、この高融点金属
膜８２Ａをエッチバックしてプラグコンタクトさせた場
合に、タングステン膜のエッチバック時のエッチングダ
メージ（図４の×印参照）が、直接、容量素子（Ｂ）に
かかり、デバイス特性を劣化させてしまうという危険性
がある。また、このような構成を採用した場合には、更
に、後工程における平坦性が悪化することになる。
【０００８】従って、本発明では、ＭＯＳ側の微細化プ
ロセスで用いられるタングステン膜等の高融点金属膜
で、容量素子へのプラグコンタクトを形成するＢｉＣＭ
ＯＳ構造の半導体装置において、そのコンタクト抵抗の
低減化を可能にする半導体装置とその製造方法を提供す
ることを目的とする。
ロセスで用いられるタングステン膜等の高融点金属膜
で、容量素子へのプラグコンタクトを形成するＢｉＣＭ
ＯＳ構造の半導体装置において、そのコンタクト抵抗の
低減化を可能にする半導体装置とその製造方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたものであり、本発明半導体
装置の一例を説明すると、例えば、Ｐ型の半導体基板１
上に少なくともＮチャネル型ＭＯＳトランジスタ（Ａ）
と容量素子（Ｂ）とを搭載した半導体装置において、Ｎ
チャネル型ＭＯＳトランジスタ（Ａ）のＮ型のソース・
ドレイン領域６，７上に形成するコンタクトホール９Ａ
と同等の開口径を有する複数のコンタクトホール９Ｂが
容量素子（Ｂ）を構成する上部容量電極２３上面に形成
され、この各コンタクトホール９Ｂ内にそれぞれコンタ
クトプラグ１０Ｂが埋設され、その上に金属配線層１１
Ｂが形成されていることを特徴とする。
題を解決するためになされたものであり、本発明半導体
装置の一例を説明すると、例えば、Ｐ型の半導体基板１
上に少なくともＮチャネル型ＭＯＳトランジスタ（Ａ）
と容量素子（Ｂ）とを搭載した半導体装置において、Ｎ
チャネル型ＭＯＳトランジスタ（Ａ）のＮ型のソース・
ドレイン領域６，７上に形成するコンタクトホール９Ａ
と同等の開口径を有する複数のコンタクトホール９Ｂが
容量素子（Ｂ）を構成する上部容量電極２３上面に形成
され、この各コンタクトホール９Ｂ内にそれぞれコンタ
クトプラグ１０Ｂが埋設され、その上に金属配線層１１
Ｂが形成されていることを特徴とする。
【００１０】また、その製造方法は、前記基板１上の一
部に形成したＬＯＣＯＳ分離膜３上に第１の導電膜から
成る下部容量電極２１を形成した後に、前記基板（Ｐ型
ウエル２）上及び下部容量電極２１上をパイロ酸化して
ゲート酸化膜４及び容量膜２２を形成する。続いて、全
面に第２の導電膜を形成した後に、この第２の導電膜を
パターニングして前記ゲート酸化膜４上にゲート電極５
を形成すると共に、前記容量膜２２上に上部容量電極２
３を形成する。次に、前記ゲート電極５に隣接するよう
に基板表層にＮ型のソース・ドレイン領域６，７を形成
した後に、層間絶縁膜８を介して前記ソース・ドレイン
領域６，７上，下部容量電極２１上面のそれぞれにコン
タクトするコンタクトホール９Ａ，９Ｃを形成すると共
に、前記上部容量電極２３上面にコンタクトする複数の
コンタクトホール９Ｂを形成する。更に、前記コンタク
トホール９Ａ，９Ｂ，９Ｃ内を含む全面にタングステン
膜を形成した後に、このタングステン膜をエッチバック
してコンタクトプラグ１０Ａ，１０Ｂ，１０Ｃを形成
し、このコンタクトプラグ１０Ａ，１０Ｂ，１０Ｃ上に
金属配線層１１Ａ，１１Ｂ，１１Ｃを形成する工程とを
備えたことを特徴とする。
部に形成したＬＯＣＯＳ分離膜３上に第１の導電膜から
成る下部容量電極２１を形成した後に、前記基板（Ｐ型
ウエル２）上及び下部容量電極２１上をパイロ酸化して
ゲート酸化膜４及び容量膜２２を形成する。続いて、全
面に第２の導電膜を形成した後に、この第２の導電膜を
パターニングして前記ゲート酸化膜４上にゲート電極５
を形成すると共に、前記容量膜２２上に上部容量電極２
３を形成する。次に、前記ゲート電極５に隣接するよう
に基板表層にＮ型のソース・ドレイン領域６，７を形成
した後に、層間絶縁膜８を介して前記ソース・ドレイン
領域６，７上，下部容量電極２１上面のそれぞれにコン
タクトするコンタクトホール９Ａ，９Ｃを形成すると共
に、前記上部容量電極２３上面にコンタクトする複数の
コンタクトホール９Ｂを形成する。更に、前記コンタク
トホール９Ａ，９Ｂ，９Ｃ内を含む全面にタングステン
膜を形成した後に、このタングステン膜をエッチバック
してコンタクトプラグ１０Ａ，１０Ｂ，１０Ｃを形成
し、このコンタクトプラグ１０Ａ，１０Ｂ，１０Ｃ上に
金属配線層１１Ａ，１１Ｂ，１１Ｃを形成する工程とを
備えたことを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１２】図２（ｃ）において、１は一導電型、例え
ばＰ型の半導体基板で、２は半導体基板１上に形成され
たＰ型ウエルで、このＰ型ウエル２の一部にＬＯＣＯＳ
分離膜３が形成され、このＬＯＣＯＳ分離膜３以外の領
域にゲート酸化膜４が形成されている。また、前記ゲー
ト酸化膜４上にゲート電極５が形成され、このゲート電
極５に隣接するように前記基板表層にＮ型のソース・ド
レイン領域６，７が形成され、その上の層間絶縁膜８に
形成されたコンタクトホール９Ａを介してこのソース・
ドレイン領域６，７のそれぞれにコンタクトされる高融
点金属膜（例えば、タングステン膜）から成るコンタク
トプラグ１０Ａが埋設され、その上に金属配線層１１Ａ
が形成されて成るＭＯＳトランジスタ（Ａ）が形成され
ている。
ばＰ型の半導体基板で、２は半導体基板１上に形成され
たＰ型ウエルで、このＰ型ウエル２の一部にＬＯＣＯＳ
分離膜３が形成され、このＬＯＣＯＳ分離膜３以外の領
域にゲート酸化膜４が形成されている。また、前記ゲー
ト酸化膜４上にゲート電極５が形成され、このゲート電
極５に隣接するように前記基板表層にＮ型のソース・ド
レイン領域６，７が形成され、その上の層間絶縁膜８に
形成されたコンタクトホール９Ａを介してこのソース・
ドレイン領域６，７のそれぞれにコンタクトされる高融
点金属膜（例えば、タングステン膜）から成るコンタク
トプラグ１０Ａが埋設され、その上に金属配線層１１Ａ
が形成されて成るＭＯＳトランジスタ（Ａ）が形成され
ている。
【００１３】また、２１は前記ＬＯＣＯＳ分離膜３上に
形成された下部容量電極で、この下部容量電極２１上に
容量膜２２が形成され、この容量膜２２上に上部容量電
極２３が形成され、その上の層間絶縁膜８に形成された
コンタクトホール９Ｂ，９Ｃ内に高融点金属膜（例え
ば、タングステン膜）から成るコンタクトプラグ１０
Ｂ，１０Ｃが埋設され、その上に金属配線層１１Ｂ，１
１Ｃが形成されて成る容量素子（Ｂ）が形成されてい
る。
形成された下部容量電極で、この下部容量電極２１上に
容量膜２２が形成され、この容量膜２２上に上部容量電
極２３が形成され、その上の層間絶縁膜８に形成された
コンタクトホール９Ｂ，９Ｃ内に高融点金属膜（例え
ば、タングステン膜）から成るコンタクトプラグ１０
Ｂ，１０Ｃが埋設され、その上に金属配線層１１Ｂ，１
１Ｃが形成されて成る容量素子（Ｂ）が形成されてい
る。
【００１４】ここで、本発明半導体装置の特徴は、容量
素子（Ｂ）、特に、上部容量電極２３上面にコンタクト
するコンタクトホール９Ｂが複数形成され、この各コン
タクトホール９Ｂ内にコンタクトプラグ１０Ｂが埋設さ
れ、その上に金属配線層１１Ｂが形成された点である。
素子（Ｂ）、特に、上部容量電極２３上面にコンタクト
するコンタクトホール９Ｂが複数形成され、この各コン
タクトホール９Ｂ内にコンタクトプラグ１０Ｂが埋設さ
れ、その上に金属配線層１１Ｂが形成された点である。
【００１５】即ち、半導体装置内における容量素子の占
める面積は比較的大きくならざるを得ず、この大面積の
容量素子に金属配線層をコンタクト形成する際のコンタ
クト抵抗の低減化を図るために、上述したように複数の
コンタクトホール９Ｂを形成し、この各コンタクトホー
ル９Ｂ内にＭＯＳの微細化プロセスで用いられるタング
ステン膜等の高融点金属膜をプラグコンタクトさせてい
る。
める面積は比較的大きくならざるを得ず、この大面積の
容量素子に金属配線層をコンタクト形成する際のコンタ
クト抵抗の低減化を図るために、上述したように複数の
コンタクトホール９Ｂを形成し、この各コンタクトホー
ル９Ｂ内にＭＯＳの微細化プロセスで用いられるタング
ステン膜等の高融点金属膜をプラグコンタクトさせてい
る。
【００１６】これにより、従来のように大きな開口径を
有するコンタクトホール５９Ｂを形成し、このコンタク
トホール５９Ｂ内にタングステン膜等の高融点金属膜を
プラグコンタクトさせた場合（図４参照）に比して、後
工程における平坦性が良好となる。また、コンタクトプ
ラグ１０Ｂを埋設する際のタングステン膜のエッチバッ
ク時のエッチングダメージが、直接、容量素子（Ｂ）に
かかるという不具合も解消できる。
有するコンタクトホール５９Ｂを形成し、このコンタク
トホール５９Ｂ内にタングステン膜等の高融点金属膜を
プラグコンタクトさせた場合（図４参照）に比して、後
工程における平坦性が良好となる。また、コンタクトプ
ラグ１０Ｂを埋設する際のタングステン膜のエッチバッ
ク時のエッチングダメージが、直接、容量素子（Ｂ）に
かかるという不具合も解消できる。
【００１７】そして、このようなＭＯＳトランジスタ
（Ａ）と容量素子（Ｂ）とが混載されて、本発明の半導
体装置が形成されている。
（Ａ）と容量素子（Ｂ）とが混載されて、本発明の半導
体装置が形成されている。
【００１８】以下、本発明の半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１９】先ず、図１（ａ）に示すように、Ｐ型の半
導体基板１のＰ型ウエル２の一部におよそ５０００Åの
厚みでＬＯＣＯＳ分離膜３を形成する。このＰ型ウエル
２の表面が露出している領域が、ＭＯＳトランジスタ
（Ａ）の形成領域であり、ＬＯＣＯＳ分離膜３の上が容
量素子（Ｂ）形成領域である。
導体基板１のＰ型ウエル２の一部におよそ５０００Åの
厚みでＬＯＣＯＳ分離膜３を形成する。このＰ型ウエル
２の表面が露出している領域が、ＭＯＳトランジスタ
（Ａ）の形成領域であり、ＬＯＣＯＳ分離膜３の上が容
量素子（Ｂ）形成領域である。
【００２０】次に、図１（ｂ）に示すように、例えば、
ポリシリコン膜を２０００Åの厚みで形成し、ＰｏＣｌ
3拡散法等により不純物を導入した第１の導電膜（不図
示）を形成し、所望のパターンを有する第１のレジスト
膜３１を形成した後に、このレジスト膜３１をマスクに
して前記第１の導電膜をドライエッチング法によりパタ
ーニングして、不図示の抵抗体と共有する下部容量電極
２１を形成する。
ポリシリコン膜を２０００Åの厚みで形成し、ＰｏＣｌ
3拡散法等により不純物を導入した第１の導電膜（不図
示）を形成し、所望のパターンを有する第１のレジスト
膜３１を形成した後に、このレジスト膜３１をマスクに
して前記第１の導電膜をドライエッチング法によりパタ
ーニングして、不図示の抵抗体と共有する下部容量電極
２１を形成する。
【００２１】更に、図１（ｃ）に示すように、ゲート酸
化膜４をパイロ酸化により、例えば、１００Åの厚みで
形成する。このとき、前記下部容量電極２１上におよそ
２００Åの厚みの酸化膜が同時に形成され、その後、下
部容量電極２１の側壁部を被覆するように酸化膜をパタ
ーン付けすることで、容量膜２２となる。尚、前記容量
膜２２の材質としては、酸化膜に限らず、シリコン窒化
膜や、酸化膜とシリコン窒化膜との積層膜等を用いても
構わない。
化膜４をパイロ酸化により、例えば、１００Åの厚みで
形成する。このとき、前記下部容量電極２１上におよそ
２００Åの厚みの酸化膜が同時に形成され、その後、下
部容量電極２１の側壁部を被覆するように酸化膜をパタ
ーン付けすることで、容量膜２２となる。尚、前記容量
膜２２の材質としては、酸化膜に限らず、シリコン窒化
膜や、酸化膜とシリコン窒化膜との積層膜等を用いても
構わない。
【００２２】その後、前記ＬＯＣＯＳ分離膜３、ゲート
酸化膜４及び容量膜２２の上に、例えば、ポリシリコン
膜を２０００Åの厚みで形成し、ＰｏＣｌ3拡散法等に
より不純物を導入した第２の導電膜（不図示）を形成
し、所望のパターンを有する第２のレジスト膜３２を形
成する。そして、前記ＭＯＳトランジスタ（Ａ）の形成
領域の一部及び容量素子（Ｂ）形成領域の第１の導電膜
の一部を覆う前記第２のレジスト膜３２をマスクにし
て、前記第２の導電膜をドライエッチング法によりパタ
ーニングして、ＭＯＳトランジスタ（Ａ）にはゲート電
極５を形成すると共に、容量素子（Ｂ）には上部容量電
極２３を形成する。
酸化膜４及び容量膜２２の上に、例えば、ポリシリコン
膜を２０００Åの厚みで形成し、ＰｏＣｌ3拡散法等に
より不純物を導入した第２の導電膜（不図示）を形成
し、所望のパターンを有する第２のレジスト膜３２を形
成する。そして、前記ＭＯＳトランジスタ（Ａ）の形成
領域の一部及び容量素子（Ｂ）形成領域の第１の導電膜
の一部を覆う前記第２のレジスト膜３２をマスクにし
て、前記第２の導電膜をドライエッチング法によりパタ
ーニングして、ＭＯＳトランジスタ（Ａ）にはゲート電
極５を形成すると共に、容量素子（Ｂ）には上部容量電
極２３を形成する。
【００２３】次に、図２（ａ）に示すように、前記Ｐ型
ウエル２内にＮ型不純物を注入して、前記ゲート電極５
に隣接するようにＮ型のソース・ドレイン領域６，７を
形成し、その上におよそ１００００Åの厚みで形成した
ＢＰＳＧ膜等から成る層間絶縁膜８にコンタクトホール
を形成し、このソース・ドレイン領域６，７及び下部容
量電極２１と上部容量電極２３のそれぞれにコンタクト
する金属配線層を形成して、Ｎチャネル型ＭＯＳトラン
ジスタ（Ａ）と容量素子（Ｂ）とを混載した半導体装置
が形成される。
ウエル２内にＮ型不純物を注入して、前記ゲート電極５
に隣接するようにＮ型のソース・ドレイン領域６，７を
形成し、その上におよそ１００００Åの厚みで形成した
ＢＰＳＧ膜等から成る層間絶縁膜８にコンタクトホール
を形成し、このソース・ドレイン領域６，７及び下部容
量電極２１と上部容量電極２３のそれぞれにコンタクト
する金属配線層を形成して、Ｎチャネル型ＭＯＳトラン
ジスタ（Ａ）と容量素子（Ｂ）とを混載した半導体装置
が形成される。
【００２４】尚、本工程は、本発明の特徴をなす工程で
あり、先ず、前記ソース・ドレイン領域６，７上及び容
量素子（Ｂ）を構成する下部容量電極２１と上部容量電
極２３上面にそれぞれコンタクトホール９Ａ，９Ｂ，９
Ｃを形成する。このコンタクトホール９Ａ，９Ｂ，９Ｃ
の開口径は、それぞれ同等であり、ＭＯＳ微細化プロセ
スで用いられるプラグコンタクト法によりコンタクトホ
ール内にコンタクトプラグを良好に埋設できる程度に形
成されている。これにより、前記ＭＯＳトランジスタ
（Ａ）のソース・ドレイン領域６，７のそれぞれにコン
タクトするコンタクトプラグ９Ａの埋設と同様に、容量
素子（Ｂ）の上部容量電極２３上面に形成した複数のコ
ンタクトホール９Ｂ内にコンタクトプラグ１０Ｂを埋設
し、その上に金属配線層１１Ｂを形成することができ
る。
あり、先ず、前記ソース・ドレイン領域６，７上及び容
量素子（Ｂ）を構成する下部容量電極２１と上部容量電
極２３上面にそれぞれコンタクトホール９Ａ，９Ｂ，９
Ｃを形成する。このコンタクトホール９Ａ，９Ｂ，９Ｃ
の開口径は、それぞれ同等であり、ＭＯＳ微細化プロセ
スで用いられるプラグコンタクト法によりコンタクトホ
ール内にコンタクトプラグを良好に埋設できる程度に形
成されている。これにより、前記ＭＯＳトランジスタ
（Ａ）のソース・ドレイン領域６，７のそれぞれにコン
タクトするコンタクトプラグ９Ａの埋設と同様に、容量
素子（Ｂ）の上部容量電極２３上面に形成した複数のコ
ンタクトホール９Ｂ内にコンタクトプラグ１０Ｂを埋設
し、その上に金属配線層１１Ｂを形成することができ
る。
【００２５】これにより、従来のように大きな開口径を
有するコンタクトホール５９Ｂを形成することなしに、
コンタクト抵抗の低抵抗化が図れると共に、後工程にお
ける平坦性が良好となる。また、コンタクトプラグ１０
Ｂを埋設する際のタングステン膜のエッチバック時のエ
ッチングダメージが、直接、容量素子（Ｂ）にかかると
いう不具合も解消される。
有するコンタクトホール５９Ｂを形成することなしに、
コンタクト抵抗の低抵抗化が図れると共に、後工程にお
ける平坦性が良好となる。また、コンタクトプラグ１０
Ｂを埋設する際のタングステン膜のエッチバック時のエ
ッチングダメージが、直接、容量素子（Ｂ）にかかると
いう不具合も解消される。
【００２６】尚、本実施形態では、容量素子と混載され
るＭＯＳトランジスタとしてＮチャネル型ＭＯＳトラン
ジスタを採用しているが、Ｐチャネル型ＭＯＳトランジ
スタであっても構わない。
るＭＯＳトランジスタとしてＮチャネル型ＭＯＳトラン
ジスタを採用しているが、Ｐチャネル型ＭＯＳトランジ
スタであっても構わない。
【００２７】
【発明の効果】本発明によれば、容量素子の上部容量電
極上面に形成した複数のコンタクトホール内にコンタク
トプラグが形成されるため、従来のように低抵抗の上部
容量電極を形成し、このコンタクトホール内にタングス
テン膜等の高融点金属膜をプラグコンタクトさせた場合
に比して平坦性が良好となる。
極上面に形成した複数のコンタクトホール内にコンタク
トプラグが形成されるため、従来のように低抵抗の上部
容量電極を形成し、このコンタクトホール内にタングス
テン膜等の高融点金属膜をプラグコンタクトさせた場合
に比して平坦性が良好となる。
【００２８】また、コンタクトプラグを埋設する際のタ
ングステン膜のエッチバック時のエッチングダメージ
が、直接、容量素子にかかるという不具合も解消でき
る。
ングステン膜のエッチバック時のエッチングダメージ
が、直接、容量素子にかかるという不具合も解消でき
る。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】従来の半導体装置を示す断面図である。
【図４】従来の半導体装置を示す断面図である。
Claims (4)
- 【請求項１】 一導電型の半導体基板上に少なくともＭ
ＯＳトランジスタと容量素子とを搭載した半導体装置に
おいて、 前記ＭＯＳトランジスタは、 前記基板上のゲート酸化膜上に形成されたゲート電極
と、 前記ゲート電極に隣接するように基板表層に形成された
逆導電型のソース・ドレイン領域と、 前記ソース・ドレイン領域のそれぞれにコンタクトされ
たコンタクトホール内に高融点金属膜から成るコンタク
トプラグが埋設され、このコンタクトプラグ上に金属配
線層が接続されており、 前記容量素子は、 下部容量電極と、 前記下部容量電極上に形成された容量膜と、 前記容量膜素子上に形成された上部容量電極と、 前記下部容量電極上にコンタクトされたコンタクトホー
ル内に高融点金属膜から成るコンタクトプラグが埋設さ
れ、このコンタクトプラグ上に金属配線層が接続され、
更に前記上部容量電極上面に複数コンタクトされたコン
タクトホール内に高融点金属膜から成るコンタクトプラ
グが埋設され、このコンタクトプラグ上に金属配線層が
接続されたことを特徴とする半導体装置。 - 【請求項２】 前記容量素子を構成する上部容量電極上
面に形成される複数のコンタクトホールは、前記逆導電
型のソース・ドレイン領域上に形成されるコンタクトホ
ールと同等の開口径を有し、このコンタクトホール内に
埋設されるコンタクトプラグを構成する高融点金属膜
が、タングステン膜であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 一導電型の半導体基板上に少なくともＭ
ＯＳトランジスタと容量素子とを搭載した半導体装置の
製造方法において、 前記基板上の一部に形成した素子分離膜上に第１の導電
膜から成る下部容量電極を形成する工程と、 前記基板上及び下部容量電極上を酸化してゲート酸化膜
及び容量膜を形成する工程と、 全面に第２の導電膜を形成した後にこの第２の導電膜を
パターニングして前記ゲート酸化膜上にゲート電極を形
成すると共に前記容量膜上に上部容量電極を形成する工
程と、 前記ゲート電極に隣接するように基板表層に逆導電型の
ソース・ドレイン領域を形成する工程と、 前記ソース・ドレイン領域上，下部容量電極上面のそれ
ぞれに層間絶縁膜を介してコンタクトするコンタクトホ
ールを形成すると共に前記上部容量電極上面にコンタク
トする複数のコンタクトホールを形成する工程と、 前記コンタクトホール内を含む全面に高融点金属膜を形
成した後にこの高融点金属膜をエッチバックしてコンタ
クトプラグを形成し、このコンタクトプラグ上に金属配
線層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項４】 前記容量素子を構成する上部容量電極上
面に形成される複数のコンタクトホールは、前記逆導電
型のソース・ドレイン領域上に形成されるコンタクトホ
ールと同等の開口径を有し、このコンタクトホール内に
埋設される前記コンタクトプラグを構成する高融点金属
膜が、タングステン膜であることを特徴とする請求項３
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10366841A JP2000196033A (ja) | 1998-12-24 | 1998-12-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10366841A JP2000196033A (ja) | 1998-12-24 | 1998-12-24 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196033A true JP2000196033A (ja) | 2000-07-14 |
Family
ID=18487817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10366841A Pending JP2000196033A (ja) | 1998-12-24 | 1998-12-24 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196033A (ja) |
-
1998
- 1998-12-24 JP JP10366841A patent/JP2000196033A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |