JP2003224201A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003224201A JP2002023372A JP2002023372A JP2003224201A JP 2003224201 A JP2003224201 A JP 2003224201A JP 2002023372 A JP2002023372 A JP 2002023372A JP 2002023372 A JP2002023372 A JP 2002023372A JP 2003224201 A JP2003224201 A JP 2003224201A
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polysilicon
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良孝 大津
Takayuki Igarashi
孝行 五十嵐
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Abstract

(57)【要約】 【課題】 単位面積当たりの容量値を大きくし、かつ電
圧依存性が生じない構造の容量を作り込んだ半導体装置
及びその製造方法を得る。 【解決手段】 容量形成領域Ａ１において、ＬＯＣＯＳ
分離膜１０１上に形成される下層電極用ポリシリコン層
１０５（下層電極）、窒化膜１０６（誘電体膜）及び上
層電極用ポリシリコン層１０７（上層電極）から容量Ｃ
１が構成される。この際、下層電極用ポリシリコン層１
０５及び窒化膜１０６は平面パターンが同一に形成され
る。ＣＭＯＳ形成領域Ａ２において、Ｐウェル領域１０
２上にＮＭＯＳトランジスタＱ１１が形成され、Ｎウェ
ル領域１０３上にＰＭＯＳトランジスタＱ１２が形成さ
れる。ＮＭＯＳトランジスタＱ１１及びＮＭＯＳトラン
ジスタＱ２１のゲート電極は共に上層電極用ポリシリコ
ン層１０７によって形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＣＭＯＳ構造ある
いはＢｉＣＭＯＳ（Bipola-CMOS）構造に容量を作り込
んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳやＢｉＣＭＯＳ構造の半導体装
置の製造プロセスにおいて容量素子を作り込むことが多
く、容量構造としたとしたＯＮＯ膜やＯＮ膜等の窒化膜
を誘電体膜として用いた窒化膜容量やＭＯＳ容量を用い
ることが覆い。
【０００３】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
容量は以下の性質を有しているため、単位面積当たりの
容量値を大きくし、かつ電圧依存性の向上を図るのは困
難であるという問題点があった。
【０００４】容量の誘電体膜としてゲート酸化膜を用
いることになるため、単位面積当たりの容量等の電気的
特性はゲート酸化膜により決定されてしまう。
【０００５】誘電体膜となるゲート酸化膜は熱酸化膜
を一般的に用いているため窒化膜容量に比べ単位面積当
たりの容量値が小さい。
【０００６】ソース・ドレイン領域からの空乏層が延
びるため、容量の電圧依存性が極めて強く、それを防止
するには、ウェル領域として不純物濃度が高い拡散領域
を予め形成しておく必要があるうえ、ウェル領域の不純
物濃度が高くなりすぎるとゲート酸化時に増速酸化され
てしまいさらに単位面積当たりの容量値を小さくしてし
まう。
【０００７】一方、窒化膜容量を用いた場合は、容量専
用の形成層を設ける必要があるため、製造時の使用マス
ク数が増加し、製造工期を含む製造コストの増大を招い
てしまうという問題点があった。
【０００８】この発明は上記問題点を解決するためにな
されたもので、製造コストを必要最小限に抑えながら、
単位面積当たりの容量値を大きくし、かつ電圧依存性が
生じない構造の容量を作り込んだ半導体装置及びその製
造方法を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置、容量と絶縁ゲート型トランジスタと
が所定の基体に作り込まれた半導体装置であって、前記
容量は下層電極、誘電体膜及び上層電極の積層構造で形
成され、前記下層電極は、前記誘電体膜と平面パターン
が同一の下層電極を含み、前記上層電極は前記絶縁ゲー
ト型トランジスタのゲート電極と同一材料で構成され
る。
【００１０】また、請求項２の発明は、請求項１記載の
半導体装置であって、前記上層電極と同一材料で構成さ
れ、前記下層電極の側面から前記誘電体膜の一部にかけ
て形成される補助層をさらに備える。
【００１１】また、請求項３の発明は、請求項１あるい
は請求項２記載の半導体装置であって、前記所定の基体
に作り込まれたバイポーラトランジスタをさらに備え
る。
【００１２】また、請求項４の発明は、請求項３記載の
半導体装置であって、前記上層電極は積層構造からなる
上層電極を含む。
【００１３】また、請求項５の発明は、請求項３記載の
半導体装置であって、前記上層電極は単層構造からなる
上層電極を含む。
【００１４】また、請求項６の発明は、請求項１ないし
請求項５のうち、いずれか１項に記載の半導体装置であ
って、前記誘電体膜は酸化膜よりも誘電率が高い誘電体
膜を含む。
【００１５】この発明に係る請求項７記載の半導体装置
は、容量と絶縁ゲート型トランジスタとが所定の基体に
作り込まれた半導体装置であって、前記容量は下層電
極、誘電体膜及び上層電極の積層構造で形成され、前記
上層電極は、前記誘電体膜と平面パターンが同一の上層
電極を含み、前記誘電体膜は酸化膜よりも誘電率が高い
誘電体膜を含む。
【００１６】また、請求項８の発明は、請求項７記載の
半導体装置であって、前記所定の基体に作り込まれたバ
イポーラトランジスタをさらに備える。
【００１７】また、請求項９の発明は、請求項８記載の
半導体装置であって、前記上層電極は単層構造からなる
上層電極を含み、前記下層電極は積層構造からなる下層
電極を含む。
【００１８】また、請求項１０の発明は、請求項１ない
し請求項９のうち、いずれか１項に記載の半導体装置で
あって、前記誘電体膜は積層構造からなる誘電体膜を含
む。
【００１９】この発明に係る請求項１１記載の半導体装
置の製造方法は、容量と絶縁ゲート型トランジスタとが
所定の基体に作り込まれた半導体装置を製造する半導体
装置の製造方法であって、(a)容量形成用の第１の領域
及び絶縁ゲート型トランジスタ形成用の第２の領域を有
する所定の基体を準備するステップと、(b)前記所定の
基体上に下層電極用導電層及び誘電体用絶縁膜を順次堆
積するステップと、(c)下層電極用マスクを用いて前記
下層電極用導電層及び前記誘電体用絶縁膜に対してパタ
ーニングを行い、前記容量の下層電極及び誘電体膜を形
成するステップと、(d)前記ステップ(c)の後に、前記第
１及び第２の領域を含む前記所定の基板上に上層電極用
導電層を形成するステップと、(e)上層電極用マスクを
用いて前記上層電極用導電層に対するパターニング処理
を行い、前記第１の領域に前記容量の上層電極を形成す
るとともに、前記第２の領域に前記絶縁ゲート型トラン
ジスタのゲート電極を形成するステップと、を備えてい
る。
【００２０】また、請求項１２の発明は、請求項１１記
載の半導体装置の製造方法であって、前記半導体装置は
前記所定の基体に作り込まれたバイポーラトランジスタ
をさらに含み、前記所定の基体はバイポーラトランジス
タ形成用の第３の領域をさらに有し、前記ステップ(d)
は、前記第１ないし第３の領域を含む前記所定の基板上
に前記上層電極用導電層を形成するステップを含み、前
記ステップ(e)は、前記上層電極用マスクを用いて前記
上層電極用導電層に対するパターニング処理を行い、前
記第３の領域に前記上層電極用導電層を前記バイポーラ
トランジスタのベース電極としてさらに形成するステッ
プを含む。
【００２１】また、請求項１３の発明は、請求項１２記
載の半導体装置の製造方法であって、前記上層電極用導
電層は上層電極用第１導電層及び上層電極用第２導電層
の積層構造を含み、前記ステップ(d)は、(d-1)前記ステ
ップ(c)の後に、前記第１ないし第３の領域を含む前記
所定の基板上に前記上層電極用第１導電層を形成するス
テップと、(d-2)前記ステップ(d-1)の後に、前記第１な
いし第３の領域を含む前記所定の基板上に前記上層電極
用第２導電層を形成するステップとを含み、前記ステッ
プ(e)は、(e-1)前記ステップ(d-1)の後で、かつステッ
プ(d-2)の前に、前記第３の領域の前記上層電極用第１
導電層を除去するステップと、(e-2)前記ステップ(d-2)
の後に、前記上層電極用マスクを用いて前記上層電極用
第１及び第２導電層に対する前記パターニング処理を行
うステップを含み、前記ステップ(e)の実行後、前記容
量の上層電極及び前記絶縁ゲート型トランジスタのゲー
ト電極は前記上層電極用第１及び第２導電層を含み、前
記バイポーラトランジスタのベース電極は前記上層電極
用第２導電層を含む。
【００２２】また、請求項１４の発明は、請求項１２記
載の半導体装置の製造方法であって、前記上層電極用導
電層は単層の導電層含み、(f)前記ステップ(c)の後、前
記ステップ(d)の前に実行され、前記第２の領域のみに
ゲート電極用導電層を選択的に形成するステップをさら
に備え、前記ステップ(e)は、前記上層電極用マスクを
用いて、前記ゲート電極用導電層及び前記上層電極用導
電層に対するパターニングを行うステップを含み、前記
ステップ(e)の実行後、前記容量の上層電極及び前記バ
イポーラトランジスタは前記上層電極用導電層のみを含
み、前記絶縁ゲート型トランジスタは前記上層電極用第
２導電層及び前記ゲート電極用導電層を含む。
【００２３】また、請求項１５の発明は、請求項１１な
いし請求項１３のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記ステップ(e)の前記パター
ニング処理は、(e-3)前記上層電極用マスクを用いて、
前記第１の領域に前記容量の下層電極の側面から前記誘
電体膜上の一部にかけて前記上層電極用導電層を補助層
として形成するステップを含む。
【００２４】また、請求項１６の発明は、請求項１１な
いし請求項１５のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記誘電体膜用絶縁膜は酸化膜
よりも誘電率が高い絶縁膜を含む。
【００２５】この発明に係る請求項１７記載の半導体装
置の製造方法は、容量と絶縁ゲート型トランジスタとが
所定の基体に作り込まれた半導体装置を製造する半導体
装置の製造方法であって、(a)容量形成用の第１の領域
及び絶縁ゲート型トランジスタ形成用の第２の領域を有
する所定の基体と準備するステップと、(b)前記所定の
基体上に下層電極用導電層、誘電体用絶縁膜及び上層電
極用導電層を順次堆積するステップとを備え、前記誘電
体膜用絶縁膜は酸化膜よりも誘電率が高い絶縁膜を含
み、(c)上層電極用マスクを用いて前記上層電極用導電
層及び前記誘電体用絶縁膜に対してパターニングを行
い、前記容量の上層電極及び誘電体膜を形成するステッ
プと、(d)下層電極用マスクを用いて前記下層電極用導
電層に対するパターニング処理を行い、前記第１の領域
に前記容量の下層電極を形成するとともに、前記第２の
領域に前記絶縁ゲート型トランジスタのゲート電極を形
成するステップとをさらに備える。
【００２６】また、請求項１８の発明は、請求項１７記
載の半導体装置の製造方法であって、前記半導体装置は
前記所定の基体に作り込まれたバイポーラトランジスタ
をさらに含み、前記所定の基体はバイポーラトランジス
タ形成用の第３の領域をさらに有し、前記ステップ(d)
は、前記下層電極用マスクを用いて前記下層電極用導電
層に対するパターニング処理を行い、前記第３の領域に
前記下層電極用導電層を前記バイポーラトランジスタの
ベース電極としてさらに形成するステップを含む。
【００２７】また、請求項１９の発明は、請求項１８記
載の半導体装置の製造方法であって、前記下層電極用導
電層は下層電極用第１導電層及び下層電極用第２導電層
の積層構造を含み、前記上層電極用導電層は単層構造の
導電層を含み、前記ステップ(b)は、(b-1)前記所定の基
体上の前記第１及び第２の領域に選択的に前記下層電極
用第１導電層を形成するステップと、(b-2)前記(b-1)の
後に、前記下層電極用第２導電層、前記誘電体用絶縁膜
及び前記上層電極用導電層を順次堆積するステップと、
を含み、前記ステップ(d)実行後、前記容量の下層電極
及び前記絶縁ゲート型トランジスタのゲート電極は共に
前記下層電極用第１及び第２の導電層を含み、前記バイ
ポーラトランジスタのベース電極は前記下層電極用第２
導電層のみを含む。
【００２８】また、請求項２０の発明は、請求項１１な
いし請求項１９のうち、いずれか１項に記載の半導体装
置の製造方法であって、前記誘電体膜用絶縁層は積層構
造からなる絶縁膜を含む。
【００２９】
【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１である容量が作り込まれたＣＭＯＳ構造
の半導体装置１の構造を示す断面図である。
【００３０】同図に示すように、半導体装置１は容量形
成領域Ａ１に容量Ｃ１が作り込まれ、シリコン基板１０
０（基体）のＣＭＯＳ形成領域Ａ２にＮＭＯＳトランジ
スタＱ１１及びＰＭＯＳトランジスタＱ１２が作り込ま
れている。
【００３１】ＮＭＯＳトランジスタＱ１１，ＰＭＯＳト
ランジスタＱ１２間はシリコン基板１００の上層部に形
成されたＬＯＣＯＳ分離膜１０１により素子分離され、
容量Ｃ１はＬＯＣＯＳ分離膜１０１上に形成されること
により、ＣＭＯＳ形成領域Ａ２のＭＯＳトランジスタＱ
１１，Ｑ１２と素子分離されている。
【００３２】容量形成領域Ａ１において、ＬＯＣＯＳ分
離膜１０１上に形成される下層電極用ポリシリコン層１
０５（下層電極）、窒化膜１０６（誘電体膜）及び上層
電極用ポリシリコン層１０７（上層電極）から容量Ｃ１
が構成される。この際、下層電極用ポリシリコン層１０
５及び窒化膜１０６は平面パターンが同一に形成され
る。また、下層電極用ポリシリコン層１０５及び上層電
極用ポリシリコン層１０７の側面に枠付けＴＥＯＳ酸化
膜１１０が形成される。
【００３３】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域１０２上にＮＭＯＳトランジスタＱ１１が形成さ
れ、Ｎウェル領域１０３上にＰＭＯＳトランジスタＱ１
２が形成される。
【００３４】Ｐウェル領域１０２の表面内にＮ+ソース
・ドレイン領域１０８が選択的に形成され、Ｎ+ソース
・ドレイン領域１０８，１０８間のＰウェル領域１０２
の表面上にゲート酸化膜１０４及び上層電極用ポリシリ
コン層１０７が形成される。したがって、上層電極用ポ
リシリコン層１０７をゲート電極として、Ｐウェル領域
１０２、Ｎ+ソース・ドレイン領域１０８，１０８及び
ゲート酸化膜１０４からなるＮＭＯＳトランジスタＱ１
１が構成される。
【００３５】一方、Ｎウェル領域１０３の表面内にＰ+
ソース・ドレイン領域１０９，１０９が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域１０９，１０９間のＮウ
ェル領域１０３の表面上にゲート酸化膜１０４及び上層
電極用ポリシリコン層１０７が形成される。したがっ
て、上層電極用ポリシリコン層１０７をゲート電極とし
て、Ｎウェル領域１０３、Ｐ+ソース・ドレイン領域１
０９，１０９及びゲート酸化膜１０４からなるＰＭＯＳ
トランジスタＱ１２が構成される。
【００３６】容量Ｃ１、ＮＭＯＳトランジスタＱ１１及
びＰＭＯＳトランジスタＱ１２を含むシリコン基板１０
０上の全面をコンタクト層間絶縁膜１１１が覆って形成
される。
【００３７】そして、タングステンプラグ１１２がコン
タクト層間絶縁膜１１１を貫通して、容量Ｃ１の上層電
極用ポリシリコン層１０７の表面の一部、Ｎ+ソース・
ドレイン領域１０８，１０８の表面の一部、Ｐ+ソース
・ドレイン領域１０９，１０９の表面の一部に電気的に
接続して形成される。
【００３８】さらに、タングステンプラグ１１２はコン
タクト層間絶縁膜１１１及び窒化膜１０６を貫通して容
量Ｃ１の下層電極用ポリシリコン層１０５の表面の一部
と電気的に接続して形成される。また、コンタクト層間
絶縁膜１１１上にタングステンプラグ１１２に電気的に
接続してアルミ配線１１３が形成される。
【００３９】図２〜図１０は実施の形態１の半導体装置
１に製造方法を示す断面図である。以下、これらの図を
参照して実施の形態１の製造方法を説明する。
【００４０】まず、図２に示すように、シリコン基板１
００の上層部にＬＯＣＯＳ分離膜１０１を選択的に形成
する。
【００４１】次に、図３に示すように、シリコン基板１
００におけるＣＭＯＳ形成領域Ａ２の上層部にＰウェル
領域１０２及びＮウェル領域１０３を選択的に形成す
る。この際、Ｐウェル領域１０２及びＮウェル領域１０
３は間のＬＯＣＯＳ分離膜１０１によって電気的に分離
される。
【００４２】そして、図４に示すように、全面にＣＶＤ
法等によりドープドポリシリコンである下層電極用ポリ
シリコン層１０５を堆積し、さらに単層誘電体膜となる
窒化膜１０６を下層電極用ポリシリコン層１０５上に形
成する。なお、下層電極用ポリシリコン層１０５をイオ
ン注入によってドープしてもよく、ドープドポリシリコ
ンの代わりにアモルファスシリコンを形成しても良い。
【００４３】次に、図５に示すように、図示しない下層
電極用マスクを用いて、下層電極用ポリシリコン層１０
５及び窒化膜１０６を選択的にエッチングすることによ
り、容量形成領域Ａ１のみに下層電極用ポリシリコン層
１０５及び窒化膜１０６を選択的に残存させる。その結
果、下層電極用ポリシリコン層１０５と窒化膜１０６と
の平面パターンが同一になる。パターニングされた下層
電極用ポリシリコン層１０５及び窒化膜１０６がそれぞ
れ容量Ｃ１の下層電極及び誘電体膜となる。
【００４４】続いて、図６に示すように、Ｐウェル領域
１０２及びＮウェル領域１０３上にそれぞれゲート酸化
膜１０４を形成した後、全面ににＣＶＤ法等によりドー
プドポリシリコンである上層電極用ポリシリコン層１０
７を堆積する。なお、上層電極用ポリシリコン層１０７
をイオン注入によってドープしてもよく、ドープドポリ
シリコンの代わりにアモルファスシリコンを形成しても
良い。
【００４５】そして、図７に示すように、図示しない上
層電極兼ゲート電極形成用マスクを用いて、上層電極用
ポリシリコン層１０７及びゲート酸化膜１０４（ＣＭＯ
Ｓ形成領域Ａ２のみ）を選択的にエッチングすることに
より、容量形成領域Ａ１の窒化膜１０６上の一部に上層
電極用ポリシリコン層１０７をパターニングし、ＣＭＯ
Ｓ形成領域Ａ２のゲート酸化膜及び上層電極用ポリシリ
コン層１０７をパターニングする。
【００４６】その結果、上層電極用ポリシリコン層１０
７による容量Ｃ１の上層電極と、上層電極用ポリシリコ
ン層１０７によるＮＭＯＳトランジスタＱ１１，ＰＭＯ
ＳトランジスタＱ１２のゲート電極とを同時に得ること
ができる。
【００４７】次に、図８に示すように、枠付けＴＥＯＳ
酸化膜１１０を全面に堆積後、全面エッチバックを行
い、容量形成領域Ａ１の下層電極用ポリシリコン層１０
５及び上層電極用ポリシリコン層１０７の側面、ＣＭＯ
Ｓ形成領域Ａ２のゲート酸化膜１０４及び上層電極用ポ
リシリコン層１０７の側面に枠付けＴＥＯＳ酸化膜１１
０をそれぞれサイドウォールとして残存させる。なお、
サイドウォール形成前にソース・ドレイン領域用の拡散
領域を形成してもよい。
【００４８】続いて、図９に示すように、Ｐウェル領域
１０２及びＮウェル領域１０３それぞれにおいて、上層
電極用ポリシリコン層１０７及びその側面に形成された
枠付けＴＥＯＳ酸化膜１１０をマスクとしてＮ型及びＰ
型の不純物を導入することにより、Ｐウェル領域１０２
及びＮウェル領域１０３の表面内にＮ+ソース・ドレイ
ン領域１０８，１０８及びＰ+ソース・ドレイン領域１
０９をそれぞれ形成する。
【００４９】そして、図１０に示すように、全面にコン
タクト層間絶縁膜１１１を形成し、容量形成領域Ａ１の
上層電極用ポリシリコン層１０７及び下層電極用ポリシ
リコン層１０５の一部上、ＣＭＯＳ形成領域Ａ２のＮ+
ソース・ドレイン領域１０８，１０８及びＰ+ソース・
ドレイン領域１０９，１０９の一部上にコンタクトホー
ルを開口後、タングステンプラグ１１２で埋め込み、さ
らにタングステンプラグ１１２に電気的に接続してコン
タクト層間絶縁膜１１１上にアルミ配線１１３を形成す
ることにより、図１で示した半導体装置１を得ることが
できる。なお、下層電極用ポリシリコン層１０５の一部
上においては窒化膜１０６も貫通するコンタクトホール
を形成することになる。
【００５０】このように、実施の形態１の半導体装置１
は通常のＣＭＯＳプロセスと比較した場合に、図５で示
す下層電極構造を得るための下層電極用マスクのみを追
加するたけで、容量Ｃ１をＣＭＯＳ構造に作り込むこと
ができる。
【００５１】また、誘電体膜はゲート酸化膜１０４に依
存することなく形成できるため、窒化膜１０６を用いる
ことにより単位面積当たりの容量値を大きくすることが
できる。すなわち、誘電体膜の膜厚、膜質、材料を自由
に変更できるため、単位面積当たりの容量値を所望の値
に設定することができる。勿論、ＭＯＳ容量で問題とな
った電圧依存性が生じない構成にすることができる。
【００５２】このように、実施の形態１の半導体装置１
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＣ
ＭＯＳ構造となる。
【００５３】上層電極用ポリシリコン層１０７は５００
℃以上の高温処理によっても変形等の特性劣化が生じな
いポリシリコンを構成材料としているため、上層電極用
ポリシリコン層１０７をＮＭＯＳトランジスタＱ１１，
ＰＭＯＳトランジスタＱ１２のゲート電極として用いて
も、ＭＯＳトランジスタＱ１１，Ｑ２１は良好な電気的
特性を保つことができる。
【００５４】なお、実施の形態１では誘電体膜として窒
化膜１０６を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【００５５】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の３重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【００５６】＜実施の形態２＞図１１はこの発明の実施
の形態２である容量が作り込まれたＢｉＣＭＯＳ構造の
半導体装置２の構造を示す断面図である。
【００５７】同図に示すように、半導体装置２は容量形
成領域Ａ１に容量Ｃ２が作り込まれ、シリコン基板２０
０上に形成されるＮ型エピタキシャル層２０２のＣＭＯ
Ｓ形成領域Ａ２にＮＭＯＳトランジスタＱ２１及びＰＭ
ＯＳトランジスタＱ２２が作り込まれ、バイポーラトラ
ンジスタ形成領域Ａ３にバイポーラトランジスタＴ２が
作り込まれている。シリコン基板２００とＮ型エピタキ
シャル層２０２とによりＢｉＣＭＯＳ構造の基体が構成
される。
【００５８】ＮＭＯＳトランジスタＱ２１，ＰＭＯＳト
ランジスタＱ２２間はＮ型エピタキシャル層２０２の上
層部に形成されたＬＯＣＯＳ分離膜２０３により素子分
離され、容量Ｃ２はＬＯＣＯＳ分離膜２０３上に形成さ
れることにより、ＣＭＯＳ形成領域Ａ２のＭＯＳトラン
ジスタＱ２１，Ｑ２２と素子分離され、ＰＭＯＳトラン
ジスタＱ２２，バイポーラトランジスタＴ２間はＬＯＣ
ＯＳ分離膜２０３及びその下方のＰ型分離ウェル領域２
０７によって素子分離されている。
【００５９】容量形成領域Ａ１において、ＬＯＣＯＳ分
離膜２０３上に形成される下層電極用ポリシリコン層２
０８（下層電極）、窒化膜２１０（誘電体膜）並びに上
層電極用第１ポリシリコン層２１１及び上層電極用第２
ポリシリコン層２１２（上層電極）から容量Ｃ２が構成
される。この際、下層電極用ポリシリコン層２０８及び
窒化膜２１０は平面パターンが同一に形成される。ま
た、下層電極用ポリシリコン層２０８並びに上層電極用
第１ポリシリコン層２１１及び上層電極用第２ポリシリ
コン層２１２の側面に枠付けＴＥＯＳ酸化膜２１３が形
成される。
【００６０】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域２０４上にＮＭＯＳトランジスタＱ２１が形成さ
れ、Ｎウェル領域２０５上にＰＭＯＳトランジスタＱ２
２が形成される。
【００６１】Ｐウェル領域２０４の表面内にＮ+ソース
・ドレイン領域２１４が選択的に形成され、Ｎ+ソース
・ドレイン領域２１４，２１４間のＰウェル領域２０４
の表面上にゲート酸化膜２２２並びに上層電極用第１ポ
リシリコン層２１１及び上層電極用第２ポリシリコン層
２１２が形成される。したがって、上層電極用第１ポリ
シリコン層２１１及び上層電極用第２ポリシリコン層２
１２をゲート電極として、Ｐウェル領域２０４、Ｎ+ソ
ース・ドレイン領域２１４，２１４及びゲート酸化膜２
２２からなるＮＭＯＳトランジスタＱ２１が構成され
る。
【００６２】一方、Ｎウェル領域２０５の表面内にＰ+
ソース・ドレイン領域２１５，２１５が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域２１５，２１５間のＮウ
ェル領域２０５の表面上にゲート酸化膜２２２並びに上
層電極用第１ポリシリコン層２１１及び上層電極用第２
ポリシリコン層２１２が形成される。したがって、上層
電極用第１ポリシリコン層２１１及び上層電極用第２ポ
リシリコン層２１２をゲート電極として、Ｎウェル領域
２０５、Ｐ+ソース・ドレイン領域２１５，２１５及び
ゲート酸化膜２２２からなるＰＭＯＳトランジスタＱ２
２が構成される。
【００６３】バイポーラトランジスタ形成領域Ａ３にお
いて、シリコン基板２００とＮ型エピタキシャル層２０
２との界面に埋め込まれてフローティングコレクタ領域
２０１が形成され、フローティングコレクタ領域２０１
の一部からＮ型エピタキシャル層２０２の表面にかけて
コレクタウォール２０６が形成されている。
【００６４】そして、バイポーラトランジスタ形成領域
Ａ３のＮ型エピタキシャル層２０２の上層部にＰ型のベ
ース拡散層２１６が形成され、ベース拡散層２１６の中
心部表面内にエミッタ拡散層２１７が形成される。
【００６５】さらに、ベース拡散層２１６の表面の一部
に接触して上層電極用第２ポリシリコン層２１２がベー
ス電極として形成され、エミッタ拡散層２１７の表面の
一部に接触してポリシリコンエミッタ電極２１８が形成
される。なお、上層電極用第２ポリシリコン層２１２及
びポリシリコンエミッタ電極２１８は、間にＴＥＯＳ酸
化膜２２１が形成されることにより絶縁される。
【００６６】このように、バイポーラトランジスタ形成
領域Ａ３において、コレクタウォール２０６、ベース拡
散層２１６、エミッタ拡散層２１７、上層電極用第２ポ
リシリコン層２１２（ベース電極）及びポリシリコンエ
ミッタ電極２１８によってバイポーラトランジスタＴ２
を構成している。
【００６７】容量Ｃ２、ＮＭＯＳトランジスタＱ２１、
ＰＭＯＳトランジスタＱ２２及びバイポーラトランジス
タＴ２を含むＮ型エピタキシャル層２０２上の全面をコ
ンタクト層間絶縁膜２０９が覆って形成される。
【００６８】そして、タングステンプラグ２１９がコン
タクト層間絶縁膜２０９を貫通して、容量Ｃ２の上層電
極用第１ポリシリコン層２１１の表面の一部、Ｎ+ソー
ス・ドレイン領域２１４，２１４の表面の一部、Ｐ+ソ
ース・ドレイン領域２１５，２１５の表面の一部、バイ
ポーラトランジスタ形成領域Ａ３の上層電極用第２ポリ
シリコン層２１２の一部、コレクタウォール２０６の表
面の一部、ポリシリコンエミッタ電極２１８の一部に電
気的に接続して形成される。
【００６９】さらに、タングステンプラグ２１９はコン
タクト層間絶縁膜２０９及び窒化膜２１０を貫通して容
量Ｃ２の下層電極用ポリシリコン層２０８の表面の一部
に電気的に接続して形成される。また、コンタクト層間
絶縁膜２０９上にタングステンプラグ２１９に電気的に
接続してアルミ配線２２０が形成される。
【００７０】図１２〜図２４は実施の形態２の半導体装
置２に製造方法を示す断面図である。以下、これらの図
を参照して実施の形態２の製造方法を説明する。
【００７１】まず、図１２に示すように、シリコン基板
２００にアンチモン（Ｓｂ）を注入してＮ型のフローテ
ィングコレクタ領域２０１を形成する。
【００７２】次に、図１３に示すように、エピタキシャ
ル成長法を用いてフローティングコレクタ領域２０１を
含むシリコン基板２００上にＮ型エピタキシャル層２０
２を形成する。この際、フローティングコレクタ領域２
０１のＮ型不純物が拡散するためフローティングコレク
タ領域２０１の一部はＮ型エピタキシャル層２０２内に
も形成される。
【００７３】そして、図１４に示すように、Ｎ型エピタ
キシャル層２０２の上層部にＬＯＣＯＳ分離膜２０３を
選択的に形成する。
【００７４】次に、図１５に示すように、Ｎ型エピタキ
シャル層２０２におけるＣＭＯＳ形成領域Ａ２の上層部
にＰウェル領域２０４及びＮウェル領域２０５を選択的
に形成する。
【００７５】さらに、図１５に示すように、ＣＭＯＳ形
成領域Ａ２，バイポーラトランジスタ形成領域Ａ３の境
界近傍領域におけるＬＯＣＯＳ分離膜２０３下にＬＯＣ
ＯＳ分離膜２０３を貫通するイオン注入等によりＰ型分
離ウェル領域２０７を形成し、Ｎ型エピタキシャル層２
０２の表面からフローティングコレクタ領域２０１に到
達するコレクタウォール２０６を形成する。
【００７６】そして、図１６に示すように、全面にＣＶ
Ｄ法等によりドープドポリシリコンである下層電極用ポ
リシリコン層２０８を堆積し、さらに単層誘電体膜とな
る窒化膜２１０を下層電極用ポリシリコン層２０８上に
形成する。なお、下層電極用ポリシリコン層２０８をイ
オン注入によってドープしてもよく、ドープドポリシリ
コンの代わりにアモルファスシリコンを形成しても良
い。
【００７７】次に、図１７に示すように、図示しない下
層電極用マスクを用いて、下層電極用ポリシリコン層２
０８及び窒化膜２１０を選択的にエッチングすることに
より、容量形成領域Ａ１のみに下層電極用ポリシリコン
層２０８及び窒化膜２１０を選択的に残存させる。その
結果、下層電極用ポリシリコン層２０８と窒化膜２１０
との平面パターンが同一になる。パターニングされた下
層電極用ポリシリコン層２０８及び窒化膜２１０がそれ
ぞれ容量Ｃ２の下層電極及び誘電体膜となる。
【００７８】続いて、図１８に示すように、Ｐウェル領
域２０４、Ｎウェル領域２０５及びコレクタウォール２
０６上にそれぞれゲート酸化膜２２２を形成した後、全
面にＣＶＤ法等によりドープドポリシリコンである上層
電極用第１ポリシリコン層２１１を堆積後、バイポーラ
トランジスタ形成領域Ａ３においてＮ型エピタキシャル
層２０２の表面上を含む大部分の領域で上層電極用第１
ポリシリコン層２１１及びゲート酸化膜２２２をエッチ
ング除去する。なお、上層電極用第１ポリシリコン層２
１１をイオン注入によってドープしてもよく、ドープド
ポリシリコンの代わりにアモルファスシリコンを形成し
ても良い。
【００７９】さらに、図１９に示すように、全面にノン
ドープポリシリコンである上層電極用第２ポリシリコン
層２１２を堆積する。なお、ノンドープドポリシリコン
の代わりにアモルファスシリコンを形成しても良い。
【００８０】そして、図２０に示すように、図示しない
上層電極、ゲート電極兼ベース電極形成用マスクを用い
て、上層電極用第１ポリシリコン層２１１（容量形成領
域Ａ１，ＣＭＯＳ形成領域Ａ２のみ）及び上層電極用第
２ポリシリコン層２１２並びにゲート酸化膜２２２（Ｃ
ＭＯＳ形成領域Ａ２，バイポーラトランジスタ形成領域
Ａ３のみ）を選択的にエッチングする。
【００８１】すると、容量形成領域Ａ１の窒化膜２１０
上の一部に上層電極用第１ポリシリコン層２１１及び上
層電極用第２ポリシリコン層２１２がパターニングさ
れ、ＣＭＯＳ形成領域Ａ２のゲート酸化膜２２２並びに
上層電極用第１ポリシリコン層２１１及び上層電極用第
２ポリシリコン層２１２がパターニングされ、バイポー
ラトランジスタ形成領域Ａ３の上層電極用第２ポリシリ
コン層２１２がパターニングされる。
【００８２】その結果、上層電極用第１ポリシリコン層
２１１による容量Ｃ２の上層電極と、上層電極用第１ポ
リシリコン層２１１及び上層電極用第２ポリシリコン層
２１２によるＮＭＯＳトランジスタＱ２１，ＰＭＯＳト
ランジスタＱ２２のゲート電極とを同時に得ることがで
きる。
【００８３】次に、図２１に示すように、枠付けＴＥＯ
Ｓ酸化膜２１３を全面に堆積後、全面エッチバックを行
い、容量形成領域Ａ１の下層電極用ポリシリコン層２０
８及び上層電極用第１ポリシリコン層２１１，上層電極
用第２ポリシリコン層２１２の側面、ＣＭＯＳ形成領域
Ａ２のゲート酸化膜２２２及び上層電極用第１ポリシリ
コン層２１１，上層電極用第２ポリシリコン層２１２の
側面、及びバイポーラトランジスタ形成領域Ａ３の上層
電極用第２ポリシリコン層２１２の側面に枠付けＴＥＯ
Ｓ酸化膜２１３をそれぞれサイドウォールとして残存さ
せる。
【００８４】さらに、図２１に示すように、Ｐウェル領
域２０４及びＮウェル領域２０５それぞれにおいて、上
層電極用第１ポリシリコン層２１１及びその側面に形成
された枠付けＴＥＯＳ酸化膜２１３をマスクとしてＮ型
及びＰ型の不純物を導入することにより、Ｐウェル領域
２０４及びＮウェル領域２０５の表面内にＮ+ソース・
ドレイン領域２１４，２１４及びＰ+ソース・ドレイン
領域２１５をそれぞれ形成する。
【００８５】加えて、図２１に示すように、バイポーラ
トランジスタ形成領域Ａ３において、上層電極用第２ポ
リシリコン層２１２を拡散源とした拡散処理によりＮ型
エピタキシャル層２０２の表面内に注入することにより
ベース拡散層２１６を形成する。なお、上層電極用第２
ポリシリコン層２１２越しにイオン注入してベース拡散
層２１６を形成してもよい。
【００８６】次に、図２２に示すように、全面にＴＥＯ
Ｓ酸化膜２２１を堆積後、バイポーラトランジスタ形成
領域Ａ３のベース拡散層２１６の中心部上のＴＥＯＳ酸
化膜２２１及び上層電極用第２ポリシリコン層２１２を
選択的に除去する。この残存した上層電極用第２ポリシ
リコン層２１２がベース電極となる。
【００８７】続いて、図２３に示すように、バイポーラ
トランジスタ形成領域Ａ３において、ベース拡散層２１
６の表面上にＮ型の不純物がドープされたポリシリコン
エミッタ電極２１８を形成する。この際、ポリシリコン
エミッタ電極２１８に先がけてＴＥＯＳ酸化膜等の絶縁
膜２２１ａを形成することにより、ポリシリコンエミッ
タ電極２１８と上層電極用第２ポリシリコン層２１２と
の絶縁性は保たれる。さらに、ポリシリコンエミッタ電
極２１８を拡散源とした拡散処理によってポリシリコン
エミッタ電極２１８直下のベース拡散層２１６の表面に
エミッタ拡散層２１７を形成する。このとき、ベース拡
散層２１６も拡散する。
【００８８】そして、図２４に示すように、全面にコン
タクト層間絶縁膜２０９を形成し、容量形成領域Ａ１の
上層電極用第２ポリシリコン層２１２及び下層電極用ポ
リシリコン層２０８の一部上、ＣＭＯＳ形成領域Ａ２の
Ｎ+ソース・ドレイン領域２１４，２１４及びＰ+ソース
・ドレイン領域２１５，２１５の一部上、及びバイポー
ラトランジスタ形成領域Ａ３の上層電極用第２ポリシリ
コン層２１２の一部上、コレクタウォール２０６の一部
上、ポリシリコンエミッタ電極２１８の一部上にコンタ
クトホールを開口後、タングステンプラグ２１９で埋め
込み、さらにタングステンプラグ２１９に電気的に接続
してコンタクト層間絶縁膜２０９上にアルミ配線２２０
を形成することにより、図１１で示した半導体装置２を
得ることができる。なお、下層電極用ポリシリコン層２
０８の一部上においては窒化膜２１０も貫通するコンタ
クトホールを形成することになる。
【００８９】このように、実施の形態２の半導体装置２
は通常のＢｉＣＭＯＳプロセスと比較した場合に、図１
７で示す下層電極構造を得るための下層電極用マスクの
みを追加するたけで、容量Ｃ２をＢｉＣＭＯＳ構造に作
り込むことができる。
【００９０】また、実施の形態２の半導体装置２は、実
施の形態１の半導体装置１同様、誘電体膜として窒化膜
２１０を用いることにより単位面積当たりの容量値を大
きくすることができ、電圧依存性が生じない構成にする
ことができる。
【００９１】このように、実施の形態２の半導体装置２
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＢ
ｉＣＭＯＳ構造となる。
【００９２】加えて、上層電極用第１ポリシリコン層２
１１，上層電極用第２ポリシリコン層２１２は５００℃
以上の高温処理によっても変形等の特性劣化が生じない
ポリシリコンを構成材料としているため、上層電極用第
１ポリシリコン層２１１及び上層電極用第２ポリシリコ
ン層２１２をＮＭＯＳトランジスタＱ２１，ＰＭＯＳト
ランジスタＱ２２のゲート電極として用いても、ＭＯＳ
トランジスタＱ２１，Ｑ２２は良好な電気的特性を保つ
ことができる。同様に、上層電極用第２ポリシリコン層
２１２をバイポーラトランジスタＴ２のベース電極とし
ても用いても、バイポーラトランジスタＴ２は良好な電
気的特性を保つことができる。
【００９３】なお、実施の形態２では誘電体膜として窒
化膜２１０を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【００９４】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の３重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【００９５】＜実施の形態３＞図２５はこの発明の実施
の形態３である容量が作り込まれたＢｉＣＭＯＳ構造の
半導体装置３の構造を示す断面図である。
【００９６】同図に示すように、半導体装置３は容量形
成領域Ａ１に容量Ｃ３が作り込まれ、シリコン基板３０
０上に形成されるＮ型エピタキシャル層３０２のＣＭＯ
Ｓ形成領域Ａ２にＮＭＯＳトランジスタＱ３１及びＰＭ
ＯＳトランジスタＱ３２が作り込まれ、バイポーラトラ
ンジスタ形成領域Ａ３にバイポーラトランジスタＴ３が
作り込まれている。
【００９７】ＮＭＯＳトランジスタＱ３１，ＰＭＯＳト
ランジスタＱ３２間はＮ型エピタキシャル層３０２の上
層部に形成されたＬＯＣＯＳ酸化膜３０３により素子分
離され、容量Ｃ３はＬＯＣＯＳ酸化膜３０３上に形成さ
れることにより、ＣＭＯＳ形成領域Ａ２のＭＯＳトラン
ジスタＱ３１，Ｑ３２と素子分離され、ＰＭＯＳトラン
ジスタＱ３２，バイポーラトランジスタＴ３間はＬＯＣ
ＯＳ酸化膜３０３及びその下方のＰ型分離ウェル領域３
０７によって素子分離されている。
【００９８】容量形成領域Ａ１において、ＬＯＣＯＳ酸
化膜３０３上に形成される下層電極用ポリシリコン層３
０８（下層電極）、窒化膜３１０（誘電体膜）及び上層
電極用ポリシリコン電極３１２（上層電極）から容量Ｃ
３が構成される。この際、下層電極用ポリシリコン層３
０８及び窒化膜３１０は平面パターンが同一に形成され
る。また、下層電極用ポリシリコン層３０８及び上層電
極用ポリシリコン電極３１２の側面に枠付けＴＥＯＳ酸
化膜２１３が形成される。
【００９９】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域３０４上にＮＭＯＳトランジスタＱ３１が形成さ
れ、Ｎウェル領域３０５上にＰＭＯＳトランジスタＱ３
２が形成される。
【０１００】Ｐウェル領域３０４の表面内にＮ+ソース
・ドレイン領域３１４が選択的に形成され、Ｎ+ソース
・ドレイン領域３１４，３１４間のＰウェル領域３０４
の表面上にゲート酸化膜３２２並びにゲート電極用ポリ
シリコン層３１１及び上層電極用ポリシリコン電極３１
２が形成される。したがって、ゲート電極用ポリシリコ
ン層３１１及び上層電極用ポリシリコン電極３１２をゲ
ート電極として、Ｐウェル領域３０４、Ｎ+ソース・ド
レイン領域３１４，３１４及びゲート酸化膜３２２から
なるＮＭＯＳトランジスタＱ３１が構成される。
【０１０１】一方、Ｎウェル領域３０５の表面内にＰ+
ソース・ドレイン領域３１５，３１５が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域３１５，３１５間のＮウ
ェル領域３０５の表面上にゲート酸化膜３２２並びにゲ
ート電極用ポリシリコン層３１１及び上層電極用ポリシ
リコン電極３１２が形成される。したがって、ゲート電
極用ポリシリコン層３１１及び上層電極用ポリシリコン
電極３１２をゲート電極として、Ｎウェル領域３０５、
Ｐ+ソース・ドレイン領域３１５，３１５及びゲート酸
化膜３２２からなるＰＭＯＳトランジスタＱ３２が構成
される。
【０１０２】バイポーラトランジスタ形成領域Ａ３にお
いて、シリコン基板３００とＮ型エピタキシャル層３０
２との界面に埋め込まれてフローティングコレクタ領域
３０１が形成され、フローティングコレクタ領域３０１
の一部からＮ型エピタキシャル層３０２の表面にかけて
コレクタウォール３０６が形成されている。
【０１０３】そして、バイポーラトランジスタ形成領域
Ａ３のＮ型エピタキシャル層３０２の上層部にＰ型のベ
ース拡散層３１６が形成され、ベース拡散層３１６の中
心部表面内にエミッタ拡散層３１７が形成される。
【０１０４】さらに、ベース拡散層３１６の表面の一部
に接触して上層電極用ポリシリコン電極３１２がベース
電極として形成され、エミッタ拡散層３１７の表面の一
部に接触してポリシリコンエミッタ電極３１８が形成さ
れる。なお、上層電極用ポリシリコン電極３１２及びポ
リシリコンエミッタ電極３１８は、間にＴＥＯＳ酸化膜
３２１が形成されることにより絶縁される。
【０１０５】このように、バイポーラトランジスタ形成
領域Ａ３において、コレクタウォール３０６、ベース拡
散層３１６、エミッタ拡散層３１７、上層電極用ポリシ
リコン電極３１２（ベース電極）及びポリシリコンエミ
ッタ電極３１８によってバイポーラトランジスタＴ３を
構成している。
【０１０６】容量Ｃ３、ＮＭＯＳトランジスタＱ３１、
ＰＭＯＳトランジスタＱ３２及びバイポーラトランジス
タＴ３を含むＮ型エピタキシャル層３０２上の全面をコ
ンタクト層間絶縁膜３０９が覆って形成される。
【０１０７】そして、タングステンプラグ３１９がコン
タクト層間絶縁膜３０９を貫通して、容量Ｃ３の上層電
極用ポリシリコン電極３１２の表面の一部、Ｎ+ソース
・ドレイン領域３１４，３１４の表面の一部、Ｐ+ソー
ス・ドレイン領域３１５，３１５の表面の一部、バイポ
ーラトランジスタ形成領域Ａ３の上層電極用ポリシリコ
ン電極３１２の一部、コレクタウォール３０６の表面の
一部、ポリシリコンエミッタ電極３１８の一部に電気的
に接続して形成される。
【０１０８】さらに、タングステンプラグ３１９はコン
タクト層間絶縁膜３０９及び窒化膜３１０を貫通して容
量Ｃ３の下層電極用ポリシリコン層３０８の表面の一部
にと電気的に接続して形成される。また、コンタクト層
間絶縁膜３０９上にタングステンプラグ３１９に電気的
に接続してアルミ配線３２０が形成される。
【０１０９】図２６〜図３８は実施の形態３の半導体装
置３に製造方法を示す断面図である。以下、これらの図
を参照して実施の形態３の製造方法を説明する。
【０１１０】まず、図２６に示すように、シリコン基板
３００にアンチモン（Ｓｂ）を注入してＮ型のフローテ
ィングコレクタ領域３０１を形成する。
【０１１１】次に、図２７に示すように、エピタキシャ
ル成長法を用いてフローティングコレクタ領域３０１を
含むシリコン基板３００上にＮ型エピタキシャル層３０
２を形成する。この際、フローティングコレクタ領域３
０１のＮ型不純物が拡散するためフローティングコレク
タ領域３０１の一部はＮ型エピタキシャル層３０２内に
も形成される。
【０１１２】そして、図２８に示すように、Ｎ型エピタ
キシャル層３０２の上層部にＬＯＣＯＳ酸化膜３０３を
選択的に形成する。
【０１１３】次に、図２９に示すように、Ｎ型エピタキ
シャル層３０２におけるＣＭＯＳ形成領域Ａ２の上層部
にＰウェル領域３０４及びＮウェル領域３０５を選択的
に形成する。
【０１１４】さらに、図２９に示すように、ＣＭＯＳ形
成領域Ａ２，バイポーラトランジスタ形成領域Ａ３の境
界近傍領域におけるＬＯＣＯＳ酸化膜３０３下にＬＯＣ
ＯＳ酸化膜３０３を貫通するイオン注入等によりＰ型分
離ウェル領域３０７を形成し、Ｎ型エピタキシャル層３
０２の表面からフローティングコレクタ領域３０１に到
達するコレクタウォール３０６を形成する。
【０１１５】そして、図３０に示すように、全面にＣＶ
Ｄ法等によりドープドポリシリコンである下層電極用ポ
リシリコン層３０８を堆積し、さらに単層誘電体膜とな
る窒化膜３１０を下層電極用ポリシリコン層３０８上に
形成する。なお、下層電極用ポリシリコン層３０８をイ
オン注入によってドープしてもよく、ドープドポリシリ
コンの代わりにアモルファスシリコンを形成しても良
い。
【０１１６】次に、図３１に示すように、図示しない下
層電極用マスクを用いて、下層電極用ポリシリコン層３
０８及び窒化膜３１０を選択的にエッチングすることに
より、容量形成領域Ａ１のみに下層電極用ポリシリコン
層３０８及び窒化膜３１０を選択的に残存させる。その
結果、下層電極用ポリシリコン層３０８と窒化膜３１０
との平面パターンが同一になる。パターニングされた下
層電極用ポリシリコン層３０８及び窒化膜３１０がそれ
ぞれ容量Ｃ３の下層電極及び誘電体膜となる。
【０１１７】続いて、図３２に示すように、Ｐウェル領
域３０４、Ｎウェル領域３０５及びコレクタウォール３
０６上にそれぞれゲート酸化膜３２２を形成した後、全
面ににＣＶＤ法等によりドープドポリシリコンであるゲ
ート電極用ポリシリコン層３１１を堆積後、容量形成領
域Ａ１及びバイポーラトランジスタ形成領域Ａ３におけ
るＮ型エピタキシャル層３０２の表面上を含む大部分の
領域で上層電極用ポリシリコン電極３１２及びゲート酸
化膜３２２をエッチング除去する。なお、上層電極用ポ
リシリコン電極３１２をイオン注入によってドープして
もよく、ドープドポリシリコンの代わりにアモルファス
シリコンを形成しても良い。
【０１１８】さらに、図３３に示すように、全面にノン
ドープポリシリコンである上層電極用ポリシリコン電極
３１２を堆積する。なお、ノンドープドポリシリコンの
代わりにアモルファスシリコンを形成しても良い。
【０１１９】そして、図３４に示すように、図示しない
上層電極、ゲート電極兼ベース電極形成用マスクを用い
て、ゲート電極用ポリシリコン層３１１（ＣＭＯＳ形成
領域Ａ２のみ）及び上層電極用ポリシリコン電極３１２
並びにゲート酸化膜３２２（ＣＭＯＳ形成領域Ａ２，バ
イポーラトランジスタ形成領域Ａ３のみ）を選択的にエ
ッチングする。
【０１２０】すると、容量形成領域Ａ１の窒化膜３１０
上の一部に上層電極用ポリシリコン電極３１２がパター
ニングされ、ＣＭＯＳ形成領域Ａ２のゲート酸化膜３２
２並びにゲート電極用ポリシリコン層３１１及び上層電
極用ポリシリコン電極３１２がパターニングされ、バイ
ポーラトランジスタ形成領域Ａ３の上層電極用ポリシリ
コン電極３１２がパターニングされる。
【０１２１】その結果、上層電極用ポリシリコン電極３
１２による容量Ｃ３の上層電極と、ゲート電極用ポリシ
リコン層３１１及び上層電極用ポリシリコン電極３１２
によるＮＭＯＳトランジスタＱ３１，ＰＭＯＳトランジ
スタＱ３２のゲート電極とを同時に得ることができる。
【０１２２】次に、図３５に示すように、枠付けＴＥＯ
Ｓ酸化膜２１３を全面に堆積後、全面エッチバックを行
う行い、容量形成領域Ａ１の下層電極用ポリシリコン層
３０８及び上層電極用ポリシリコン電極３１２の側面、
ＣＭＯＳ形成領域Ａ２のゲート酸化膜３２２及びゲート
電極用ポリシリコン層３１１，上層電極用ポリシリコン
電極３１２の側面、及びバイポーラトランジスタ形成領
域Ａ３の上層電極用ポリシリコン電極３１２の側面に枠
付けＴＥＯＳ酸化膜２１３をそれぞれサイドウォールと
して残存させる。
【０１２３】さらに、図３５に示すように、Ｐウェル領
域３０４及びＮウェル領域３０５それぞれにおいて、上
層電極用ポリシリコン電極３１２及びその側面に形成さ
れた枠付けＴＥＯＳ酸化膜２１３をマスクとしてＮ型及
びＰ型の不純物を導入することにより、Ｐウェル領域３
０４及びＮウェル領域３０５の表面内にＮ+ソース・ド
レイン領域３１４，３１４及びＰ+ソース・ドレイン領
域３１５をそれぞれ形成する。
【０１２４】加えて、図３５に示すように、バイポーラ
トランジスタ形成領域Ａ３において、上層電極用ポリシ
リコン電極３１２を拡散源とした拡散処理によりＮ型エ
ピタキシャル層３０２の表面内にベース拡散層３１６を
形成する。なお、上層電極用ポリシリコン電極３１２越
しにＰ型の不純物をＮ型エピタキシャル層３０２の表面
内に注入することによりベース拡散層３１６を形成して
もよい。
【０１２５】次に、図３６に示すように、全面にＴＥＯ
Ｓ酸化膜３２１を堆積後、バイポーラトランジスタ形成
領域Ａ３のベース拡散層３１６の中心部上のＴＥＯＳ酸
化膜３２１及び上層電極用ポリシリコン電極３１２を選
択的に除去する。この残存した上層電極用ポリシリコン
電極３１２がベース電極となる。
【０１２６】続いて、図３７に示すように、バイポーラ
トランジスタ形成領域Ａ３において、ベース拡散層３１
６の表面上にＮ型の不純物がドープされたポリシリコン
エミッタ電極３１８を形成する。この際、ポリシリコン
エミッタ電極３１８に先がけてＴＥＯＳ酸化膜等の絶縁
膜３２１ａを形成することにより、ポリシリコンエミッ
タ電極３１８と上層電極用ポリシリコン電極３１２との
絶縁性は保たれる。さらに、ポリシリコンエミッタ電極
３１８を拡散源とした拡散処理によってポリシリコンエ
ミッタ電極３１８直下のベース拡散層３１６の表面にエ
ミッタ拡散層３１７を形成する。このとき、ベース拡散
層３１６も拡散する。
【０１２７】そして、図３８に示すように、全面にコン
タクト層間絶縁膜３０９を形成し、容量形成領域Ａ１の
上層電極用ポリシリコン電極３１２及び下層電極用ポリ
シリコン層３０８の一部上、ＣＭＯＳ形成領域Ａ２のＮ
+ソース・ドレイン領域３１４，３１４及びＰ+ソース・
ドレイン領域３１５，３１５の一部上、及びバイポーラ
トランジスタ形成領域Ａ３の上層電極用ポリシリコン電
極３１２の一部上、コレクタウォール３０６の一部上、
ポリシリコンエミッタ電極３１８の一部上にコンタクト
ホールを開口後、タングステンプラグ３１９で埋め込
み、さらにタングステンプラグ３１９に電気的に接続し
てコンタクト層間絶縁膜３０９上にアルミ配線３２０を
形成することにより、図２５で示した半導体装置３を得
ることができる。なお、下層電極用ポリシリコン層３０
８の一部上においては窒化膜３１０も貫通するコンタク
トホールを形成することになる。
【０１２８】このように、実施の形態３の半導体装置３
は通常のＢｉＣＭＯＳプロセスと比較した場合に、図３
１で示す下層電極構造を得るための下層電極用マスクの
みを追加するたけで、容量Ｃ３をＢｉＣＭＯＳ構造に作
り込むことができる。
【０１２９】また、実施の形態３の半導体装置３は、実
施の形態１，実施の形態２と同様、誘電体膜として窒化
膜３１０を用いることにより単位面積当たりの容量値を
大きくすることができ、電圧依存性が生じない構成にす
ることができる。
【０１３０】このように、実施の形態３の半導体装置３
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＢ
ｉＣＭＯＳ構造となる。
【０１３１】加えて、上層電極用ポリシリコン電極３１
２は５００℃以上の高温処理によっても変形等の特性劣
化が生じないポリシリコンを構成材料としているため、
上層電極用ポリシリコン電極３１２をＮＭＯＳトランジ
スタＱ３１，ＰＭＯＳトランジスタＱ３２のゲート電極
の一部として用いても、ＭＯＳトランジスタＱ３１，Ｑ
３２は良好な電気的特性を保つことができる。同様に、
上層電極用ポリシリコン電極３１２をバイポーラトラン
ジスタＴ３のベース電極としても用いても、バイポーラ
トランジスタＴ３は良好な電気的特性を保つことができ
る。
【０１３２】さらに、実施の形態３の半導体装置３は容
量Ｃ３の上層電極を上層電極用ポリシリコン電極３１２
の一層で形成できるため、上層電極と下層電極間の段差
を比較的小さく押さえることができるため、上層電極の
残渣が生じにくいという優位性も有する。
【０１３３】なお、実施の形態３では誘電体膜として窒
化膜３１０を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【０１３４】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の２重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【０１３５】＜実施の形態４＞図３９はこの発明の実施
の形態４である容量が作り込まれたＣＭＯＳ構造の半導
体装置４の構造を示す断面図である。
【０１３６】同図に示すように、半導体装置４は容量形
成領域Ａ１に容量Ｃ４が作り込まれ、シリコン基板４０
０のＣＭＯＳ形成領域Ａ２にＮＭＯＳトランジスタＱ４
１及びＰＭＯＳトランジスタＱ４２が作り込まれてい
る。
【０１３７】ＮＭＯＳトランジスタＱ４１，ＰＭＯＳト
ランジスタＱ４２間はシリコン基板４００の上層部に形
成されたＬＯＣＯＳ酸化膜４０１により素子分離され、
容量Ｃ４はＬＯＣＯＳ酸化膜４０１上に形成されること
により、ＣＭＯＳ形成領域Ａ２のＭＯＳトランジスタＱ
４１，Ｑ４２と素子分離されている。
【０１３８】容量形成領域Ａ１において、ＬＯＣＯＳ酸
化膜４０１上に形成される下層電極用ポリシリコン層４
０５（下層電極）、窒化膜４０６（誘電体膜）及び上層
電極用ポリシリコン層４０７（上層電極）から容量Ｃ４
が構成される。この際、下層電極用ポリシリコン層４０
５及び窒化膜４０６は平面パターンが同一に形成され
る。
【０１３９】さらに、上層電極用ポリシリコン層４０７
と同一構成材料で形成される補助層４０７ａは残渣発生
除去用として下層電極用ポリシリコン層４０５の側面か
ら窒化膜４０６の端部上にかけて形成されている。ま
た、下層電極用ポリシリコン層４０５及び上層電極用ポ
リシリコン層４０７の側面に枠付けＴＥＯＳ酸化膜４１
０が形成される。
【０１４０】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域４０２上にＮＭＯＳトランジスタＱ４１が形成さ
れ、Ｎウェル領域４０３上にＰＭＯＳトランジスタＱ４
２が形成される。
【０１４１】Ｐウェル領域４０２の表面内にＮ+ソース
・ドレイン領域４０８が選択的に形成され、Ｎ+ソース
・ドレイン領域４０８，４０８間のＰウェル領域４０２
の表面上にゲート酸化膜４０４及び上層電極用ポリシリ
コン層４０７が形成される。したがって、上層電極用ポ
リシリコン層４０７をゲート電極として、Ｐウェル領域
４０２、Ｎ+ソース・ドレイン領域４０８，４０８及び
ゲート酸化膜４０４からなるＮＭＯＳトランジスタＱ４
１が構成される。
【０１４２】一方、Ｎウェル領域４０３の表面内にＰ+
ソース・ドレイン領域４０９，４０９が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域４０９，４０９間のＮウ
ェル領域４０３の表面上にゲート酸化膜４０４及び上層
電極用ポリシリコン層４０７が形成される。したがっ
て、上層電極用ポリシリコン層４０７をゲート電極とし
て、Ｎウェル領域４０３、Ｐ+ソース・ドレイン領域４
０９，４０９及びゲート酸化膜４０４からなるＰＭＯＳ
トランジスタＱ４２が構成される。
【０１４３】容量Ｃ４、ＮＭＯＳトランジスタＱ４１及
びＰＭＯＳトランジスタＱ４２を含むシリコン基板４０
０上の全面をコンタクト層間絶縁膜４１１が覆って形成
される。
【０１４４】そして、タングステンプラグ４１２がコン
タクト層間絶縁膜４１１を貫通して、容量Ｃ４の上層電
極用ポリシリコン層４０７の表面の一部、Ｎ+ソース・
ドレイン領域４０８，４０８の表面の一部、Ｐ+ソース
・ドレイン領域４０９，４０９の表面の一部に電気的に
接続して形成される。
【０１４５】さらに、タングステンプラグ４１２はコン
タクト層間絶縁膜４１１及び窒化膜４０６を貫通して容
量Ｃ４の下層電極用ポリシリコン層４０５の表面の一部
と電気的に接続して形成される。また、コンタクト層間
絶縁膜４１１上にタングステンプラグ４１２に電気的に
接続してアルミ配線４１３が形成される。
【０１４６】図４０〜図４８は実施の形態４の半導体装
置４に製造方法を示す断面図である。以下、これらの図
を参照して実施の形態４の製造方法を説明する。
【０１４７】まず、図４０に示すように、シリコン基板
４００の上層部にＬＯＣＯＳ酸化膜４０１を選択的に形
成する。
【０１４８】次に、図４１に示すように、シリコン基板
４００におけるＣＭＯＳ形成領域Ａ２の上層部にＰウェ
ル領域４０２及びＮウェル領域４０３を選択的に形成す
る。
【０１４９】そして、図４２に示すように、全面にＣＶ
Ｄ法等によりドープドポリシリコンである下層電極用ポ
リシリコン層４０５を堆積し、さらに単層誘電体膜とな
る窒化膜４０６を下層電極用ポリシリコン層４０５上に
形成する。なお、下層電極用ポリシリコン層４０５をイ
オン注入によってドープしてもよく、ドープドポリシリ
コンの代わりにアモルファスシリコンを形成しても良
い。
【０１５０】次に、図４３に示すように、図示しない下
層電極用マスクを用いて、下層電極用ポリシリコン層４
０５及び窒化膜４０６を選択的にエッチングすることに
より、容量形成領域Ａ１のみに下層電極用ポリシリコン
層４０５及び窒化膜４０６を選択的に残存させる。その
結果、下層電極用ポリシリコン層４０５と窒化膜４０６
との平面パターンが同一になる。パターニングされた下
層電極用ポリシリコン層４０５及び窒化膜４０６がそれ
ぞれ容量Ｃ４の下層電極及び誘電体膜となる。
【０１５１】続いて、図４４に示すように、Ｐウェル領
域４０２及びＮウェル領域４０３上にそれぞれゲート酸
化膜４０４を形成した後、全面ににＣＶＤ法等によりド
ープドポリシリコンである上層電極用ポリシリコン層４
０７を堆積する。なお、上層電極用ポリシリコン層４０
７をイオン注入によってドープしてもよく、ドープドポ
リシリコンの代わりにアモルファスシリコンを形成して
も良い。
【０１５２】そして、図４５に示すように、図示しない
上層電極兼ゲート電極形成用マスクを用いて、上層電極
用ポリシリコン層４０７及びゲート酸化膜４０４（ＣＭ
ＯＳ形成領域Ａ２のみ）を選択的にエッチングすること
により、容量形成領域Ａ１の窒化膜４０６上の一部に上
層電極用ポリシリコン層４０７をパターニングし、ＣＭ
ＯＳ形成領域Ａ２のゲート酸化膜４０４及び上層電極用
ポリシリコン層４０７をパターニングする。
【０１５３】その結果、上層電極用ポリシリコン層４０
７による容量Ｃ４の上層電極と、上層電極用ポリシリコ
ン層４０７によるＮＭＯＳトランジスタＱ４１，ＰＭＯ
ＳトランジスタＱ４２のゲート電極とを同時に得ること
ができる。
【０１５４】さらに、図４５に示すように、上層電極用
ポリシリコン層４０７の一部を補助層４０７ａとして下
層電極用ポリシリコン層４０５の側面から窒化膜４０６
の端部上にかけて残存させる。この補助層４０７ａの存
在により、上層電極用ポリシリコン層４０７と下層電極
用ポリシリコン層４０５との段差によって生じ、下層電
極用ポリシリコン層４０５の周辺領域上に発生し易い、
上層電極用ポリシリコン層４０７の残渣発生を効果的に
抑制することができる。
【０１５５】次に、図４６に示すように、枠付けＴＥＯ
Ｓ酸化膜４１０を全面に堆積後、全面エッチバックを行
う行い、容量形成領域Ａ１の下層電極用ポリシリコン層
４０５及び上層電極用ポリシリコン層４０７（補助層４
０７ａ）の側面、ＣＭＯＳ形成領域Ａ２のゲート酸化膜
４０４及び上層電極用ポリシリコン層４０７の側面に枠
付けＴＥＯＳ酸化膜４１０をそれぞれサイドウォールと
して残存させる。なお、サイドウォール形成前にソース
・ドレイン領域用の拡散領域を形成してもよい。
【０１５６】続いて、図４７に示すように、Ｐウェル領
域４０２及びＮウェル領域４０３それぞれにおいて、上
層電極用ポリシリコン層４０７及びその側面に形成され
た枠付けＴＥＯＳ酸化膜４１０をマスクとしてＮ型及び
Ｐ型の不純物を導入することにより、Ｐウェル領域４０
２及びＮウェル領域４０３の表面内にＮ+ソース・ドレ
イン領域４０８，４０８及びＰ+ソース・ドレイン領域
４０９をそれぞれ形成する。
【０１５７】そして、図４８に示すように、全面にコン
タクト層間絶縁膜４１１を形成し、容量形成領域Ａ１の
上層電極用ポリシリコン層４０７及び下層電極用ポリシ
リコン層４０５の一部上、ＣＭＯＳ形成領域Ａ２のＮ+
ソース・ドレイン領域４０８，４０８及びＰ+ソース・
ドレイン領域４０９，４０９の一部上にコンタクトホー
ルを開口後、タングステンプラグ４１２で埋め込み、さ
らにタングステンプラグ４１２に電気的に接続してコン
タクト層間絶縁膜４１１上にアルミ配線４１３を形成す
ることにより、図３９で示した半導体装置４を得ること
ができる。なお、下層電極用ポリシリコン層４０５の一
部上においては窒化膜４０６も貫通するコンタクトホー
ルを形成することになる。
【０１５８】このように、実施の形態４の半導体装置４
は通常のＣＭＯＳプロセスと比較した場合に、図４３で
示す下層電極構造を得るための下層電極用マスクのみを
追加するたけで、容量Ｃ４をＣＭＯＳ構造に作り込むこ
とができる。
【０１５９】また、実施の形態４の半導体装置４は、実
施の形態１〜実施の形態３と同様、誘電体膜として窒化
膜４０６を用いることにより、単位面積当たりの容量値
を大きくすることができ、電圧依存性が生じない構成に
することができる。
【０１６０】このように、実施の形態４の半導体装置４
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＣ
ＭＯＳ構造となる。
【０１６１】加えて、上層電極用ポリシリコン層４０７
は５００℃以上の高温処理によっても変形等の特性劣化
が生じないポリシリコンを構成材料としているため、上
層電極用ポリシリコン層４０７をＮＭＯＳトランジスタ
Ｑ４１，ＰＭＯＳトランジスタＱ４２のゲート電極とし
て用いても、ＭＯＳトランジスタＱ４１，Ｑ４２は良好
な電気的特性を保つことができる。
【０１６２】さらに、実施の形態４の半導体装置４は、
容量形成領域Ａ１の上層電極用ポリシリコン層４０７と
同一構成材料の補助層４０７ａを下層電極用ポリシリコ
ン層４０５の側面から窒化膜４０６の端部上に残存させ
ることにより、上層電極用ポリシリコン層４０７と下層
電極用ポリシリコン層４０５との段差によって生じる上
層電極用ポリシリコン層４０７の残渣発生を効果的に抑
制することができる。
【０１６３】なお、実施の形態４では誘電体膜として窒
化膜４０６を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【０１６４】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の２重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【０１６５】＜実施の形態５＞図４９はこの発明の実施
の形態５である容量が作り込まれたＢｉＣＭＯＳ構造の
半導体装置５の構造を示す断面図である。
【０１６６】同図に示すように、半導体装置５は容量形
成領域Ａ１に容量Ｃ５が作り込まれ、シリコン基板５０
０上に形成されるＮ型エピタキシャル層５０２のＣＭＯ
Ｓ形成領域Ａ２にＮＭＯＳトランジスタＱ５１及びＰＭ
ＯＳトランジスタＱ５２が作り込まれ、バイポーラトラ
ンジスタ形成領域Ａ３にバイポーラトランジスタＴ５が
作り込まれている。
【０１６７】ＮＭＯＳトランジスタＱ５１，ＰＭＯＳト
ランジスタＱ５２間はＮ型エピタキシャル層５０２の上
層部に形成されたＬＯＣＯＳ酸化膜５０３により素子分
離され、容量Ｃ５はＬＯＣＯＳ酸化膜５０３上に形成さ
れることにより、ＣＭＯＳ形成領域Ａ２のＭＯＳトラン
ジスタＱ５１，Ｑ５２と素子分離され、ＰＭＯＳトラン
ジスタＱ５２，バイポーラトランジスタＴ５間はＬＯＣ
ＯＳ酸化膜５０３及びその下方のＰ型分離ウェル領域５
０７によって素子分離されている。
【０１６８】容量形成領域Ａ１において、ＬＯＣＯＳ酸
化膜５０３上に形成される下層電極用ポリシリコン層５
０８（下層電極）、窒化膜５１０（誘電体膜）並びに上
層電極用第１ポリシリコン層５１１及び上層電極用第２
ポリシリコン層５１２（上層電極）から容量Ｃ５が構成
される。この際、下層電極用ポリシリコン層５０８及び
窒化膜５１０は平面パターンが同一に形成される。
【０１６９】さらに、上層電極用第１ポリシリコン層５
１１及び上層電極用第２ポリシリコン層５１２と同一構
成材料で構成される補助層５１１ａ，５１２ａは残渣発
生除去用として下層電極用ポリシリコン層５０８の側面
から窒化膜５１０の端部上にかけて形成されている。ま
た、下層電極用ポリシリコン層５０８並びに上層電極用
第１ポリシリコン層５１１及び上層電極用第２ポリシリ
コン層５１２の側面に枠付けＴＥＯＳ酸化膜５１３が形
成される。
【０１７０】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域５０４上にＮＭＯＳトランジスタＱ５１が形成さ
れ、Ｎウェル領域５０５上にＰＭＯＳトランジスタＱ５
２が形成される。
【０１７１】Ｐウェル領域５０４の表面内にＮ+ソース
・ドレイン領域５１４が選択的に形成され、Ｎ+ソース
・ドレイン領域５１４，５１４間のＰウェル領域５０４
の表面上にゲート酸化膜５２２並びに上層電極用第１ポ
リシリコン層５１１及び上層電極用第２ポリシリコン層
５１２が形成される。したがって、上層電極用第１ポリ
シリコン層５１１及び上層電極用第２ポリシリコン層５
１２をゲート電極として、Ｐウェル領域５０４、Ｎ+ソ
ース・ドレイン領域５１４，５１４及びゲート酸化膜５
２２からなるＮＭＯＳトランジスタＱ５１が構成され
る。
【０１７２】一方、Ｎウェル領域５０５の表面内にＰ+
ソース・ドレイン領域５１５，５１５が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域５１５，５１５間のＮウ
ェル領域５０５の表面上にゲート酸化膜５２２並びに上
層電極用第１ポリシリコン層５１１及び上層電極用第２
ポリシリコン層５１２が形成される。したがって、上層
電極用第１ポリシリコン層５１１及び上層電極用第２ポ
リシリコン層５１２をゲート電極として、Ｎウェル領域
５０５、Ｐ+ソース・ドレイン領域５１５，５１５及び
ゲート酸化膜５２２からなるＰＭＯＳトランジスタＱ５
２が構成される。
【０１７３】バイポーラトランジスタ形成領域Ａ３にお
いて、シリコン基板５００とＮ型エピタキシャル層５０
２との界面に埋め込まれてフローティングコレクタ層５
０１が形成され、フローティングコレクタ層５０１の一
部からＮ型エピタキシャル層５０２の表面にかけてコレ
クタウォール５０６が形成されている。
【０１７４】そして、バイポーラトランジスタ形成領域
Ａ３のＮ型エピタキシャル層５０２の上層部にＰ型のベ
ース拡散層５１６が形成され、ベース拡散層５１６の中
心部表面内にエミッタ拡散層５１７が形成される。
【０１７５】さらに、ベース拡散層５１６の表面の一部
に接触して上層電極用第２ポリシリコン層５１２がベー
ス電極として形成され、エミッタ拡散層５１７の表面の
一部に接触してポリシリコンエミッタ電極５１８が形成
される。なお、上層電極用第２ポリシリコン層５１２及
びポリシリコンエミッタ電極５１８は、間にＴＥＯＳ酸
化膜５２１が形成されることにより絶縁される。
【０１７６】このように、バイポーラトランジスタ形成
領域Ａ３において、コレクタウォール５０６、ベース拡
散層５１６、エミッタ拡散層５１７、上層電極用第２ポ
リシリコン層５１２（ベース電極）及びポリシリコンエ
ミッタ電極５１８によってバイポーラトランジスタＴ５
を構成している。
【０１７７】容量Ｃ５、ＮＭＯＳトランジスタＱ５１、
ＰＭＯＳトランジスタＱ５２及びバイポーラトランジス
タＴ５を含むＮ型エピタキシャル層５０２上の全面をコ
ンタクト層間絶縁膜５０９が覆って形成される。
【０１７８】そして、タングステンプラグ５１９がコン
タクト層間絶縁膜５０９を貫通して、容量Ｃ５の上層電
極用第１ポリシリコン層５１１の表面の一部、Ｎ+ソー
ス・ドレイン領域５１４，５１４の表面の一部、Ｐ+ソ
ース・ドレイン領域５１５，５１５の表面の一部、バイ
ポーラトランジスタ形成領域Ａ３の上層電極用第２ポリ
シリコン層５１２の一部、コレクタウォール５０６の表
面の一部、ポリシリコンエミッタ電極５１８の一部に電
気的に接続して形成される。
【０１７９】さらに、タングステンプラグ５１９はコン
タクト層間絶縁膜５０９及び窒化膜５１０を貫通して容
量Ｃ５の下層電極用ポリシリコン層５０８の表面の一部
にと電気的に接続して形成される。また、コンタクト層
間絶縁膜５０９上にタングステンプラグ５１９に電気的
に接続してアルミ配線５２０が形成される。
【０１８０】図５０〜図６２は実施の形態５の半導体装
置５に製造方法を示す断面図である。以下、これらの図
を参照して実施の形態５の製造方法を説明する。
【０１８１】まず、図５０に示すように、シリコン基板
５００にアンチモン（Ｓｂ）を注入してＮ型のフローテ
ィングコレクタ層５０１を形成する。
【０１８２】次に、図５１に示すように、エピタキシャ
ル成長法を用いてフローティングコレクタ層５０１を含
むシリコン基板５００上にＮ型エピタキシャル層５０２
を形成する。この際、フローティングコレクタ層５０１
のＮ型不純物が拡散するためフローティングコレクタ層
５０１の一部はＮ型エピタキシャル層５０２内にも形成
される。
【０１８３】そして、図５２に示すように、Ｎ型エピタ
キシャル層５０２の上層部にＬＯＣＯＳ酸化膜５０３を
選択的に形成する。
【０１８４】次に、図５３に示すように、Ｎ型エピタキ
シャル層５０２におけるＣＭＯＳ形成領域Ａ２の上層部
にＰウェル領域５０４及びＮウェル領域５０５を選択的
に形成する。
【０１８５】さらに、図５３に示すように、ＣＭＯＳ形
成領域Ａ２，バイポーラトランジスタ形成領域Ａ３の境
界近傍領域におけるＬＯＣＯＳ酸化膜５０３下にＬＯＣ
ＯＳ酸化膜５０３を貫通するイオン注入等によりＰ型分
離ウェル領域５０７を形成し、Ｎ型エピタキシャル層５
０２の表面からフローティングコレクタ層５０１に到達
するコレクタウォール５０６を形成する。
【０１８６】そして、図５４に示すように、全面にＣＶ
Ｄ法等によりドープドポリシリコンである下層電極用ポ
リシリコン層５０８を堆積し、さらに単層誘電体膜とな
る窒化膜５１０を下層電極用ポリシリコン層５０８上に
形成する。なお、下層電極用ポリシリコン層５０８をイ
オン注入によってドープしてもよく、ドープドポリシリ
コンの代わりにアモルファスシリコンを形成しても良
い。
【０１８７】次に、図５５に示すように、図示しない下
層電極用マスクを用いて、下層電極用ポリシリコン層５
０８及び窒化膜５１０を選択的にエッチングすることに
より、容量形成領域Ａ１のみに下層電極用ポリシリコン
層５０８及び窒化膜５１０を選択的に残存させる。その
結果、下層電極用ポリシリコン層５０８と窒化膜５１０
との平面パターンが同一になる。パターニングされた下
層電極用ポリシリコン層５０８及び窒化膜５１０がそれ
ぞれ容量Ｃ５の下層電極及び誘電体膜となる。
【０１８８】続いて、図５６に示すように、Ｐウェル領
域５０４、Ｎウェル領域５０５及びコレクタウォール５
０６上にそれぞれゲート酸化膜５２２を形成した後、全
面ににＣＶＤ法等によりドープドポリシリコンである上
層電極用第１ポリシリコン層５１１を堆積後、バイポー
ラトランジスタ形成領域Ａ３においてＮ型エピタキシャ
ル層５０２の表面上を含む大部分の領域で上層電極用第
１ポリシリコン層５１１及びゲート酸化膜５２２をエッ
チング除去する。なお、上層電極用第１ポリシリコン層
５１１をイオン注入によってドープしてもよく、ドープ
ドポリシリコンの代わりにアモルファスシリコンを形成
しても良い。
【０１８９】さらに、図５７に示すように、全面にノン
ドープポリシリコンである上層電極用第２ポリシリコン
層５１２を堆積する。なお、ノンドープドポリシリコン
の代わりにアモルファスシリコンを形成しても良い。
【０１９０】そして、図５８に示すように、図示しない
上層電極、ゲート電極兼ベース電極形成用マスクを用い
て、上層電極用第１ポリシリコン層５１１（容量形成領
域Ａ１，ＣＭＯＳ形成領域Ａ２のみ）及び上層電極用第
２ポリシリコン層５１２並びにゲート酸化膜５２２（Ｃ
ＭＯＳ形成領域Ａ２，バイポーラトランジスタ形成領域
Ａ３のみ）を選択的にエッチングする。
【０１９１】すると、容量形成領域Ａ１の窒化膜５１０
上の一部に上層電極用第１ポリシリコン層５１１及び上
層電極用第２ポリシリコン層５１２がパターニングさ
れ、ＣＭＯＳ形成領域Ａ２のゲート酸化膜５２２並びに
上層電極用第１ポリシリコン層５１１及び上層電極用第
２ポリシリコン層５１２がパターニングされ、バイポー
ラトランジスタ形成領域Ａ３の上層電極用第２ポリシリ
コン層５１２がパターニングされる。
【０１９２】その結果、上層電極用第１ポリシリコン層
５１１による容量Ｃ５の上層電極と、上層電極用第１ポ
リシリコン層５１１及び上層電極用第２ポリシリコン層
５１２によるＮＭＯＳトランジスタＱ５１，ＰＭＯＳト
ランジスタＱ５２のゲート電極とを同時に得ることがで
きる。
【０１９３】さらに、図５８に示すように、上層電極用
第１ポリシリコン層５１１及び上層電極用第２ポリシリ
コン層５１２の一部を補助層５１１ａ，５１２ａとして
下層電極用ポリシリコン層５０８の側面から窒化膜５１
０の端部上にかけて残存させる。この補助層５１１ａ，
５１２ａの存在により、上層電極用第１ポリシリコン層
５１１及び上層電極用第２ポリシリコン層５１２と下層
電極用ポリシリコン層５０８との段差によって生じる上
層電極用第１ポリシリコン層５１１及び上層電極用第２
ポリシリコン層５１２の残渣発生を抑制することができ
る。
【０１９４】次に、図５９に示すように、枠付けＴＥＯ
Ｓ酸化膜５１３を全面に堆積後、全面エッチバックを行
う行い、容量形成領域Ａ１の下層電極用ポリシリコン層
５０８及び上層電極用第１ポリシリコン層５１１（補助
層５１１ａ），上層電極用第２ポリシリコン層５１２
（補助層５１２ａ）の側面、ＣＭＯＳ形成領域Ａ２のゲ
ート酸化膜５２２及び上層電極用第１ポリシリコン層５
１１，上層電極用第２ポリシリコン層５１２の側面、及
びバイポーラトランジスタ形成領域Ａ３の上層電極用第
２ポリシリコン層５１２の側面に枠付けＴＥＯＳ酸化膜
５１３をそれぞれサイドウォールとして残存させる。
【０１９５】さらに、図５９に示すように、Ｐウェル領
域５０４及びＮウェル領域５０５それぞれにおいて、上
層電極用第１ポリシリコン層５１１及びその側面に形成
された枠付けＴＥＯＳ酸化膜５１３をマスクとしてＮ型
及びＰ型の不純物を導入することにより、Ｐウェル領域
５０４及びＮウェル領域５０５の表面内にＮ+ソース・
ドレイン領域５１４，５１４及びＰ+ソース・ドレイン
領域５１５をそれぞれ形成する。
【０１９６】加えて、図５９に示すように、バイポーラ
トランジスタ形成領域Ａ３において、上層電極用第２ポ
リシリコン層５１２を拡散源とした拡散処理によりＮ型
エピタキシャル層５０２の表面内にベース拡散層５１６
を形成する。なお、上層電極用第２ポリシリコン層５１
２越しにＰ型の不純物をＮ型エピタキシャル層５０２の
表面内に注入することによりベース拡散層５１６を形成
してもよい。
【０１９７】次に、図６０に示すように、全面にＴＥＯ
Ｓ酸化膜５２１を堆積後、バイポーラトランジスタ形成
領域Ａ３のベース拡散層５１６の中心部上のＴＥＯＳ酸
化膜５２１及び上層電極用第２ポリシリコン層５１２を
選択的に除去する。この残存した上層電極用第２ポリシ
リコン層５１２がベース電極となる。
【０１９８】続いて、図６１に示すように、バイポーラ
トランジスタ形成領域Ａ３において、ベース拡散層５１
６の表面上にＮ型の不純物がドープされたポリシリコン
エミッタ電極５１８を形成する。この際、ポリシリコン
エミッタ電極５１８に先がけてＴＥＯＳ酸化膜等の絶縁
膜５２１ａを形成することにより、ポリシリコンエミッ
タ電極５１８と上層電極用第２ポリシリコン層５１２と
の絶縁性は保たれる。さらに、ポリシリコンエミッタ電
極５１８を拡散源とした拡散処理によってポリシリコン
エミッタ電極５１８直下のベース拡散層５１６の表面に
エミッタ拡散層５１７を形成する。このとき、ベース拡
散層５１６も拡散する。
【０１９９】そして、図６２に示すように、全面にコン
タクト層間絶縁膜５０９を形成し、容量形成領域Ａ１の
上層電極用第２ポリシリコン層５１２及び下層電極用ポ
リシリコン層５０８の一部上、ＣＭＯＳ形成領域Ａ２の
Ｎ+ソース・ドレイン領域５１４，５１４及びＰ+ソース
・ドレイン領域５１５，５１５の一部上、及びバイポー
ラトランジスタ形成領域Ａ３の上層電極用第２ポリシリ
コン層５１２の一部上、コレクタウォール５０６の一部
上、ポリシリコンエミッタ電極５１８の一部上にコンタ
クトホールを開口後、タングステンプラグ５１９で埋め
込み、さらにタングステンプラグ５１９に電気的に接続
してコンタクト層間絶縁膜５０９上にアルミ配線５１３
を形成することにより、図４９で示した半導体装置５を
得ることができる。なお、下層電極用ポリシリコン層５
０８の一部上においては窒化膜５１０も貫通するコンタ
クトホールを形成することになる。
【０２００】このように、実施の形態５の半導体装置５
は通常のＢｉＣＭＯＳプロセスと比較した場合に、図５
５で示す下層電極構造を得るための下層電極用マスクの
みを追加するたけで、容量Ｃ５をＢｉＣＭＯＳ構造に作
り込むことができる。
【０２０１】また、実施の形態５の半導体装置５は、実
施の形態１〜実施の形態４と同様、誘電体膜として窒化
膜５１０を用いることにより単位面積当たりの容量値を
大きくすることができ、電圧依存性が生じない構成にす
ることができる。
【０２０２】このように、実施の形態５の半導体装置５
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＢ
ｉＣＭＯＳ構造となる。
【０２０３】加えて、上層電極用第１ポリシリコン層５
１１，上層電極用第２ポリシリコン層５１２は５００℃
以上の高温処理によっても変形等の特性劣化が生じない
ポリシリコンを構成材料としているため、上層電極用第
１ポリシリコン層５１１及び上層電極用第２ポリシリコ
ン層５１２をＮＭＯＳトランジスタＱ５１，ＰＭＯＳト
ランジスタＱ５２のゲート電極として用いても、ＭＯＳ
トランジスタＱ５１，Ｑ５２は良好な電気的特性を保つ
ことができる。同様に、上層電極用ポリシリコン電極５
１２をバイポーラトランジスタＴ５のベース電極として
も用いても、バイポーラトランジスタＴ５は良好な電気
的特性を保つことができる。
【０２０４】さらに、実施の形態５の半導体装置５は、
容量形成領域Ａ１の上層電極用第１ポリシリコン層５１
１及び上層電極用第２ポリシリコン層５１２と同一構成
材料で構成される補助層５１１ａ，５１２ａを下層電極
用ポリシリコン層５０８の側面から窒化膜５１０の端部
上に残存させることにより、実施の形態４と同様に、上
層電極用第１ポリシリコン層５１１及び上層電極用第２
ポリシリコン層５１２と下層電極用ポリシリコン層５０
８との段差によって生じる上層電極用第１ポリシリコン
層５１１及び上層電極用第２ポリシリコン層５１２の残
渣発生を効果的に抑制することができる。
【０２０５】なお、実施の形態５では誘電体膜として窒
化膜５１０を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【０２０６】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の２重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【０２０７】＜実施の形態６＞図６３はこの発明の実施
の形態６である容量が作り込まれたＣＭＯＳ構造の半導
体装置６の構造を示す断面図である。
【０２０８】同図に示すように、半導体装置６は容量形
成領域Ａ１に容量Ｃ６が作り込まれ、シリコン基板６０
０のＣＭＯＳ形成領域Ａ２にＮＭＯＳトランジスタＱ６
１及びＰＭＯＳトランジスタＱ６２が作り込まれてい
る。
【０２０９】ＮＭＯＳトランジスタＱ６１，ＰＭＯＳト
ランジスタＱ６２間はシリコン基板６００の上層部に形
成されたＬＯＣＯＳ酸化膜６０１により素子分離され、
容量Ｃ６はＬＯＣＯＳ酸化膜６０１上に形成されること
により、ＣＭＯＳ形成領域Ａ２のＭＯＳトランジスタＱ
６１，Ｑ６２と素子分離されている。
【０２１０】容量形成領域Ａ１において、ＬＯＣＯＳ酸
化膜６０１上に形成される下層電極用ポリシリコン層６
０５（下層電極）、窒化膜６０６（誘電体膜）及び上層
電極用ポリシリコン層６０７（上層電極）から容量Ｃ６
が構成される。この際、上層電極用ポリシリコン層６０
７及び窒化膜６０６は平面パターンが同一に形成され
る。
【０２１１】また、下層電極用ポリシリコン層６０５及
び上層電極用ポリシリコン層６０７の側面に枠付けＴＥ
ＯＳ酸化膜６１０が形成される。
【０２１２】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域６０２上にＮＭＯＳトランジスタＱ６１が形成さ
れ、Ｎウェル領域６０３上にＰＭＯＳトランジスタＱ６
２が形成される。
【０２１３】Ｐウェル領域６０２の表面内にＮ+ソース
・ドレイン領域６０８が選択的に形成され、Ｎ+ソース
・ドレイン領域６０８，６０８間のＰウェル領域６０２
の表面上にゲート酸化膜６０４及び上層電極用ポリシリ
コン層６０７が形成される。したがって、上層電極用ポ
リシリコン層６０７をゲート電極として、Ｐウェル領域
６０２、Ｎ+ソース・ドレイン領域６０８，６０８及び
ゲート酸化膜６０４からなるＮＭＯＳトランジスタＱ６
１が構成される。
【０２１４】一方、Ｎウェル領域６０３の表面内にＰ+
ソース・ドレイン領域６０９，６０９が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域６０９，６０９間のＮウ
ェル領域６０３の表面上にゲート酸化膜６０４及び上層
電極用ポリシリコン層６０７が形成される。したがっ
て、上層電極用ポリシリコン層６０７をゲート電極とし
て、Ｎウェル領域６０３、Ｐ+ソース・ドレイン領域６
０９，６０９及びゲート酸化膜６０４からなるＰＭＯＳ
トランジスタＱ６２が構成される。
【０２１５】容量Ｃ６、ＮＭＯＳトランジスタＱ６１及
びＰＭＯＳトランジスタＱ６２を含むシリコン基板６０
０上の全面をコンタクト層間絶縁膜６１１が覆って形成
される。
【０２１６】そして、タングステンプラグ６１２がコン
タクト層間絶縁膜６１１を貫通して、容量Ｃ６の上層電
極用ポリシリコン層６０７及び下層電極用ポリシリコン
層６０５の表面の一部、Ｎ+ソース・ドレイン領域６０
８，６０８の表面の一部、Ｐ+ソース・ドレイン領域６
０９，６０９の表面の一部に電気的に接続して形成され
る。
【０２１７】また、コンタクト層間絶縁膜６１１上にタ
ングステンプラグ６１２に電気的に接続してアルミ配線
６１３が形成される。
【０２１８】図６４〜図７１は実施の形態６の半導体装
置６に製造方法を示す断面図である。以下、これらの図
を参照して実施の形態６の製造方法を説明する。
【０２１９】まず、図６４に示すように、シリコン基板
６００の上層部にＬＯＣＯＳ酸化膜６０１を選択的に形
成する。
【０２２０】次に、図６５に示すように、シリコン基板
６００におけるＣＭＯＳ形成領域Ａ２の上層部にＰウェ
ル領域６０２及びＮウェル領域６０３を選択的に形成す
る。
【０２２１】そして、図６６に示すように、Ｐウェル領
域６０２及びＮウェル領域６０３上にそれぞれゲート酸
化膜６０４を形成した後、全面にＣＶＤ法等によりドー
プドポリシリコンである下層電極用ポリシリコン層６０
５を堆積し、さらに単層誘電体膜となる窒化膜６０６を
下層電極用ポリシリコン層６０５上に形成する。
【０２２２】さらに、図６６に示すように、全面ににＣ
ＶＤ法等によりドープドポリシリコンである上層電極用
ポリシリコン層６０７を堆積する。なお、下層電極用ポ
リシリコン層６０５及び上層電極用ポリシリコン層６０
７をイオン注入によってドープしてもよく、ドープドポ
リシリコンの代わりにアモルファスシリコンを形成して
も良い。
【０２２３】次に、図６７に示すように、図示しない上
層電極用マスクを用いて、上層電極用ポリシリコン層６
０７及び窒化膜６０６を選択的にエッチングすることに
より、容量形成領域Ａ１のみに上層電極用ポリシリコン
層６０７及び窒化膜６０６を選択的に残存させる。その
結果、上層電極用ポリシリコン層６０７と窒化膜６０６
との平面パターンが同一になる。パターニングされた上
層電極用ポリシリコン層６０７及び窒化膜６０６がそれ
ぞれ容量Ｃ６の上層電極及び誘電体膜となる。
【０２２４】そして、図６８に示すように、図示しない
下層電極兼ゲート電極形成用マスクを用いて、下層電極
用ポリシリコン層６０５及びゲート酸化膜６０４（ＣＭ
ＯＳ形成領域Ａ２のみ）を選択的にエッチングすること
により、容量形成領域Ａ１のＬＯＣＯＳ酸化膜６０１上
の一部に下層電極用ポリシリコン層６０５をパターニン
グし、ＣＭＯＳ形成領域Ａ２のゲート酸化膜６０４及び
下層電極用ポリシリコン層６０５をパターニングする。
【０２２５】その結果、下層電極用ポリシリコン層６０
５による容量Ｃ６の下層電極と、Ｃ下層電極用ポリシリ
コン層６０５によるＮＭＯＳトランジスタＱ６１，ＰＭ
ＯＳトランジスタＱ６２のゲート電極とを同時に得るこ
とができる。
【０２２６】次に、図６９に示すように、枠付けＴＥＯ
Ｓ酸化膜６１０を全面に堆積後、全面エッチバックを行
う行い、容量形成領域Ａ１の下層電極用ポリシリコン層
６０５及び上層電極用ポリシリコン層６０７の側面、Ｃ
ＭＯＳ形成領域Ａ２のゲート酸化膜６０４及び下層電極
用ポリシリコン層６０５の側面に枠付けＴＥＯＳ酸化膜
６１０をそれぞれサイドウォールとして残存させる。な
お、サイドウォール形成前にソース・ドレイン領域用の
拡散領域を形成してもよい。
【０２２７】続いて、図７０に示すように、Ｐウェル領
域６０２及びＮウェル領域６０３それぞれにおいて、下
層電極用ポリシリコン層６０５及びその側面に形成され
た枠付けＴＥＯＳ酸化膜６１０をマスクとしてＮ型及び
Ｐ型の不純物を導入することにより、Ｐウェル領域６０
２及びＮウェル領域６０３の表面内にＮ+ソース・ドレ
イン領域６０８，６０８及びＰ+ソース・ドレイン領域
６０９をそれぞれ形成する。
【０２２８】そして、図７１に示すように、全面にコン
タクト層間絶縁膜６１１を形成し、容量形成領域Ａ１の
上層電極用ポリシリコン層６０７及び下層電極用ポリシ
リコン層６０５の一部上、ＣＭＯＳ形成領域Ａ２のＮ+
ソース・ドレイン領域６０８，６０８及びＰ+ソース・
ドレイン領域６０９，６０９の一部上にコンタクトホー
ルを開口後、タングステンプラグ６１２で埋め込み、さ
らにタングステンプラグ６１２に電気的に接続してコン
タクト層間絶縁膜６１１上にアルミ配線６１３を形成す
ることにより、図６３で示した半導体装置６を得ること
ができる。
【０２２９】このように、実施の形態６の半導体装置６
は通常のＣＭＯＳプロセスと比較した場合に、図６７で
示す上層電極構造を得るための上層電極用マスクのみを
追加するたけで、容量Ｃ６をＣＭＯＳ構造に作り込むこ
とができる。
【０２３０】また、実施の形態６の半導体装置６は、実
施の形態１〜実施の形態５と同様、誘電体膜として窒化
膜６０６を用いることにより、単位面積当たりの容量値
を大きくすることができ、電圧依存性が生じない構成に
することができる。
【０２３１】このように、実施の形態６の半導体装置６
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＣ
ＭＯＳ構造となる。
【０２３２】なお、実施の形態６では誘電体膜として窒
化膜６０６を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【０２３３】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の２重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【０２３４】＜実施の形態７＞図７２はこの発明の実施
の形態７である容量が作り込まれたＢｉＣＭＯＳ構造の
半導体装置７の構造を示す断面図である。
【０２３５】同図に示すように、半導体装置７は容量形
成領域Ａ１に容量Ｃ７が作り込まれ、シリコン基板７０
０上に形成されるＮ型エピタキシャル層７０２のＣＭＯ
Ｓ形成領域Ａ２にＮＭＯＳトランジスタＱ７１及びＰＭ
ＯＳトランジスタＱ７２が作り込まれ、バイポーラトラ
ンジスタ形成領域Ａ３にバイポーラトランジスタＴ７が
作り込まれている。
【０２３６】ＮＭＯＳトランジスタＱ７１，ＰＭＯＳト
ランジスタＱ７２間はＮ型エピタキシャル層７０２の上
層部に形成されたＬＯＣＯＳ酸化膜７０３により素子分
離され、容量Ｃ７はＬＯＣＯＳ酸化膜７０３上に形成さ
れることにより、ＣＭＯＳ形成領域Ａ２のＭＯＳトラン
ジスタＱ７１，Ｑ７２と素子分離され、ＰＭＯＳトラン
ジスタＱ７２，バイポーラトランジスタＴ７間はＬＯＣ
ＯＳ酸化膜７０３及びその下方のＰ型分離ウェル領域７
０７によって素子分離されている。
【０２３７】容量形成領域Ａ１において、ＬＯＣＯＳ酸
化膜７０３上に形成される下層電極用第１ポリシリコン
層７０８及び下層電極用第２ポリシリコン電極７１２
（下層電極）、窒化膜７１０（誘電体膜）及び上層電極
用ポリシリコン層７１１（上層電極）から容量Ｃ７が構
成される。この際、上層電極用ポリシリコン層７１１及
び窒化膜７１０は平面パターンが同一に形成される。ま
た、下層電極用第１ポリシリコン層７０８及び下層電極
用第２ポリシリコン電極７１２並びに上層電極用ポリシ
リコン層７１１の側面に枠付けＴＥＯＳ酸化膜７１３が
形成される。
【０２３８】ＣＭＯＳ形成領域Ａ２において、Ｐウェル
領域７０４上にＮＭＯＳトランジスタＱ７１が形成さ
れ、Ｎウェル領域７０５上にＰＭＯＳトランジスタＱ７
２が形成される。
【０２３９】Ｐウェル領域７０４の表面内にＮ+ソース
・ドレイン領域７１４が選択的に形成され、Ｎ+ソース
・ドレイン領域７１４，７１４間のＰウェル領域７０４
の表面上にゲート酸化膜７２２並びに下層電極用第１ポ
リシリコン層７０８及び下層電極用第２ポリシリコン電
極７１２が形成される。したがって、下層電極用第１ポ
リシリコン層７０８及び下層電極用第２ポリシリコン電
極７１２をゲート電極として、Ｐウェル領域７０４、Ｎ
+ソース・ドレイン領域７１４，７１４及びゲート酸化
膜７２２からなるＮＭＯＳトランジスタＱ７１が構成さ
れる。
【０２４０】一方、Ｎウェル領域７０５の表面内にＰ+
ソース・ドレイン領域７１５，７１５が選択的に形成さ
れ、Ｐ+ソース・ドレイン領域７１５，７１５間のＮウ
ェル領域７０５の表面上にゲート酸化膜７２２並びに下
層電極用第１ポリシリコン層７０８及び下層電極用第２
ポリシリコン電極７１２が形成される。したがって、下
層電極用第１ポリシリコン層７０８及び上下層電極用第
２ポリシリコン電極７１２をゲート電極として、Ｎウェ
ル領域７０５、Ｐ+ソース・ドレイン領域７１５，７１
５及びゲート酸化膜７２２からなるＰＭＯＳトランジス
タＱ７２が構成される。
【０２４１】バイポーラトランジスタ形成領域Ａ３にお
いて、シリコン基板７００とＮ型エピタキシャル層７０
２との界面に埋め込まれてフローティングコレクタ領域
７０１が形成され、フローティングコレクタ領域７０１
の一部からＮ型エピタキシャル層７０２の表面にかけて
コレクタウォール７０６が形成されている。
【０２４２】そして、バイポーラトランジスタ形成領域
Ａ３のＮ型エピタキシャル層７０２の上層部にＰ型のベ
ース拡散層７１６が形成され、ベース拡散層７１６の中
心部表面内にエミッタ拡散層７１７が形成される。
【０２４３】さらに、ベース拡散層７１６の表面の一部
に接触して下層電極用第２ポリシリコン電極７１２がベ
ース電極として形成され、エミッタ拡散層７１７の表面
の一部に接触してポリシリコンエミッタ電極７１８が形
成される。なお、下層電極用第２ポリシリコン電極７１
２及びポリシリコンエミッタ電極７１８は、間にＴＥＯ
Ｓ酸化膜７２１が形成されることにより絶縁される。
【０２４４】このように、バイポーラトランジスタ形成
領域Ａ３において、コレクタウォール７０６、ベース拡
散層７１６、エミッタ拡散層７１７、下層電極用第２ポ
リシリコン電極７１２（ベース電極）及びポリシリコン
エミッタ電極７１８によってバイポーラトランジスタＴ
７を構成している。
【０２４５】容量Ｃ７、ＮＭＯＳトランジスタＱ７１、
ＰＭＯＳトランジスタＱ７２及びバイポーラトランジス
タＴ７を含むＮ型エピタキシャル層７０２上の全面をコ
ンタクト層間絶縁膜７０９が覆って形成される。
【０２４６】そして、タングステンプラグ７１９がコン
タクト層間絶縁膜７０９を貫通して、容量Ｃ７の上層電
極用ポリシリコン層７１１の表面の一部、Ｎ+ソース・
ドレイン領域７１４，７１４の表面の一部、Ｐ+ソース
・ドレイン領域７１５，７１５の表面の一部、バイポー
ラトランジスタ形成領域Ａ３の上層電極用ポリシリコン
層７１１の一部、コレクタウォール７０６の表面の一
部、ポリシリコンエミッタ電極７１８の一部に電気的に
接続して形成される。
【０２４７】さらに、タングステンプラグ７１９はコン
タクト層間絶縁膜７０９及びＴＥＯＳ酸化膜７２１を貫
通して容量Ｃ７の下層電極用第２ポリシリコン電極７１
２の表面の一部にと電気的に接続して形成される。ま
た、コンタクト層間絶縁膜７０９上にタングステンプラ
グ７１９に電気的に接続してアルミ配線７２０が形成さ
れる。
【０２４８】図７３〜図８４は実施の形態７の半導体装
置７に製造方法を示す断面図である。以下、これらの図
を参照して実施の形態７の製造方法を説明する。
【０２４９】まず、図７３に示すように、シリコン基板
７００にアンチモン（Ｓｂ）を注入してＮ型のフローテ
ィングコレクタ領域７０１を形成する。
【０２５０】次に、図７４に示すように、エピタキシャ
ル成長法を用いてフローティングコレクタ領域７０１を
含むシリコン基板７００上にＮ型エピタキシャル層７０
２を形成する。この際、フローティングコレクタ領域７
０１のＮ型不純物が拡散するためフローティングコレク
タ領域７０１の一部はＮ型エピタキシャル層７０２内に
も形成される。
【０２５１】そして、図７５に示すように、Ｎ型エピタ
キシャル層７０２の上層部にＬＯＣＯＳ酸化膜７０３を
選択的に形成する。
【０２５２】次に、図７６に示すように、Ｎ型エピタキ
シャル層７０２におけるＣＭＯＳ形成領域Ａ２の上層部
にＰウェル領域７０４及びＮウェル領域７０５を選択的
に形成する。
【０２５３】さらに、図７６に示すように、ＣＭＯＳ形
成領域Ａ２，バイポーラトランジスタ形成領域Ａ３の境
界近傍領域におけるＬＯＣＯＳ酸化膜７０３下にＬＯＣ
ＯＳ酸化膜７０３を貫通するイオン注入等によりＰ型分
離ウェル領域７０７を形成し、Ｎ型エピタキシャル層７
０２の表面からフローティングコレクタ領域７０１に到
達するコレクタウォール７０６を形成する。
【０２５４】そして、図７７に示すように、Ｐウェル領
域７０４、Ｎウェル領域７０５及びコレクタウォール７
０６上にそれぞれゲート酸化膜７２２を形成した後、全
面にＣＶＤ法等によりドープドポリシリコンである下層
電極用第１ポリシリコン層７０８を堆積し、バイポーラ
トランジスタ形成領域Ａ３におけるＮ型エピタキシャル
層７０２の表面上を含む大部分の領域で上層電極用ポリ
シリコン層７１１及びゲート酸化膜７２２をエッチング
除去する。なお、下層電極用第１ポリシリコン層７０８
をイオン注入によってドープしてもよく、ドープドポリ
シリコンの代わりにアモルファスシリコンを形成しても
良い。
【０２５５】続いて、図７８に示すように、全面にノン
ドープポリシリコンである下層電極用第２ポリシリコン
電極７１２を堆積後、単層誘電体膜となる窒化膜７１０
を下層電極用第１ポリシリコン層７０８上に形成し、さ
らに窒化膜７１０上にＣＶＤ法等によりドープドポリシ
リコンである上層電極用ポリシリコン層７１１を形成す
る。
【０２５６】なお、下層電極用第２ポリシリコン電極７
１２用のノンドープドポリシリコンの代わりにアモルフ
ァスシリコンを形成しても良い。また、上層電極用ポリ
シリコン層７１１をイオン注入によってドープして形成
してもよく、ドープドポリシリコンの代わりにアモルフ
ァスシリコンを形成しても良い。
【０２５７】次に、図７９に示すように、図示しない上
層電極用マスクを用いて、上層電極用ポリシリコン層７
１１及び窒化膜７１０を選択的にエッチングすることに
より、容量形成領域Ａ１のみに上層電極用ポリシリコン
層７１１及び窒化膜７１０を選択的に残存させる。その
結果、上層電極用ポリシリコン層７１１と窒化膜７１０
との平面パターンが同一になる。パターニングされた上
層電極用ポリシリコン層７１１及び窒化膜７１０がそれ
ぞれ容量Ｃ７の上層電極及び誘電体膜となる。
【０２５８】そして、図８０に示すように、図示しない
下層電極、ゲート電極兼ベース電極形成用マスクを用い
て、下層電極用第１ポリシリコン層７０８（容量形成領
域Ａ１，ＣＭＯＳ形成領域Ａ２のみ）及び下層電極用第
２ポリシリコン電極７１２並びにゲート酸化膜７２２
（ＣＭＯＳ形成領域Ａ２，バイポーラトランジスタ形成
領域Ａ３のみ）を選択的にエッチングする。
【０２５９】すると、容量形成領域Ａ１のＬＯＣＯＳ酸
化膜７０３上の一部に下層電極用第１ポリシリコン層７
０８及び下層電極用第２ポリシリコン電極７１２がパタ
ーニングされ、ＣＭＯＳ形成領域Ａ２のゲート酸化膜７
２２並びに下層電極用第１ポリシリコン層７０８及び下
層電極用第２ポリシリコン電極７１２がパターニングさ
れ、バイポーラトランジスタ形成領域Ａ３の下層電極用
第２ポリシリコン電極７１２がパターニングされる。
【０２６０】その結果、下層電極用第１ポリシリコン層
７０８及び下層電極用第２ポリシリコン電極７１２によ
る容量Ｃ７の下層電極と、下層電極用第１ポリシリコン
層７０８及び下層電極用第２ポリシリコン電極７１２に
よるＮＭＯＳトランジスタＱ７１，ＰＭＯＳトランジス
タＱ７２のゲート電極とを同時に得ることができる。
【０２６１】次に、図８１に示すように、枠付けＴＥＯ
Ｓ酸化膜７１３を全面に堆積後、全面エッチバックを行
う行い、容量形成領域Ａ１の下層電極用第１ポリシリコ
ン層７０８、下層電極用第２ポリシリコン電極７１２及
び上層電極用ポリシリコン層７１１の側面、ＣＭＯＳ形
成領域Ａ２のゲート酸化膜７２２及び下層電極用第１ポ
リシリコン層７０８，下層電極用第２ポリシリコン電極
７１２の側面、及びバイポーラトランジスタ形成領域Ａ
３の下層電極用第２ポリシリコン電極７１２の側面に枠
付けＴＥＯＳ酸化膜７１３をそれぞれサイドウォールと
して残存させる。
【０２６２】さらに、図８１に示すように、Ｐウェル領
域７０４及びＮウェル領域７０５それぞれにおいて、上
層電極用ポリシリコン層７１１及びその側面に形成され
た枠付けＴＥＯＳ酸化膜７１３をマスクとしてＮ型及び
Ｐ型の不純物を導入することにより、Ｐウェル領域７０
４及びＮウェル領域７０５の表面内にＮ+ソース・ドレ
イン領域７１４，７１４及びＰ+ソース・ドレイン領域
７１５をそれぞれ形成する。
【０２６３】加えて、図８１に示すように、バイポーラ
トランジスタ形成領域Ａ３において、上層電極用ポリシ
リコン層７１１を拡散源とした拡散処理によりＮ型エピ
タキシャル層７０２の表面内にベース拡散層７１６を形
成する。なお、上層電極用ポリシリコン層７１１越しに
Ｐ型の不純物をＮ型エピタキシャル層７０２の表面内に
注入することによりベース拡散層７１６を形成してもよ
い。
【０２６４】次に、図８２に示すように、全面にＴＥＯ
Ｓ酸化膜７２１を堆積後、バイポーラトランジスタ形成
領域Ａ３のベース拡散層７１６の中心部上のＴＥＯＳ酸
化膜７２１及び下層電極用第２ポリシリコン電極７１２
を選択的に除去する。この残存した下層電極用第２ポリ
シリコン電極７１２がベース電極となる。
【０２６５】続いて、図８３に示すように、バイポーラ
トランジスタ形成領域Ａ３において、ベース拡散層７１
６の表面上にＮ型の不純物がドープされたポリシリコン
エミッタ電極７１８を形成する。この際、ポリシリコン
エミッタ電極７１８に先がけてＴＥＯＳ酸化膜等の絶縁
膜３２１ａを形成することにより、ポリシリコンエミッ
タ電極７１８と下層電極用第２ポリシリコン電極７１２
との絶縁性は保たれる。さらに、ポリシリコンエミッタ
電極７１８を拡散源とした拡散処理によってポリシリコ
ンエミッタ電極７１８直下のベース拡散層７１６の表面
にエミッタ拡散層７１７を形成する。このとき、ベース
拡散層７１６も拡散する。
【０２６６】そして、図８４に示すように、全面にコン
タクト層間絶縁膜７０９を形成し、容量形成領域Ａ１の
上層電極用ポリシリコン層７１１及び下層電極用第２ポ
リシリコン電極７１２の一部上、ＣＭＯＳ形成領域Ａ２
のＮ+ソース・ドレイン領域７１４，７１４及びＰ+ソー
ス・ドレイン領域７１５，７１５の一部上、及びバイポ
ーラトランジスタ形成領域Ａ３の下層電極用第２ポリシ
リコン電極７１２上の一部上、コレクタウォール７０６
の一部上、ポリシリコンエミッタ電極７１８の一部上に
コンタクトホールを開口後、タングステンプラグ７１９
で埋め込み、さらにタングステンプラグ７１９に電気的
に接続してコンタクト層間絶縁膜７０９上にアルミ配線
７２０を形成することにより、図７２で示した半導体装
置７を得ることができる。なお、下層電極用第２ポリシ
リコン電極７１２の一部上においてはＴＥＯＳ酸化膜７
２１も貫通するコンタクトホールを形成することにな
る。
【０２６７】このように、実施の形態７の半導体装置７
は通常のＢｉＣＭＯＳプロセスと比較した場合に、図３
１で示す上層電極構造を得るための上層電極用マスクの
みを追加するたけで、容量Ｃ７をＢｉＣＭＯＳ構造に作
り込むことができる。
【０２６８】また、実施の形態７の半導体装置７は、実
施の形態１〜実施の形態６と同様、誘電体膜として窒化
膜７１０を用いることにより単位面積当たりの容量値を
大きくすることができ、電圧依存性が生じない構成にす
ることができる。
【０２６９】このように、実施の形態７の半導体装置７
は、製造コストを必要最小限に抑えながら、単位面積当
たりの容量値を大きくし、かつ電圧依存性を生じないＢ
ｉＣＭＯＳ構造となる。
【０２７０】さらに、実施の形態７の半導体装置７は容
量Ｃ７の上層電極を上層電極用ポリシリコン層７１１の
一層で形成できるため、上層電極と下層電極間の段差を
比較的小さく押さえることができるため、上層電極の残
渣が生じにくいという優位性も有する。
【０２７１】なお、実施の形態７では誘電体膜として窒
化膜７１０を示したが、酸化膜より誘電体率の高い高誘
電体であれば他の材料を用いても良い。
【０２７２】また、ＳｉＯ2／ＳｉＮの２重構造やＳｉ
Ｏ2／ＳｉＮ／ＳｉＯ2の２重構造等の積層構造で誘電体
膜を形成しても良い。積層構造で誘電体膜を形成すると
容量の寿命等の信頼性が向上する効果を奏する。
【０２７３】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置の下層電極は誘電体膜と平面
パターンが同一であるため、下層電極と誘電体膜とを一
枚のマスクを用いてパターニングすることができる。
【０２７４】したがって、共通のマスクを用いて、上層
電極と絶縁ゲート型トランジスタのゲート電極とを同時
にパターニングすれば、従来の絶縁ゲート型トランジス
タの製造方法と比較して、下層電極と誘電体膜とをパタ
ーニングするための一枚のマスクを追加するだけでよ
い。
【０２７５】加えて、ゲート電極形成時にその下方のゲ
ート絶縁膜を形成すれば工程数を増加させることなく、
誘電体膜を形成する工程とゲート絶縁膜を形成する工程
とをそれぞれ独立に行うことができる。
【０２７６】したがって、誘電体膜の膜厚、膜質、材料
を自由に変更できるため、単位面積当たりの容量値を所
望の値に設定することができる。また、上記した容量の
構造ではＭＯＳ容量で生じる電圧依存性が発生すること
もない。
【０２７７】その結果、製造コストを必要最小限に抑え
ながら、単位面積当たりの容量値を大きくし、かつ電圧
依存性を生じない構造の半導体装置を得ることができ
る。
【０２７８】加えて、上層電極は絶縁ゲート型トランジ
スタのゲート電極と同一材料で構成されるため、上層電
極と絶縁ゲート型トランジスタのゲート電極とを一枚の
マスクを用いて同時に形成することができる。
【０２７９】請求項２記載の半導体装置の構造は、下層
電極の側面から誘電体膜の一部にかけて形成される補助
層を、同一材料で構成される上層電極形成時に残存させ
ることができるため、上層電極形成時に上層電極と下層
電極との段差によって生じる残渣の発生を効果的に抑制
することができる。
【０２８０】請求項３記載の半導体装置は、共通のマス
クと用いて上層電極と絶縁ゲート型トランジスタのゲー
ト電極とバイポーラトランジスタのベース電極とを同時
にパターニングすれば、従来の絶縁ゲート型トランジス
タ及びバイポーラトランジスタの組合せ構造の製造方法
に比較して、下層電極と誘電体膜とをパターニングする
ための一枚のマスクを追加するだけで、容量、絶縁ゲー
ト型トランジスタ及びバイポーラトランジスタとが所定
の基板上に作り込まれた構造を実現することができる。
【０２８１】請求項４記載の半導体装置の上層電極は積
層構造を呈するため、製造時に上記積層構造の一部又は
全部を絶縁ゲート型トランジスタのゲート電極用、バイ
ポーラトランジスタのベース電極用に使い分けることが
できる。
【０２８２】請求項５記載の半導体装置の上層電極は単
層構造からなるため、上層電極と下層電極との段差を必
要最小限に抑え、上層電極のパターニング時に残渣が発
生しにくい構造を得ることができる。
【０２８３】請求項６記載の半導体装置の誘電体膜は酸
化膜よりも誘電率が高い誘電体膜を含むため、形成面積
が小さくても比較的大きな容量値を得ることができる。
【０２８４】この発明における請求項７記載の半導体装
置の上層電極は誘電体膜と平面パターンが同一であるた
め、上層電極と誘電体膜とを一枚のマスクを用いてパタ
ーニングすることができる。
【０２８５】したがって、共通のマスクを用いて下層電
極と絶縁ゲート型トランジスタのゲート電極とを同時に
パターニングすれば、従来の絶縁ゲート型トランジスタ
の製造方法と比較して、上層電極と誘電体膜とをパター
ニングするための一枚のマスクを追加するだけでよい。
【０２８６】加えて、ゲート電極形成時にその下方のゲ
ート絶縁膜を形成すれば、工程数を増加させることな
く、誘電体膜を形成する工程とゲート絶縁膜を形成する
工程とをそれぞれ独立に行うことができる。
【０２８７】したがって、誘電体膜の膜厚、膜質、材料
を自由に変更できるため、単位面積当たりの容量値を所
望の値に設定することができる。また、上記した容量の
構造ではＭＯＳ容量で生じる電圧依存性が発生すること
もない。
【０２８８】その結果、製造コストを必要最小限に抑え
ながら、単位面積当たりの容量値を大きくし、かつ電圧
依存性を生じない構造の半導体装置を得ることができ
る。
【０２８９】さらに、誘電体膜は酸化膜よりも誘電率が
高い誘電体膜を含むため、形成面積が小さくても比較的
大きな容量値を得ることができる。
【０２９０】請求項８記載の半導体装置は、共通のマス
クを用いて下層電極と絶縁ゲート型トランジスタのゲー
ト電極とバイポーラトランジスタのベース電極とを同時
にパターニングすれば、従来の絶縁ゲート型トランジス
タ及びバイポーラトランジスタの組合せ構造の製造方法
に比べて、上層電極と誘電体膜とをパターニングするた
めの一枚のマスクを追加するだけで、容量、絶縁ゲート
型トランジスタ及びバイポーラトランジスタとが所定の
基板上に作り込まれた構造を実現することができる。
【０２９１】請求項９記載の半導体装置の上層電極は単
層構造からなるため、上層電極と下層電極との段差を必
要最小限に抑え、上層電極のパターニング時に残渣が発
生しにくい構造を得ることができる。
【０２９２】さらに、下層電極は積層構造を呈するた
め、製造時に上記積層構造の一部または全てを絶縁ゲー
ト型トランジスタのゲート電極用、バイポーラトランジ
スタのベース電極用に使い分けることができる。
【０２９３】請求項１０記載の半導体装置の誘電体膜は
積層構造からなるため、信頼性の高い容量を得ることが
できる。
【０２９４】この発明における請求項１１記載の半導体
装置の製造方法は、ステップ(c)で、下層電極用マスク
を用いて、下層電極用導電層と誘電体膜用絶縁膜とをパ
ターニングして、容量の下層電極及び誘電体膜を形成し
ているため、従来の絶縁ゲート型トランジスタの製造方
法と比較して、ステップ(c)の下層電極用マスクを一枚
追加するだけで、容量と絶縁ゲート型トランジスタとを
形成することができる。
【０２９５】加えて、ステップ(c)とは独立したステッ
プ(e)で、上層電極と絶縁ゲート型トランジスタのゲー
ト電極とを同時に形成しており、このステップ(e)でゲ
ート電極下のゲート絶縁膜も併せて形成することができ
るため、容量の誘電体膜と絶縁ゲート型トランジスタの
ゲート絶縁膜とはステップ(c)とステップ(e)とでそれぞ
れ独立して形成することができる。
【０２９６】したがって、誘電体膜の膜厚、膜質、材料
を自由に変更できるため、単位面積当たりの容量値を所
望の値に設定することができる。また、上記した容量の
構造ではＭＯＳ容量で生じる電圧依存性が発生すること
もない。
【０２９７】その結果、製造コストを必要最小限に抑え
ながら、単位面積当たりの容量値を大きくし、かつ電圧
依存性を生じない構造の半導体装置を製造することがで
きる。
【０２９８】請求項１２記載の半導体装置の製造方法
は、ステップ(e)で、上層電極用マスクを用いて、上層
電極と絶縁ゲート型トランジスタのゲート電極とバイポ
ーラトランジスタのベース電極とを同時にパターニング
しているため、従来の絶縁ゲート型トランジスタ及びバ
イポーラトランジスタの組合せ構造の製造方法と比較し
て、ステップ(c)の下層電極用マスク一枚追加するだけ
で、容量、絶縁ゲート型トランジスタ及びバイポーラト
ランジスタとが所定の基板上に作り込まれた構造の半導
体装置を製造することができる。
【０２９９】請求項１３記載の半導体装置の製造方法
は、上層電極用第１導電層と上層電極用第２導電層とを
ステップ(e-1)，(e-2)で別々に加工するため、上層電極
用第１及び第２の導電層を絶縁ゲート型トランジスタの
ゲート電極用に、上層電極用第２の導電層のみをバイポ
ーラトランジスタのベース電極用に使い分けることがで
きる。
【０３００】請求項１４記載の半導体装置の製造方法
は、上層電極を単層構造で形成するため、上層電極と下
層電極との段差を必要最小限に抑え、ステップ(e)の実
行時における上層電極用導電層の残渣の発生を効果的に
抑制することができる。
【０３０１】加えて、ゲート電極用導電層と上層電極用
導電層とをステップ(f)，(e)で別々に加工するため、ゲ
ート電極用導電層及び上層電極用導電層を絶縁ゲート型
トランジスタのゲート電極用に、上層電極用導電層のみ
をバイポーラトランジスタのベース電極用に使い分ける
ことができる。
【０３０２】請求項１５記載の半導体装置の製造方法
は、ステップ(e-3)で、下層電極の側面から誘電体膜の
一部にかけて補助層を形成するため、ステップ(e)実行
時に上層電極と下層電極との段差によって生じる上層電
極用導電層の残渣の発生を効果的に抑制することができ
る。
【０３０３】請求項１６記載の半導体装置の製造方法に
おいて、誘電体膜用絶縁膜として、酸化膜よりも誘電率
が高い絶縁膜を用いるため、形成面積が小さくても比較
的大きな容量値を得ることができる。
【０３０４】この発明における請求項１７記載の半導体
装置の製造方法は、ステップ(c)において、上層電極用
マスクを用いて、上層電極用導電層と誘電体膜用絶縁膜
とをパターニングして、容量の上層電極及び誘電体膜を
形成しているため、従来の絶縁ゲート型トランジスタの
製造方法に比べて、ステップ(c)の上層電極用マスク一
枚追加するだけで、容量と絶縁ゲート型トランジスタと
を形成することができる。
【０３０５】加えて、ステップ(c)とは独立したステッ
プ(d)で、下層電極と絶縁ゲート型トランジスタのゲー
ト電極とを同時に形成しており、このステップ(d)でゲ
ート電極下のゲート絶縁膜も併せて形成することができ
るため、容量の誘電体膜と絶縁ゲート型トランジスタの
ゲート絶縁膜とはステップ(c)とステップ(e)とでそれぞ
れ独立して形成することができる。
【０３０６】したがって、誘電体膜の膜厚、膜質、材料
を自由に変更できるため、単位面積当たりの容量値を所
望の値に設定することができる。また、上記した容量の
構造ではＭＯＳ容量で生じる電圧依存性が発生すること
もない。
【０３０７】その結果、製造コストを必要最小限に抑え
ながら、単位面積当たりの容量値を大きくし、かつ電圧
依存性を生じない構造の半導体装置を製造することがで
きる。
【０３０８】加えて、誘電体膜用絶縁膜としては酸化膜
よりも誘電率が高い絶縁膜を用いるため、形成面積が小
さくても比較的大きな容量値を得ることができる。
【０３０９】請求項１８記載の半導体装置の製造方法
は、ステップ(d)で、下層電極用マスクを用いて、下層
電極と絶縁ゲート型トランジスタのゲート電極とバイポ
ーラトランジスタのベース電極とを同時にパターニング
して形成しているため、従来の絶縁ゲート型トランジス
タ及びバイポーラトランジスタの組合せ構造の製造方法
と比較して、ステップ(c)の上層電極用マスク一枚を追
加するだけで、容量、絶縁ゲート型トランジスタ及びバ
イポーラトランジスタとが所定の基板上に作り込まれた
構造の半導体装置を製造することができる。
【０３１０】請求項１９記載の半導体装置の製造方法
は、上層電極は単層構造で製造するため、上層電極と下
層電極との段差を必要最小限に抑え、ステップ(c)の実
行時に上層電極用導電層の残渣が発生しにくい構造を得
ることができる。
【０３１１】さらに、下層電極用第１導電層と下層電極
用第２導電層とをステップ(b-1)，(b-2)で別々に加工す
るため、下層電極用第１及び第２の導電層を絶縁ゲート
型トランジスタのゲート電極用に、下層電極用第２の導
電層のみをバイポーラトランジスタのベース電極用に使
い分けることができる。
【０３１２】請求項２０記載の半導体装置の製造方法で
用いられる誘電体膜用絶縁膜は積層構造からなるため、
信頼性の高い容量を製造することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体装置の
構造を示す断面図である。
【図２】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図３】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図４】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図５】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図６】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図７】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図８】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図９】 実施の形態１の半導体装置の製造方法を示す
断面図である。
【図１０】 実施の形態１の半導体装置の製造方法を示
す断面図である。
【図１１】 この発明の実施の形態２である半導体装置
の構造を示す断面図である。
【図１２】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１３】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１４】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１５】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１６】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１７】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１８】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図１９】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図２０】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図２１】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図２２】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図２３】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図２４】 実施の形態２の半導体装置の製造方法を示
す断面図である。
【図２５】 この発明の実施の形態３である半導体装置
の構造を示す断面図である。
【図２６】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図２７】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図２８】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図２９】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３０】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３１】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３２】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３３】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３４】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３５】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３６】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３７】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３８】 実施の形態３の半導体装置の製造方法を示
す断面図である。
【図３９】 この発明の実施の形態４である半導体装置
の構造を示す断面図である。
【図４０】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４１】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４２】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４３】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４４】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４５】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４６】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４７】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４８】 実施の形態４の半導体装置の製造方法を示
す断面図である。
【図４９】 この発明の実施の形態５である半導体装置
の構造を示す断面図である。
【図５０】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５１】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５２】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５３】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５４】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５５】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５６】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５７】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５８】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図５９】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図６０】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図６１】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図６２】 実施の形態５の半導体装置の製造方法を示
す断面図である。
【図６３】 この発明の実施の形態６である半導体装置
の構造を示す断面図である。
【図６４】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図６５】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図６６】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図６７】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図６８】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図６９】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図７０】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図７１】 実施の形態６の半導体装置の製造方法を示
す断面図である。
【図７２】 この発明の実施の形態７である半導体装置
の構造を示す断面図である。
【図７３】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図７４】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図７５】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図７６】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図７７】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図７８】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図７９】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図８０】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図８１】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図８２】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図８３】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【図８４】 実施の形態７の半導体装置の製造方法を示
す断面図である。
【符号の説明】
１０５，２０８，３０８，４０５，５０８，６０５ 下
層電極用ポリシリコン層、１０６，２０９，３１０，４
０６，５１０，６０６，７１０ 窒化膜、１０７，３１
２，４０７，６０７，７１１ 上層電極用ポリシリコン
層、２１１，５１１ 上層電極用第１ポリシリコン層、
２１２，５１２ 上層電極用第２ポリシリコン層、３１
１ ゲート電極用ポリシリコン層、４０７ａ，５１１
ａ，５１２ａ 補助層、７０８ 下層電極用第１ポリシ
リコン層、７１２ 下層電極用第２ポリシリコン電極、
Ａ１ 容量形成領域、Ａ２ ＣＭＯＳ形成領域、Ａ３
バイポーラトランジスタ形成領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 (72)発明者 大津 良孝 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 五十嵐 孝行 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F038 AC02 AC05 AC15 CA05 DF12 EZ11 EZ20 5F048 AC03 AC05 AC10 BA01 BA02 BA12 BB05 BE03 BE04 BF11 BG12 BG14 BH01 CA01 CA07 CA12 CA14 DA23

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 容量と絶縁ゲート型トランジスタとが所
    定の基体に作り込まれた半導体装置であって、 前記容量は下層電極、誘電体膜及び上層電極の積層構造
    で形成され、 前記下層電極は、前記誘電体膜と平面パターンが同一の
    下層電極を含み、 前記上層電極は前記絶縁ゲート型トランジスタのゲート
    電極と同一材料で構成される、半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記上層電極と同一材料で構成され、前記下層電極の側
    面から前記誘電体膜の一部にかけて形成される補助層を
    さらに備える、半導体装置。
  3. 【請求項３】 請求項１あるいは請求項２記載の半導体
    装置であって、 前記所定の基体に作り込まれたバイポーラトランジスタ
    をさらに備える、半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置であって、 前記上層電極は積層構造からなる上層電極を含む、半導
    体装置。
  5. 【請求項５】 請求項３記載の半導体装置であって、 前記上層電極は単層構造からなる上層電極を含む、半導
    体装置。
  6. 【請求項６】 請求項１ないし請求項５のうち、いずれ
    か１項に記載の半導体装置であって、 前記誘電体膜は酸化膜よりも誘電率が高い誘電体膜を含
    む、半導体装置。
  7. 【請求項７】 容量と絶縁ゲート型トランジスタとが所
    定の基体に作り込まれた半導体装置であって、 前記容量は下層電極、誘電体膜及び上層電極の積層構造
    で形成され、 前記上層電極は、前記誘電体膜と平面パターンが同一の
    上層電極を含み、 前記誘電体膜は酸化膜よりも誘電率が高い誘電体膜を含
    む、半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置であって、 前記所定の基体に作り込まれたバイポーラトランジスタ
    をさらに備える、半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置であって、 前記上層電極は単層構造からなる上層電極を含み、 前記下層電極は積層構造からなる下層電極を含む、半導
    体装置。
  10. 【請求項１０】 請求項１ないし請求項９のうち、いず
    れか１項に記載の半導体装置であって、 前記誘電体膜は積層構造からなる誘電体膜を含む、半導
    体装置。
  11. 【請求項１１】 容量と絶縁ゲート型トランジスタとが
    所定の基体に作り込まれた半導体装置を製造する半導体
    装置の製造方法であって、 (a)容量形成用の第１の領域及び絶縁ゲート型トランジ
    スタ形成用の第２の領域を有する所定の基体を準備する
    ステップと、 (b)前記所定の基体上に下層電極用導電層及び誘電体用
    絶縁膜を順次堆積するステップと、 (c)下層電極用マスクを用いて前記下層電極用導電層及
    び前記誘電体用絶縁膜に対してパターニングを行い、前
    記容量の下層電極及び誘電体膜を形成するステップと、 (d)前記ステップ(c)の後に、前記第１及び第２の領域を
    含む前記所定の基板上に上層電極用導電層を形成するス
    テップと、 (e)上層電極用マスクを用いて前記上層電極用導電層に
    対するパターニング処理を行い、前記第１の領域に前記
    容量の上層電極を形成するとともに、前記第２の領域に
    前記絶縁ゲート型トランジスタのゲート電極を形成する
    ステップと、を備える半導体装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法であって、 前記半導体装置は前記所定の基体に作り込まれたバイポ
    ーラトランジスタをさらに含み、前記所定の基体はバイ
    ポーラトランジスタ形成用の第３の領域をさらに有し、 前記ステップ(d)は、 前記第１ないし第３の領域を含む前記所定の基板上に前
    記上層電極用導電層を形成するステップを含み、 前記ステップ(e)は、 前記上層電極用マスクを用いて前記上層電極用導電層に
    対するパターニング処理を行い、前記第３の領域に前記
    上層電極用導電層を前記バイポーラトランジスタのベー
    ス電極としてさらに形成するステップを含む、半導体装
    置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法であって、 前記上層電極用導電層は上層電極用第１導電層及び上層
    電極用第２導電層の積層構造を含み、 前記ステップ(d)は、 (d-1)前記ステップ(c)の後に、前記第１ないし第３の領
    域を含む前記所定の基板上に前記上層電極用第１導電層
    を形成するステップと、 (d-2)前記ステップ(d-1)の後に、前記第１ないし第３の
    領域を含む前記所定の基板上に前記上層電極用第２導電
    層を形成するステップとを含み、 前記ステップ(e)は、 (e-1)前記ステップ(d-1)の後で、かつステップ(d-2)の
    前に、前記第３の領域の前記上層電極用第１導電層を除
    去するステップと、 (e-2)前記ステップ(d-2)の後に、前記上層電極用マスク
    を用いて前記上層電極用第１及び第２導電層に対する前
    記パターニング処理を行うステップを含み、 前記ステップ(e)の実行後、前記容量の上層電極及び前
    記絶縁ゲート型トランジスタのゲート電極は前記上層電
    極用第１及び第２導電層を含み、前記バイポーラトラン
    ジスタのベース電極は前記上層電極用第２導電層を含
    む、半導体装置の製造方法。
  14. 【請求項１４】 請求項１２記載の半導体装置の製造方
    法であって、 前記上層電極用導電層は単層の導電層含み、 (f)前記ステップ(c)の後、前記ステップ(d)の前に実行
    され、前記第２の領域のみにゲート電極用導電層を選択
    的に形成するステップをさらに備え、 前記ステップ(e)は、 前記上層電極用マスクを用いて、前記ゲート電極用導電
    層及び前記上層電極用導電層に対するパターニングを行
    うステップを含み、 前記ステップ(e)の実行後、前記容量の上層電極及び前
    記バイポーラトランジスタは前記上層電極用導電層のみ
    を含み、前記絶縁ゲート型トランジスタは前記上層電極
    用第２導電層及び前記ゲート電極用導電層を含む、半導
    体装置の製造方法。
  15. 【請求項１５】 請求項１１ないし請求項１３のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記ステップ(e)の前記パターニング処理は、 (e-3)前記上層電極用マスクを用いて、前記第１の領域
    に前記容量の下層電極の側面から前記誘電体膜上の一部
    にかけて前記上層電極用導電層を補助層として形成する
    ステップを含む、半導体装置の製造方法。
  16. 【請求項１６】 請求項１１ないし請求項１５のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記誘電体膜用絶縁膜は酸化膜よりも誘電率が高い絶縁
    膜を含む、半導体装置の製造方法。
  17. 【請求項１７】 容量と絶縁ゲート型トランジスタとが
    所定の基体に作り込まれた半導体装置を製造する半導体
    装置の製造方法であって、 (a)容量形成用の第１の領域及び絶縁ゲート型トランジ
    スタ形成用の第２の領域を有する所定の基体と準備する
    ステップと、 (b)前記所定の基体上に下層電極用導電層、誘電体用絶
    縁膜及び上層電極用導電層を順次堆積するステップとを
    備え、前記誘電体膜用絶縁膜は酸化膜よりも誘電率が高
    い絶縁膜を含み、 (c)上層電極用マスクを用いて前記上層電極用導電層及
    び前記誘電体用絶縁膜に対してパターニングを行い、前
    記容量の上層電極及び誘電体膜を形成するステップと、 (d)下層電極用マスクを用いて前記下層電極用導電層に
    対するパターニング処理を行い、前記第１の領域に前記
    容量の下層電極を形成するとともに、前記第２の領域に
    前記絶縁ゲート型トランジスタのゲート電極を形成する
    ステップとをさらに備える、半導体装置の製造方法。
  18. 【請求項１８】 請求項１７記載の半導体装置の製造方
    法であって、 前記半導体装置は前記所定の基体に作り込まれたバイポ
    ーラトランジスタをさらに含み、前記所定の基体はバイ
    ポーラトランジスタ形成用の第３の領域をさらに有し、 前記ステップ(d)は、 前記下層電極用マスクを用いて前記下層電極用導電層に
    対するパターニング処理を行い、前記第３の領域に前記
    下層電極用導電層を前記バイポーラトランジスタのベー
    ス電極としてさらに形成するステップを含む、半導体装
    置の製造方法。
  19. 【請求項１９】 請求項１８記載の半導体装置の製造方
    法であって、 前記下層電極用導電層は下層電極用第１導電層及び下層
    電極用第２導電層の積層構造を含み、 前記上層電極用導電層は単層構造の導電層を含み、 前記ステップ(b)は、 (b-1)前記所定の基体上の前記第１及び第２の領域に選
    択的に前記下層電極用第１導電層を形成するステップ
    と、 (b-2)前記(b-1)の後に、前記下層電極用第２導電層、前
    記誘電体用絶縁膜及び前記上層電極用導電層を順次堆積
    するステップと、を含み、 前記ステップ(d)実行後、前記容量の下層電極及び前記
    絶縁ゲート型トランジスタのゲート電極は共に前記下層
    電極用第１及び第２の導電層を含み、前記バイポーラト
    ランジスタのベース電極は前記下層電極用第２導電層の
    みを含む、半導体装置の製造方法。
  20. 【請求項２０】 請求項１１ないし請求項１９のうち、
    いずれか１項に記載の半導体装置の製造方法であって、 前記誘電体膜用絶縁層は積層構造からなる絶縁膜を含
    む、半導体装置の製造方法。
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