KR910014997A - 자동-정렬 접촉부 및 상호 접속부 구조물 및 그 제조방법 - Google Patents

자동-정렬 접촉부 및 상호 접속부 구조물 및 그 제조방법 Download PDF

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첸 시앙-웬
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쵸우 죠셉
백재만
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Abstract

내용 없음

Description

자동-정렬 접촉부 및 상호 접속부 구조물 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 자동-정렬 접촉부를 가지고 형성된 트랜지스터 구조의 평면도, 제3a 내지 3k도는 본 발명의 일실시예의 여러 제조 단계를 간략히 도시한 단면도.

Claims (29)

  1. 소스영역, 드레인영역 및 그들간의 채널영역을 갖는 활성영역과, 상기 채널 영역상에 형성되며 측면이 절연물질로 덮여져 게이트 절연체에 의해 분리된 게이트를 각각 포함하는 복수의 전계효과 트랜지스터를 갖는 집적회로 반도체 구조물을 제조하기 위해, 상기 구조물의 상부 표면위에 절연층을 형성하는 단계를 포함하는 집적회로 반도체 구조물 제조방법에 있어서, 비재활성으로 되며, 상기 게이트위의 포토레지스트의 선택된 부분이 제거됨으로써 상기 게이트 위의 상기 절연층 상부면의 적어도 선택된 부분이 노출되도록 상기 절연층 위에 포토레지스트의 제1층을 형성하는 단계와; 상기 포토레지스트의 제1층과 상기 노출된 절연층 위에 포토레지스트의 제2층을 형성하는 단계와; 상기 절연층 상부면의 상기 선택된 부분이 상기 게이트 위로 적어도 부분적으로 노출되는 개구부를 형성하도록 게이트 접촉부가 상기 활성 영역위에 형성되는 상기 포토레지스트의 제2층의 선택된 부분을 제거하는 단계와; 상기 절연층에 게이트 접촉 개구부를 형성함으로써 상기 게이트가 부분적으로 노출되는 상기 포토레지스트의 제2층의 상기 개구부로 노출된 상기 절연층의 부분을 제거하는 단계를 구비하는 것을 특징으로 하는 집적회로 반도체 구조물 제조방법.
  2. 제1항에 있어서, 상기 게이트 위에 상기 절연층을 형성하기 전에 보호층을 형성하는 단계와; 상기 포토레지스트의 제2층의 개구부에 의해 노출된 상기 절연층의 부분을 제거함으로써 상기 게이트가 부분적으로 노출된 후에 노출된 상기 보호층의 선택된 부분을 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 보호층은 실리콘 질화물을 구비하는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 포토레지스트의 제1층과 제2층을 제거함으로써 상기 게이트의 나머지 부분이 상기 절연층으로써 덮여지고 상기 게이트의 전기 접촉부에 대해 개구부를 형성하는 단계와; 상기 나머지 절연물질은 상기 게이트로부터 상기 소스영역 또는 상기 드레인 영역으로 형성되는 접촉부를 전기적으로 분리하며, 상기 절연층의 부분과 선정된 하나의 상기 소스영역 또는 상기 드레인 영역 위의 소정 절연체를 제거함으로써 상기 소스 영역 또는 상기 드레인 영역을 부분적으로 노출하는 단계와; 상기 노출된 소스영역 또는 드레인영역과 상기 게이트 상에 전도성 보호물질의 층을 형성하는 단계와; 선정된 하나의 상기 소스영역, 드레인 영역과 상기 게이트를 전기적으로 접속하기 위해 전도성 상호접속부를 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 절연층은 350-400℃ 에서 화학적 기화물질 용착으로 형성된 실리콘 디옥사이드인 것을 특징으로 하는 방법.
  6. 제4항에 있어서, 상기 게이트는 도핑된 다결정 실리콘인 것을 특징으로 하는 방법.
  7. 제4항에 있어서, 상기 전도성 보호물질의 층은 박막의 티타늄 질화물로 덮여진 타타늄 실리사이드로 된 것을 특징으로 하는 방법.
  8. 제4항에 있어서, 상기 전도성 상호 접속부는 박막의 티타늄 질화물에 의해 적어도 부분적으로 덮여진 티타늄 실리사이드로 된 것을 특징으로 하는 방법.
  9. 제4항에 있어서, 상기 게이트 위의 상기 절연층은 선정된 하나의 상기 소스영역 또는 상기 드레인 영역이 부분적으로 노출됨으로써 상기 게이트 위의 보호층이 적어도 부분적으로 노출될때 부분적으로 제거되며, 상기 절연물질 및 상기 보호층은 상기 게이트로부터 상기 소스영역 또는 상기 드레인영역으로 형성되는 접촉부를 전기적으로 분리하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 보호물질층은 실리콘 질화물로 된 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 포토레지스트의 제2층으로 형성된 상기 개구부는 상기 게이트 보다 더 넓게 된 것을 특징으로 하는 방법.
  12. 폴리실리콘 게이트, 소스영역 및 드레인 영역을 각각 갖는 복수의 전계효과 트랜지스터를 포함하며, 절연물질층으로 덮여진 실리콘 반도체 구조물을 형성하는 방법에 있어서, 상기 폴리실리콘 게이트의 소정영역과, 상기 소스영역 또는 드레인 영역의 소정영역을 노출시키기 위해 상기 절연물질의 부분을 제거하는 단계와; 상기 폴리실리콘 게이트의 상기 노출된 소정영역위에, 상기 소스영역 또는 상기 드레인 영역의 상기 노출된 소정영역위에, 그리고 상기 절연물질층위에 제1티타늄층을 용착하는 단계와; 상기 폴리실리콘 게이트의 상기 소정영역과 상기 소스영역 또는 상기 드레인영역의 상기 소정영역 위에 놓이는 상기 제1 티타늄층 부분이 재활성되어 상기 폴리실리콘의 상기 소정영역과 상기 소스영역 또는 상기 드레인영역의 상기 소정영역위에 놓이는 제1티타늄 실리사이드 부분을 형성하도록 상기 구조물을 어닐링 처리하는 단계와; 비재활성 티타늄을 제거하는 단계와; 상기 제1티타늄 실리사이드 부분을 덮는 바막의 티타늄 질화물을 생성할 수 있는 분위기에서 상기 구조물을 어닐링 처리하는 단계와; 티타늄 질화물로 덮여진 상기 제1티타늄 실리사이드 부분위와 상기 절연물질층 위에 폴리실리콘층을 융착하는 단계와; 티타늄 질화물로 덮여진 상기 제1 티타늄 실리사이드 부분을 적어도 부분적으로 덮으며 선택된 하나의 상기 폴리실리콘 게이트와 상기 소스영역 도는 상기 드레인 영역을 접속시키기 위해 상기 폴리실리콘층을 형성하여 패턴화하는 단계와; 상기 형성되어 패턴화 된 폴리실리콘층을 포함하는 상기 구조물 위에 제2 티타늄층을 용착하는 단계와; 상기 형성되어 패턴화 된 폴리실리콘층 위에 놓이는 상기 제2 티타늄층의 부분이 재활성되어 제2티타늄 실리사이드 부분을 형성하도록 상기 구조물을 어닐링 처리하는 단계와; 비재활성 티타늄을 제거하는 단계를 구비하는 것을 특징으로 하는 실리콘 반도체 구조물 형성방법.
  13. 제12항에 있어서, 상기 제2 티타늄 실리사이드 부분을 적어도 부분적으로 덮고 있는 제2 박막 티타늄 질화물을 생성할 수 있는 분위기에서 상기 구조물을 어닐링 처리하는 단계를 추가로 구비하는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 형성된 폴리실리콘층은 티타늄 실리사이드로 완전히 덮여진 것을 특징으로 하는 방법.
  15. 제12항에 있어서, 상기 형성된 폴리실리콘층은 티타늄 실리사이드로 부분적으로 덮여진 것을 특징으로 하는 방법.
  16. 집적회로를 형성하는 복수의 전계효과 트랜지스터의 게이트와 소스 또는 드레인 영역을 전기적으로 접속시키기 위한 구조물에 있어서, 전기 접촉부가 상기 게이트와 상기 소스 또는 드레인 영역 각각에 형성된 전도성 보호물질과; 상기 전도성 보호물질을 적어도 부분적으로 덮어서 접촉부를 형성함으로써 선정된 하나의 상기 게이트와 상기 소스 또는 드레인 영역을 전기적으로 접속시키는 전도성 실리사이드 상호접속부를 구비하는 것을 특징으로 하는 구조물.
  17. 제16항에 있어서, 상기 전도성 보호물질은 티타늄 질화물로 덮여진 티타늄 실리사이드인 것을 특징으로 하는 구조물.
  18. 제16항에 있어서, 상기 전도성 실리사이드 상호 접속부는 티타늄 질화물에 의해 적어도 부분적으로 덮여진 티타늄 실리사이드인 것을 특징으로 하는 구조물.
  19. 반도체 기판상에 모두 형성되어 있는 소스영역과, 드레인영역 및 상기 드레인영역으로부터 상기 소스영역을 분리시키는 채널영역과, 다결정 실리콘으로 형성되어 있으며 절연에 의해서 상기 채널영역과 분리되어 상부에 놓이는 게이트와, 상기 소스영역 또는 상기 드레인 영역과의 전기접촉부를 각각 구비하는 복수의 전계효과 트랜지스터를 가진 구조물에 있어서, 상기 트랜지스터가, 상기 게이트는 그 상부에 형성된 실리콘 산화절연체의 제1층과 제2절연층을 가지며; 상기 게이트의 각면에 인접되게 부착되어 각면을 커버함으로써 상기 전기접촉부로부터 상기 소스영역 또는 상기 드레인영역까지 상기 게이트를 전기적으로 보호 및 절연하는 절연물질과; 상기 게이트와 전기접촉을 이루도록 상기 게이트 상부의 실리콘 이산화물의 제1층과 제2절연층에 형성된 제1개구부와; 상기 제1개구부에 형성된 상기 게이트와의 전기접촉부를 구비하며, 상기 전계효과 트랜지스터의 상기 소스영역 또는 상기 드레인영역과의 상기 전기접촉부는 상기 실리콘게이트와 이격되어 형성되어 있으므로 상기 제1개구부를 통해 상기 게이트와 전기접촉을 이룰때 상기 게이트에 바로 인접한 상기 소스영역 또는 상기 드레인영역과 전기접촉을 이루며; 상기 게이트와의 전기접촉부는 상기 소스영역 또는 상기 드레인 영역과 전기접촉을 이루지 않고 상기 소스영역 또는 상기 드레인 영역과 오버랩될 수 있으며, 상기 소스영역 또는 상기 드레인영역과의 상기 전기 접촉부는 상기 게이트와 오버랩될 수 있지만 상기 게이트의 각면에 부착되어 각면을 커버하도록 인접되게 형성된 절연물질과 상기 제2 절연층에 의해 상기 게이트와의 전기접촉이 방지되는 것을 특징으로 하는 구조물.
  20. 제19항에 있어서, 상기 게이트의 각 측면에 부착되어 덮도록 인접하여 형성된 상기 절연물질은 상기 게이트와 상기 채널 영역간의 절연체에 비해 두껍게 된 실리콘 디옥사이드인 것을 특징으로 하는 구조물.
  21. 제20항에 있어서, 상기 제2절연층은 실리콘 질화물로 된 것을 특징으로 하는 구조물.
  22. 제19항에 있어서, 상기 각 트랜지스터는 상기 소스영역 또는 상기 드레인영역을 덮는 제3 실리콘 산화물층과; 상기 소스영역 또는 상기 드레인영역 위에 상기 제3 실리콘 산화물층에 형성되어 상기 소스영역 또는 드레인영역으로 전기 접촉하는 제2개구부를 구비하는 것을 특징으로 하는 구조물.
  23. 제22항에 있어서, 상기 제1개구부에 의해 노출된 상기 게이트부분과 상기 제2개구부에 의해 노출된 상기 소스영역 또는 상기 드레인영역의 부분은 사익 게이트의 전기 접촉부가 상기 제1개구부를 지나서 형성되기 전과 상기 소스영역 또는 상기 드레인영역의 전기 접촉부가 상기 제2개구부를 지나서 형성되기 전에 보호 전도 물질에 의해 덮여지는 것을 특징으로 하는 구조물.
  24. 제23항에 있어서, 상기 보호전도물질은 박막의 티타늄 질화물로 덮여진 티타늄 실리사이드인 것을 특징으로 하는 구조물.
  25. 제24항에 있어서, 상기 복수의 전계효과 트랜지스터 중에서 소정의 트랜지스터는 소정회로를 형성하도록 전도성 상호접속부에 의해 전기적으로 상호 접속부에 의해 전기적으로 상호 접속되는 것을 특징으로 하는 구조물.
  26. 제25항에 있어서, 상기 전도성 상호접속부는 적어도 일부분이 티타늄 실리사이드로 형성된 것을 특징으로 하는 구조물.
  27. 제26항에 있어서, 상기 전도성 상호접속부는 적어도 일부분이 티타늄 질화물에 의해 덮여진 것을 특징으로 하는 구조물.
  28. 제26항에 있어서, 상기 전도성 상호접속부는 티타늄 실리사이드로 형성된것을 특징으로 하는 구조물.
  29. 소스영역, 드레인영역 및 그들간의 채널영역을 포함하는 활성영역과; 상기 채널영역으로부터 절연에 의해 분리되어 상부에 놓이는 게이트와; 상기 게이트의 전기적 접촉부를 각각 갖는 복수의 전계효과 트랜지스터를 구비하는 구조물에 있어서, 상기 게이트의 전기적 접촉부는 상기 활성영역의 상부상에 형성되는 것을 특징으로 하는 구조물.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009283B1 (ko) * 1992-08-24 1995-08-18 삼성전자주식회사 반도체장치의 제조방법
US5348897A (en) * 1992-12-01 1994-09-20 Paradigm Technology, Inc. Transistor fabrication methods using overlapping masks
US5340774A (en) * 1993-02-04 1994-08-23 Paradigm Technology, Inc. Semiconductor fabrication technique using local planarization with self-aligned transistors
US5365104A (en) * 1993-03-25 1994-11-15 Paradigm Technology, Inc. Oxynitride fuse protective/passivation film for integrated circuit having resistors
US6057604A (en) * 1993-12-17 2000-05-02 Stmicroelectronics, Inc. Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure
US5633653A (en) * 1994-08-31 1997-05-27 David Sarnoff Research Center, Inc. Simultaneous sampling of demultiplexed data and driving of an LCD pixel array with ping-pong effect
US6071825A (en) * 1995-07-19 2000-06-06 Interuniversitaire Microelektronica Centrum (Imec Vzw) Fully overlapped nitride-etch defined device and processing sequence
WO1997014185A1 (en) * 1995-10-11 1997-04-17 Paradigm Technology, Inc. Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts
JP3443219B2 (ja) 1995-11-14 2003-09-02 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
US6091129A (en) * 1996-06-19 2000-07-18 Cypress Semiconductor Corporation Self-aligned trench isolated structure
US5830797A (en) * 1996-06-20 1998-11-03 Cypress Semiconductor Corporation Interconnect methods and apparatus
US6004874A (en) * 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
US5911887A (en) * 1996-07-19 1999-06-15 Cypress Semiconductor Corporation Method of etching a bond pad
US5668065A (en) * 1996-08-01 1997-09-16 Winbond Electronics Corp. Process for simultaneous formation of silicide-based self-aligned contacts and local interconnects
KR100386658B1 (ko) * 1996-11-12 2003-10-04 주식회사 하이닉스반도체 반도체 소자 및 제조방법
US5861676A (en) * 1996-11-27 1999-01-19 Cypress Semiconductor Corp. Method of forming robust interconnect and contact structures in a semiconductor and/or integrated circuit
US5940736A (en) * 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US5998274A (en) * 1997-04-10 1999-12-07 Micron Technology, Inc. Method of forming a multiple implant lightly doped drain (MILDD) field effect transistor
US5985768A (en) * 1997-04-30 1999-11-16 International Business Machines Corporation Method of forming a semiconductor
US5981148A (en) * 1997-07-17 1999-11-09 International Business Machines Corporation Method for forming sidewall spacers using frequency doubling hybrid resist and device formed thereby
US5972570A (en) * 1997-07-17 1999-10-26 International Business Machines Corporation Method of photolithographically defining three regions with one mask step and self aligned isolation structure formed thereby
TW359005B (en) * 1997-09-01 1999-05-21 United Microelectronics Corp Method for manufacturing mixed circuit bi-gap wall structure
KR100249159B1 (ko) * 1997-09-26 2000-03-15 김영환 반도체 소자의 제조방법
US5989965A (en) * 1998-02-13 1999-11-23 Sharp Laboratories Of America, Inc. Nitride overhang structures for the silicidation of transistor electrodes with shallow junction
TW388104B (en) * 1998-03-04 2000-04-21 United Microelectronics Corp Structure and fabricating method of self-aligned contact
US6586162B2 (en) * 1998-03-05 2003-07-01 Taiwan Semiconductor Manufacturing Company Simple photo development step to form TiSix gate in DRAM process
US5998269A (en) * 1998-03-05 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Technology for high performance buried contact and tungsten polycide gate integration
US6140216A (en) * 1998-04-14 2000-10-31 Advanced Micro Devices, Inc. Post etch silicide formation using dielectric etchback after global planarization
US6060389A (en) * 1998-05-11 2000-05-09 Advanced Micro Devices, Inc. Semiconductor fabrication employing a conformal layer of CVD deposited TiN at the periphery of an interconnect
US6208004B1 (en) 1998-08-19 2001-03-27 Philips Semiconductor, Inc. Semiconductor device with high-temperature-stable gate electrode for sub-micron applications and fabrication thereof
US6090673A (en) * 1998-10-20 2000-07-18 International Business Machines Corporation Device contact structure and method for fabricating same
TW411515B (en) * 1999-03-15 2000-11-11 United Microelectronics Corp Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing
US6429124B1 (en) * 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
US6483144B2 (en) 1999-11-30 2002-11-19 Agere Systems Guardian Corp. Semiconductor device having self-aligned contact and landing pad structure and method of forming same
US6380063B1 (en) 2000-03-01 2002-04-30 International Business Machines Corporation Raised wall isolation device with spacer isolated contacts and the method of so forming
KR100487950B1 (ko) 2003-02-03 2005-05-06 삼성전자주식회사 활성영역과 중첩되는 게이트 전극 상에 배치된 콘택홀을갖는 반도체 소자
KR100493047B1 (ko) * 2003-02-13 2005-06-07 삼성전자주식회사 선택적 에피택셜 성장을 이용한 반도체 소자의 국부 배선형성 방법
US20060079046A1 (en) * 2004-10-12 2006-04-13 International Business Machines Corporation Method and structure for improving cmos device reliability using combinations of insulating materials
US7288451B2 (en) * 2005-03-01 2007-10-30 International Business Machines Corporation Method and structure for forming self-aligned, dual stress liner for CMOS devices
US7101744B1 (en) 2005-03-01 2006-09-05 International Business Machines Corporation Method for forming self-aligned, dual silicon nitride liner for CMOS devices
US20060228862A1 (en) * 2005-04-06 2006-10-12 International Business Machines Corporation Fet design with long gate and dense pitch
US7244644B2 (en) * 2005-07-21 2007-07-17 International Business Machines Corporation Undercut and residual spacer prevention for dual stressed layers
US7541234B2 (en) * 2005-11-03 2009-06-02 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit transistors by simultaneously removing a photoresist layer and a carbon-containing layer on different active areas
US9349738B1 (en) * 2008-02-04 2016-05-24 Broadcom Corporation Content addressable memory (CAM) device having substrate array line structure
US20090309163A1 (en) * 2008-06-11 2009-12-17 International Business Machines Corporation Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer
US8513099B2 (en) 2010-06-17 2013-08-20 International Business Machines Corporation Epitaxial source/drain contacts self-aligned to gates for deposited FET channels
US11164782B2 (en) 2020-01-07 2021-11-02 International Business Machines Corporation Self-aligned gate contact compatible cross couple contact formation
US11342326B2 (en) * 2020-04-28 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned etch in semiconductor devices

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103415A (en) * 1976-12-09 1978-08-01 Fairchild Camera And Instrument Corporation Insulated-gate field-effect transistor with self-aligned contact hole to source or drain
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
US4466172A (en) * 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
US4300212A (en) * 1979-01-24 1981-11-10 Xicor, Inc. Nonvolatile static random access memory devices
US4325169A (en) * 1979-10-11 1982-04-20 Texas Instruments Incorporated Method of making CMOS device allowing three-level interconnects
US4625391A (en) * 1981-06-23 1986-12-02 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
US4409319A (en) * 1981-07-15 1983-10-11 International Business Machines Corporation Electron beam exposed positive resist mask process
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts
US4470852A (en) * 1982-09-03 1984-09-11 Ncr Corporation Method of making CMOS device and contacts therein by enhanced oxidation of selectively implanted regions
GB2131604B (en) * 1982-12-03 1986-01-29 Itt Ind Ltd Semiconductor memories
FR2537779B1 (fr) * 1982-12-10 1986-03-14 Commissariat Energie Atomique Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre
JPS59175162A (ja) * 1983-03-24 1984-10-03 Olympus Optical Co Ltd Ｍｏｓ型半導体装置およびその製造方法
US4654113A (en) * 1984-02-10 1987-03-31 Fujitsu Limited Process for fabricating a semiconductor device
US4873204A (en) * 1984-06-15 1989-10-10 Hewlett-Packard Company Method for making silicide interconnection structures for integrated circuit devices
JPS6116571A (ja) * 1984-07-03 1986-01-24 Ricoh Co Ltd 半導体装置の製造方法
GB2164491B (en) * 1984-09-14 1988-04-07 Stc Plc Semiconductor devices
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
JPS61248472A (ja) * 1985-04-25 1986-11-05 Nec Corp Ｍｏｓ半導体装置
US4631806A (en) * 1985-05-22 1986-12-30 Gte Laboratories Incorporated Method of producing integrated circuit structures
US4605470A (en) * 1985-06-10 1986-08-12 Advanced Micro Devices, Inc. Method for interconnecting conducting layers of an integrated circuit device
EP0216945B1 (de) * 1985-09-21 1989-07-05 Deutsche ITT Industries GmbH Verfahren zum Anbringen eines Kontaktes an einem Kontaktbereich eines Substrats aus Halbleitermaterial
US4774203A (en) * 1985-10-25 1988-09-27 Hitachi, Ltd. Method for making static random-access memory device
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation
US4746219A (en) * 1986-03-07 1988-05-24 Texas Instruments Incorporated Local interconnect
JPS62219558A (ja) * 1986-03-20 1987-09-26 Hitachi Ltd 半導体集積回路装置
US4657629A (en) * 1986-03-27 1987-04-14 Harris Corporation Bilevel resist process
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
JPS62290705A (ja) * 1986-06-10 1987-12-17 Mitsubishi Chem Ind Ltd 光重合性組成物
JPS62293644A (ja) * 1986-06-12 1987-12-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0628266B2 (ja) * 1986-07-09 1994-04-13 株式会社日立製作所 半導体装置の製造方法
FR2603128B1 (fr) * 1986-08-21 1988-11-10 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
US4855798A (en) * 1986-12-19 1989-08-08 Texas Instruments Incorporated Semiconductor and process of fabrication thereof
IL81849A0 (en) * 1987-03-10 1987-10-20 Zvi Orbach Integrated circuits and a method for manufacture thereof
JPS6457671A (en) * 1987-05-01 1989-03-03 Nippon Telegraph & Telephone Semiconductor device and manufacture thereof
US4774204A (en) * 1987-06-02 1988-09-27 Texas Instruments Incorporated Method for forming self-aligned emitters and bases and source/drains in an integrated circuit
US4783238A (en) * 1987-07-31 1988-11-08 Hughes Aircraft Company Planarized insulation isolation
JPS6447053A (en) * 1987-08-18 1989-02-21 Oki Electric Ind Co Ltd Formation of multilayer interconnection
US4937657A (en) * 1987-08-27 1990-06-26 Signetics Corporation Self-aligned metallization for semiconductor device and process using selectively deposited tungsten
US4822749A (en) * 1987-08-27 1989-04-18 North American Philips Corporation, Signetics Division Self-aligned metallization for semiconductor device and process using selectively deposited tungsten
KR900008868B1 (ko) * 1987-09-30 1990-12-11 삼성전자 주식회사 저항성 접촉을 갖는 반도체 장치의 제조방법
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
JP2503565B2 (ja) * 1988-01-21 1996-06-05 三菱電機株式会社 半導体装置の製造方法
EP0326293A1 (en) * 1988-01-27 1989-08-02 Advanced Micro Devices, Inc. Method for forming interconnects
US4985744A (en) * 1988-01-29 1991-01-15 Texas Instruments Incorporated Method for forming a recessed contact bipolar transistor and field effect transistor
US4851361A (en) * 1988-02-04 1989-07-25 Atmel Corporation Fabrication process for EEPROMS with high voltage transistors
US4868138A (en) * 1988-03-23 1989-09-19 Sgs-Thomson Microelectronics, Inc. Method for forming a self-aligned source/drain contact for an MOS transistor
GB2216336A (en) * 1988-03-30 1989-10-04 Philips Nv Forming insulating layers on substrates
WO1989011732A1 (en) * 1988-05-24 1989-11-30 Micron Technology, Inc. Tisi2 local interconnects
US4877755A (en) * 1988-05-31 1989-10-31 Texas Instruments Incorporated Method of forming silicides having different thicknesses
US4944682A (en) * 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts
JPH02103939A (ja) * 1988-10-12 1990-04-17 Mitsubishi Electric Corp 半導体装置の製造方法
US4886765A (en) * 1988-10-26 1989-12-12 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making silicides by heating in oxygen to remove contamination
JP2551127B2 (ja) * 1989-01-07 1996-11-06 三菱電機株式会社 Ｍｉｓ型半導体装置およびその製造方法
US4966864A (en) * 1989-03-27 1990-10-30 Motorola, Inc. Contact structure and method
US4920073A (en) * 1989-05-11 1990-04-24 Texas Instruments, Incorporated Selective silicidation process using a titanium nitride protective layer
US5010039A (en) * 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
US4978637A (en) * 1989-05-31 1990-12-18 Sgs-Thomson Microelectronics, Inc. Local interconnect process for integrated circuits
US4939105A (en) * 1989-08-03 1990-07-03 Micron Technology, Inc. Planarizing contact etch
US5070037A (en) * 1989-08-31 1991-12-03 Delco Electronics Corporation Integrated circuit interconnect having dual dielectric intermediate layer
US4980020A (en) * 1989-12-22 1990-12-25 Texas Instruments Incorporated Local interconnect etch technique
US4996167A (en) * 1990-06-29 1991-02-26 At&T Bell Laboratories Method of making electrical contacts to gate structures in integrated circuits
US5158901A (en) * 1991-09-30 1992-10-27 Motorola, Inc. Field effect transistor having control and current electrodes positioned at a planar elevated surface and method of formation

Also Published As

Publication number Publication date
EP0437306A3 (en) 1993-03-31
US5620919A (en) 1997-04-15
CA2034075C (en) 1996-01-02
US5166771A (en) 1992-11-24
JPH04211134A (ja) 1992-08-03
EP0437306A2 (en) 1991-07-17
CA2034075A1 (en) 1991-07-13

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