JP2002543610A - SiCの除去法 - Google Patents
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/931—Silicon carbide semiconductor
Abstract
Description
除去法に関する。
した要素として公知である。半導体処理にて、その後の1組の基本ステップとし
て定義される、多くのモジュールは、行われる動作で実質的に影響されずに留ま
る薄い層、いわゆる半不活性層の存在を必要とする。好ましくは、このような半
不活性層は乾燥エッチングの間に硬質のマスク層として、または、湿潤/乾燥エ
ッチングの間にエッチング停止層として、または化学的 −機械的研磨プロセス(CMP)に対して、または多くの他の応用に対して停止層
として用いることができる。例えば、これらの半不活性層は、拡散バリア層とし
ても使用できる。その高い化学的な安定性のために、酸化シリコンおよびチッカ
シリコンのような他の材料、特に、選択的に動作が実行されるこれらの適用に対
して利点を持つ半不活性層としてのSiC層の使用は、連続した実行のために高
い重要性を持つ。加えて、SiC層は、バリア特性の面で優れている。
トル以下の抵抗率を有する、電体層および高導電金属材料との間の拡散バリア層
としてのシリコンカーバイド層を採用した相互接続構造に関する。US-A-5,818,0
71のドキュメントは、予め金属化した誘電体構造、特に珪素層および誘電体の間
において、エッチング停止層および拡散層としてシリコンカーバイド層の使用は
述べていない。US-A-5,818,071のドキュメントは、下層のシリコンカーバイド層
をいかにして選択的にパターン化したり除去するかは述べていない。
構造に使用することはたいそう魅力的であるが、その化学的に高い安定性が最大
の欠点となり得る。SiC基板は、除去すること、特に選択的に除去することが
(全く不可能ででないとしても)極めて困難であるという事実で問題がある。この
ような除去が要求される処理フローのいくつかの例は、 浅い溝の絶縁アプローチを用いる電界領域の決定のためのCMP動作における
停止用層およびコンタクトおよび道の決定のためのエッチング停止層としての使
用がある。プロセスのフローは、低いコンタクト/道の抵抗を得るために、コン
タクト/道の底にてエッチングを停止層の選択的な除去を要求する。別の例もま
た、CMPアプリケーションにおける停止層としてのSiCの使用に関する。C
MP後のクリーニングは、一般に粒子/残滓のエッチングに頼る。これは、極め
て制御された方法で、粒子および/又は残滓の除去が必要となる表面が等方性で
エッチングされることを要求する。しかしながら、SiCの高い化学的安定性の
ために、SiC層トップの粒子および/または残滓はエッチングされず、それゆ
え、クリーニングはむしろ困難になる。
る。最初にトップ層に欠陥が導入され、その後、典型的に1100℃にて熱酸化
処理により、典型的な そのトップ層は酸化シリコン層に変換される。アクティブなデバイスは既に限定
されており、それゆえ、限られた熱処理、つまり600℃またはそれ以下のみが
適用されるので、この処理は相互接続構造および予め金属化した誘電体(PMD)
構造での使用に適さない。更には、相互接続構造におけるほとんどの金属特性は
典型的におよそ400℃を超える温度に対応しないが、テPMD構造におけるシ
リカ層もまた650℃を超える温度に対応しない。
iC層の大部分を変換することにより、露出したSiC層を除去することを目的
とする。特に、この変換は、酸素含有プラズマ内で、低い温度、好ましくは60
0℃またはそれ以下で実行される。この後、前記SiC層の変換された部分は除
去される。
法を用いることにより、エッチング停止層としてのSiCおよび/または拡散バ
リア層を用いるPMD構造を含む相互接続構造を組立てるための方法を提供する
。
電体層の間のエッチング停止層として用いることのできるPMD構造を提供する
。
使用を可能にする、露出したSiC層の選択的な除去についてである。少なくと
も本明細書の目的のために、カーバイド・シリコン層は、例えば少なくともシリ
コンおよびカーボンから構成される絶縁層であるが、それに限定されず、SiC
、または少なくともSi、CおよびO、例えばシリコン酸化カーバイド、または
少なくともSi、CおよびN、例えばチッカシリコン酸化カーバイド(SiNO
C)、または少なくともSi、CおよびH、例えばアモルファス水素化シリコン
カーバイド(SiC:H)、または少なくともSi、C、NおよびH、例えば水素
化SiNC、または少なくともSi、O、C、NおよびH,例えば水素化SiN
OCである。この開示の目的のために、酸化シリコン層は、少なくともSiおよ
ひO、例えば(二)酸化シリコンまたは、Si、Oおよびより少ない割合のCおよ
びより少ない割合のNおよび/または、より少ない割合のH,でCの割合および
/又はNおよび/またはNおよび/またはHがOの割合よりも少ない、例えば(
二)酸化シリコンで構成される。
出された部分を除去するための方法が開示され、 前記カーバイドシリコン層を酸素含有プラズマに曝すことにより、前記カーバ
イドシリコン層の前記少なくとも露出された部分を酸化シリコン層に変換し、 前記基板から前記酸化シリコン層を除去するステップからなる。
は少なくとも層の露出された部分である。
分的に処理されるか、元のウエハーまたは、SiまたはGa、As、またはGe
のような半導体材料のスライスまたは、ガラスのスライスのような絶縁材料また
は導電性材料である。前記基板は、パターン化された導電層を含むことができる
。特に、前記基板が部分的に処理されたウエハーまたはスライスの場合、少なく
とも、アクティブおよび/又はパッシィブのデバイは、既に形成されており、お
よび/又は、少なくともこれらのデバイスを相互接続する構造が形成される。
学蒸着(CVD)プラズマまたはプラズマの残光のような通常のプラズマとしてプ
ラズマが理解される。前記カーバイド・シリコン層を酸素含有プラズマへ曝すこ
とにより、種を含む酸素にエネルギーが与えられ、その結果、カーバイド・シリ
コンは少なくとも部分的に酸化シリコンに変換される。このエネルギーは、例え
ば熱エネルギーまたは例えばイオンのフォーマット化による運動エネルギーであ
る。
示されており、前記変換ステップおよび前記除去ステップは、前記カーバイド・
シリコン層が実質的に除去されるまで実質的に数回繰返される。
は、カーバイド・シリコン層を酸素含有反応性イオンエッチング(RIE)プラズ
マに曝すことにより実行され得る。特に、カーバイド・シリコン層を含む基板は
、プラズマエッチングツールの与圧されたチャンバー内に導入される。その圧力
は、3Torr以下で、好ましくは1mTorrと1Torr間である。前記チャンバー内の
温度は、300℃またはそれ以下、または好ましくは100℃以下である。この
温度は、−20℃から100℃の範囲内である。好ましくは、前記温度は、およ
そ室温である。RIEのプラズマのエネルギーは、イオンの種が形成されるよう
に、1eVから500eVの範囲である。
は、そのカーバイド・シリコン層を酸素含有CVDプラズマへ曝すことにより実
行できる。カーバイド・シリコン層を含む基板は、化学的蒸着ツールの与圧チャ
ンバー内に導入される。その気圧は、それに限定されないが、5Torrより大きく
、例えば10Torrである。その温度は、250℃から550℃の範囲内であり、
好ましくは350℃から500℃の範囲内である。
ン層への変換は、そのカーバイド・シリコン層を酸素含有プラズマの残光へ曝す
ことにより実行できる。特に、カーバイド・シリコン層を含む基板は、プラズマ
エッチングツールの与圧されたチャンバー内に導入される。前記プラズマの残光
は、それに限定されないが、0.02Torrから3Torr間であり、好ましくは0.
75Torrと1.25Torr間であり、例えば、0.85Torrまたは1.1Torrであ
る。物質を含む酸素の流れは、1000Sccm以下であり、好ましくはこれに限定
されないが、およそ4000Sccmである。
度は、100から600℃の範囲内であり、また、200から400℃の範囲内
であり、又、200から300℃の範囲内である。この温度は好ましくは、これ
に限定されないが、およそ230℃である。
する、基板上の集積回路が開示されており、 半導体層上に配置された導電性層と、 前記導電層の少なくとも一部を露出させるために、貫通している少なくとも一
つの開口を有する少なくとも一つの誘電体層と、 少なくとも前記導電性層上に形成され、かつ、前記誘電体層と前記導電層との
間に、前記導電性層の露出された部分に接近して位置するカーバイド・シリコン
層とを含む。
Taからなるグループ金属の合金またはSi含有または他の半導体を含む層、例え
ばこれに限定されないが、珪素、ポリシリコンまたはシリコン層である。前記半
導体層は、シリコン含有層、GaAs層、Ge層またはSiGe層である。前記誘電
体層は、好ましくは、およそ4以下の誘電率を持つ。
D構造を有する表面を持つ基板上に相互接続構造を含む集積回路が開示される。
この相互接続構造は更に、 前記露出されたシリコン含有層上の順応するシリコン層と、 少なくとも一つの開口を有する前記基板の前記表面上の少なくとも一つの誘電
体層とを備え、 前記開口は、前記誘電体層を貫通し、これにより、前記珪素層の開口を決定し、 そして、少なくとも前記珪素層上に形成され、かつ、前記誘電体層と前記珪素
層との間に、前記珪素層の露出された部分に接近して位置するカーバイド・シリ
コン層とを含む。
らなるグループの少なくとも一つを含む。
表面を持つ基板上に集積回路を形成するための方法が開示される。この導電性層
は、純金属か、Al、Cu、W、Pt、Ag、Ni、Au、Co、Ti、Taからなるグ
ループ金属の合金またはSi含有または他の半導体を含む層、例えばこれに限定
されないが、珪素、ポリシリコンまたはシリコン層である。
置し、 前記誘電体層内にこの誘電体を貫通する少なくとも一つの開口を形成し、これ
により、前記導電性層上に形成された前記カーバイド・シリコン層の一部を露出
させ、 前記開口内の前記カーバイド・シリコン層の一部を酸素含有プラズマに曝すこ
とにより、前記開口内の前記カーバイド・シリコン層の前記露出された一部を酸
化シリコン層に変換し、 前記開口内の前記酸化シリコン層を除去するステップSを含む。
出されるまで、その後数回繰返される。
当業者なれば、いくつかの他の等価な実施例やこの発明を実行する他の方法を考
えることは明白であり、この発明の趣旨および範囲は添付した請求項によっての
み限定される。
iおよびC、例えばそれに限定されないが、SiCまたは少なくともSi、C、
例えばシリコンカーバイドまたは少なくともSi、N、OおよびC、例えばチッ
カシリコン酸化カーバイド(SiNOC)、または、少なくともSi、CおよびH
、例えばアモルファス水素化シリコンカーバイド(SiC:H)、または少なくと
も、Si、C、NおよびH、例えば水素化SiNC、または少なくともSi、O
、C、NおよびH、例えば水素化SiNOCからなる絶縁層である。この開示目
的のために、酸化シリコン層は、少なくともSiおよびO、例えば、(二)酸化シ
リコンまたは、Si、Oおよびより少ない割合のCおよび/又はよりむ少ない割
合のNおよび/又はより少ない割合のH、例えば(二)酸化シリコンで、Cおよび
/又はNおよび/又はHの割合はOの割合よりも少なく、これらで構成された層
からなる。前記酸化シリコン層は、酸化シリコン、Cの割合がより少ない酸化シ
リコン、NおよびCの割合がより少ない酸化シリコン、Nの割合がより少ない酸
化シリコン、水素化酸化シリコン、Cの割合がより少ない水素化酸化シリコン、
NおよびCの割合がより少ない水素化酸化シリコン、およびNの割合がより少な
い水素化酸化シリコンからなるグループの少なくとも一つを含む。
れた部分を酸化シリコンに変換することにより、元の前記カーバイド・シリコン
層の露出部分を除去することを目的としている。開示した方法は、カーバイドシ
リコン層を酸素含有プラズマへ曝すことにより、前記カーバイド・シリコン層の
少なくとも露出された部分を酸化シリコンに変換し、そして前期基盤から酸化シ
リコンを除去するステップを含む。前記変換ステップおよび前記除去ステップは
、前記シリコンカーバイド層が実質的に除去されるまで、その後数回繰返される
。
くとも露出された部分である。
されるか、未処理のウエハーまたは、SiまたはGa、AsまたはGeのような
半導体材料のスライス、または、例えばガラスのスライスのような絶縁材料また
は導電性材料である。前記基板は、パターン化された導電性層を含むことができ
る。特に、前記基板が部分的に処理されたウエハーまたはスライスの場合、アク
ティブおよび/又はパッシィブなデバイスの少なくとも一部は、既に形成されて
いるか、および/又は、これらのデバイスを相互接続する構造の少なくとも一部
を形成できる。
は600℃またはそれ以下である。
ズマまたは化学蒸着(CVD)プラズマまたはプラズマの残光のような通常のプラ
ズマであると理解すべきである。前記カーバイド・シリコン層を酸素含有プラズ
マへ曝すことにより、酸素含有の種にエネルギーが与えられ、その結果、カーバ
イド・シリコンは部分的に酸化シリコンに変換される。このエネルギーは熱エネ
ルギーまたはイオンのフォーマットによる運動エネルギーである。
は、カーバイド・シリコン層を酸素含有反応性イオンエッチング(RIE)プラズ
マに曝すことにより実行され得る。特に、カーバイド・シリコン層を含む基板は
、プラズマエッチングツールの与圧されたチャンバー内に導入される。その圧力
は、3Torr以下で、好ましくは1mTorrと1Torr間である。前記チャンバー内の
温度は、300℃またはそれ以下、または好ましくは100℃以下である。この
温度は、−20℃から100℃の範囲内である。好ましくは、前記温度は、およ
そ室温である。RIEのプラズマのエネルギーは、イオンの種が形成されるよう
に、1eVから500eVの範囲である。
は、そのカーバイド・シリコン層を酸素含有CVDプラズマへ曝すことにより実
行できる。カーバイド・シリコン層を含む基板は、化学的蒸着ツールの与圧チャ
ンバー内に導入される。その気圧は、それに限定されないが、5Torrより大きく
、例えば10Torrである。その温度は、250℃から550℃の範囲内であり、
好ましくは350℃から500℃の範囲内である。
ン層への変換は、そのカーバイド・シリコン層を酸素含有プラズマの残光へ曝す
ことにより実行できる。特に、カーバイド・シリコン層を含む基板は、プラズマ
エッチングツールの与圧されたチャンバー内に導入される。前記プラズマの残光
は、それに限定されないが、0.02Torrから3Torr間であり、好ましくは0.
75Torrと1.25Torr間であり、例えば、0.85Torrまたは1.1Torrであ
る。物質を含む酸素の流れは、1000Sccm以下であり、好ましくはこれに限定
されないが、およそ4000Sccmである。
度は、100から600℃の範囲内であり、また、200から400℃の範囲内
であり、又、200から300℃の範囲内である。この温度は好ましくは、これ
に限定されないが、およそ230℃である。
より実行される。前記湿潤エッチングは、限定されないが、弱いHF、弱いBH
FまたはHFまたはBHFを含む湿潤エッチングである。このような乾燥エッチ
ングは、流れのソースを備える化学エッチングである。
下で酸素含有プラズマ、特にプラズマの残光で実行される。カーバイド・シリコ
ン層は、酸素含有プラズマの残光に600℃またはそれ以下の温度で曝される。
特に200℃から400℃の範囲内が採用される。この温度範囲では、カーバイ
ド・シリコン層の露出部分の変換は、酸素原子または酸素基またはイオン性酸素
またはカーバイド・シリコン層の酸化させる種を含む他の酸素の相互作用を通じ
て得ることができる。これらの反応性の種の発生は、適したガス混合物内でプラ
ズマを発生することにより得ることができる。例として、カーバイド・シリコン
層の酸化、特に、O2放電の残光で得られる、アモルファス水素化シリコンカー
バイドは以下述べる。例は例1(図1および図2を参照)として参照される。酸素
含有プラズマは、少なくとも酸素を含むプラズマである。酸素含有プラズマはそ
れに限定されないが、少なくとも酸素、およびN2、CxFy、SF2または他のハ
ロゲン基からなるグループの一つを含む。
マの堆積を通じて形成された。この後、これらのウエハー上のカーバイド・シリ
コン層は、1.1Torrの圧力下で異なる時間の間、O2/N2プラズマ残光に供せ
られた。O2の流れは、4000sccmで、N2の流れは200sccmである。ウエハ
ー温度はおよそ230℃に維持された。異なるサンプルが異なる処理時間、2〜
8分の範囲内に対して供せられた。酸化後、サンプルは、5分間、2%のHF混
合液内でエッチングされた(4)。フイルム(3)の配置後に、酸化後におよび希釈
したHF溶液内にて湿潤エッチング(5)の後に長円性測定が実行された。
℃の範囲の酸素含有環境への曝しにより、カーバイド・シリコンが異なる光性質
を示す物質に変換された。 b.楕円パラメータの変化は曝す時間に依存する。 c.変換された物質は2%のHF溶液で除去できる。 d.除去された物質の量、つまり変換された層の厚さは、曝した時間に依存かる
。より多くの物質の除去にはより長いプラズマへの曝し時間が必要。 e.変換された層の除去後、未処理のカーバイド・シリコン層に対するような同
じ光性質が見出された。 f.2%のHF溶液に共した時、カーバイド・シリコン層は実質的に影響されず
に留まる(図2)。図2の21で示すように、カーバイド・シリコン層の変換され
た部分は、最初の20秒内で除去されたが、エッチング処理は、カーバイド・シ
リコン層の未変換部分には影響を与えないことが明白に示されている。
に示している。曝した時間に依存して、カーバイド・シリコン層の露出した層は
、部分的にまたは完全に変換できた。この変換された層は、例えばHFベースの
溶液で除去可能である。この変換ステップおよび除去ステップは、前記カーバイ
ド・シリコン層が実質的に除去されるまで継続して数回繰返された。変換が行わ
れた場合、エッチング後、元のカーバイド・シリコン層の下の層が露出された。
後者の場合、除去処理は、少なくとも前記下の層に対して酸化シリコン層が選択
的に除去できるように、選択される。
含有RIEプラズマに曝される。プラズマの残光に替えてRIEプラズマを用い
ると、低い温度、例えば室温で変換を行える可能性を含むいくつかの利点が得ら
れる。更に、低温の利点に加え、変換は、RIEプラズマ内で異方性的に実行さ
れ、これは、例えばダマスカスまたは2重のダマスカスの金属化スキームのよう
な相互接続および誘電体構造を組み立てるための変換に特に大きな利点がある。
ーバイド・シリコンをチッカシリコンに変換するために、カーバイド・シリコン
を窒素含有プラズマへ曝すこともできる。少なくともこの開示の目的のために、
チッカシリコン層は、少なくともSiおよびN、例えばチッカシリコンまたはS
i、NおよびCの割合がより少ないものからなる層である。このチッカの場合、
変換されたカーバイド・シリコン層は、例えば燐酸を用いて除去できる。そうす
ることにより、得られたSi3N4は(二)酸化シリコンおよびシリコンの双方に対
して選択的に除去できる。この方法は、例えば、ウエハー表面にある(ニ)酸化シ
リコンに対してカーバイド・シリコン層が選択的に除去される、集積化のスキー
ムに使用できる。
して、かつ、導電性層と囲っている誘電体との間の拡散バリア層として使用され
る、集積回路が開示されている。この導電性層は、半導体層上に配置される。そ
の導電性層(43)は、純金属か、Al、Cu、W、Pt、Ag、Ni、Au、C
o、Ti、Taからなるグループの合金または、シリコンを含む層または他の半
導体を含む層である。この導電性層は、バリア層、導電性または非導電性で金属
層のスタックであってもよい。
つ基板上の相互接続構造、特に、PMD構造が開示されており、カーバイドシリ
コン層がエッチング停止層として、およびシリカイド層と囲む誘電体層との間の
拡散バリア層として使用される。
層)誘電体内でシリカイド層へ延在する開口の決定における主たる問題は、選択
的にシリカイド材料に向けることである。シリカイド層は、例えばシリコン基板
またはポリシリコンまたはアモルファスシリコン層のような近接するシリコン含
有層に対して低い抵抗率および低い接触抵抗を持つ薄い層である。
およびWからなるグループの少なくとも一つからなる化合物である。シリカイド
層は、それに限定されないが、CoxSiy(xおよびyは正数)で決定されるシリカ
イド・コバルト層、たとえばCoSi2、TixSiy(xおよびyは正数)で決定され
るシリコン・チタニウム層、例えばTiSi2である。例えばシリカイドにおけ
るように、一般的なスキームでは、コンタクトホールの形成の間、エッチング停
止層として使用される。多くのスキームは、2重レベルのコンタクトまたは多数
レベルのコンタクトを用い、シリカイドに向かうコンタクトのエッチングプロセ
スの選択により高い要求が置かれる。コンタクトのエッチングプロセスは、エッ
チング速度に依存する側面比を示し(コンタクトサイズの減少につれてエッチン
グ速度が低下)、そして、これにより、側面比は選択性に依存する。浅いおよび
深いコンタクトの双方に対する選択性の制御は、極めて臨界的である。加えて、
現在では、この選択性を更に強調するに次の傾向が観察されている。 a)CMPの導入は、一様でない誘電体を引き起こし、そのため過度のエッチ
ング時間を要求する。 b)シリカイドの厚さの減少が更に選択性を増すことを要求する。 c)浅い接続部の導入は、影響の低下に対してより敏感で、最大の許容できる
厚さへの厳しい要求を設定する。
に、いくつかの技術に対して、選択性は限定するファクターとなる。
このような薄いエッチング停止層は、金属化された誘電体層スタックの配置に先
立ち、少なくともシリカイドコンタクト層上に配置される。エッチング停止層と
して使用される典型的な材料は、チッカシリコンである。コンタクトのエッチン
グプロセスは、このチッカシリコン層上で又はその中で停止するように設定され
る。その後、薄いチッカ層の制御された除去のために別のエッチングステップが
導入される。このアプローチの利点は、シリカイドおよび/またはシリコンまた
は他の基板材料のエッチングプラズマへの限定された曝しで、基板材料の損失を
基本的によりよく制御できることである。エッチング停止層の導入は、エッチン
グされる誘電体の構造特徴および、マルチレベルのスキームの影響、特に浅く、
そして深いコンタクトホールの同時の決定に関するエッチング問題を克服できる
。コンタクトエッチングの設定およびチッカ物の除去プロセスはしかしながら複
雑である。使用した誘電体に依存して、チッカ物への誘電体のエッチングプロセ
スの選択は、特に、(二)酸化シリコンが誘電体として使用された時、あまりにも
限定される。更に、シリカイドへの選択的なチッカ物の除去は、更により大きな
問題となる。
属粒子を減少させるために、今や他に良いバリア層を持たなくてはならない。エ
ッチング停止層としてチッカシリコンが使用された場合、この層は、より良いバ
リア特性に対する注意深い利用が必要であり、非拡散の不純物の条件での改善は
、より困難なエッチングとなり、それゆえ、選択性の問題点に負の影響を及ぼす
。
を有するエッチング停止層として導入される。その本来の高い化学的安定性ゆえ
に、シリカイドに向かって選択的に除去するのはほとんど不可能である。しかし
ながら、この変換方法によれば、十分に低い温度で酸化シリコンに変換され、そ
れは次にシリカイドに対して容易に除去される。典型的な酸化エッチングプロセ
スに対し(CF4/CHF3)、SiCに対する酸化エッチングの選択性は、チッカ
物に対するものよりも選択性がよい。少ない標準の化学反応に対し、同じ反応が
観察された。加えて、シリカイドに対する酸化エッチングの選択性は、シリカイ
ドに対するチッカ物の選択的なエッチングより良い。
をもつ基板(31)の相互接続構造、特にPMD構造が開示される。露出されたシ
リコン含有層は、例えばソース、ドレインまたはコレクタ領域、またはポリシリ
コンまたは、例えばゲート領域またはエミッタまたはベース領域のようなアモル
ファスシリコン領域のごときシリコン含有基板層(32)である。その基板は、部
分的に処理されるか、未処理のウエハーまたはシリコン、またはGaAsまたは
Ge、またはガラスのスライスのような絶縁材料である。前記基板は、パターン
化された誘電体層および/またはパターン化されたアモルファスシリコンまたは
ポリシリコン層である。特に、基板が部分的に処理されたウエハーかスライスの
時、少なくともアクティブおよび/またはパッシィブなデバイスは既に形成され
ている。
、 前記基板上の少なくともひとつの開口(36)を有する少なくともひとつの誘電
体層とを備え、前記開口は前記誘電体内を貫通し、それにより、前記シリカイド
層の露出された部分を決定し、 そして、少なくとも前記シリカイド層上に形成され、そして前記誘電体層と前
記シリカイド層との間で前記シリカイド層の前記露出された部分に近接して位置
するカーバイド・シリコン層とを備える。
ンゾサイクロブタレーネ、つまり、Cyclotene(商標名)として商業利用できるベ
ンゾサイクロブタン(BCB)、ポリ アリレーネ エテール、つまりFLARE(
商標名)ll、アロマティクハイドロカーボン、つまりSILK(商標名)およびポ
リマテイドからなるグループから選択された、フッソ化または非フッソ化または
有機のポリマー層である。このような有機ポリマー層は、元の位置でフッソ化さ
れる。同様に、多孔性の誘電体層がたとえば乾燥ゲルとして使用できる。
熱性金属によるシリカイドである。
は内部金属構造(IMD)を含む相互接続構造を得るためのプロセスのステップが
示される。 a)第1のプロセスステップ(ステップa)として、典型的に50nm厚のカーバ
イド・シリコン層(45)が基板(41)上に、つまり露出された導電層(42)上に
配置される。しかしながら、好ましくは、この絶縁性のカーバイド・シリコン層
を覆うようにして配置される。エッチング停止層およびバリア層としても機能す
るカーバイド・シリコン層は不純物の不拡散を防止する。その導電性層(43)は
純金属であるか、Al、Cu、W、Pt、Ag、Ni、Au、Co、Ti、Ta
からなる金属の合金か、または例えばシリカイド、ポリシリコンまたはシリコン
層のような層を含む半導体である。この半導体層は、バリア層、導電性または非
導電性および金属層を含むこともできる。この基板は、部分的に処理された、ま
たは未処理のウエハーまたは、Si、Ga、As、Geのような半導体材料のス
ライスまたはSiGeまたは絶縁材料、例えばガラスのスライスまたは導電性材
料である。前記基板は、(パターン化された)導電性層を含む。特に、前記基板が
部分的に処理されたウエハーまたはスライスの場合、少なくともアクティブなお
よび/又はパッシィブなデバイスは、既に形成されており、および/又は少なく
ともこれらのデバイスを含む構造を形成できる。 b)カーバイド・シリコン層の形成後、少なくともひとつの誘電体層(44)が
その上に形成される。そして、少なくともその誘電体層の内部にその誘電体を貫
通する孔が形成され(ステップb)、それにより、導電性層上に形成されたカーバ
イト・シリコン層の一部が露出される。この開口は、好ましくは、マスクとして
誘電体層のトップ上のパターン化されたレジスト層を用いる乾式エッチング手法
を用いて形成される。カーバイド・シリコン層はエッチング停止層として作用す
るので、このコンタクトのプロセスに対し利用できる、大きなプロセスの窓が存
在する。 c)開口内のカーバイド・シリコン層の露出された部分は、次に、酸素含有プ
ラズマに曝すことにより、少なくとも部分的に元の位置で酸化シリコンに変換さ
れる。そして、 d)この後、前記開口(および同時にレジスト)内の酸化シリコン層は、選択的
に除去される。ステップcおよびステップdの手順は、下に横たわる導電層が露
出されるまで繰返し実行される。
る。この発明は、この特定の手順に制限されない。
選択できる。この場合、酸化シリコン層が選択的に前記導電性層へ移動されるこ
とにより、前記導電性層の部分が露出される。
内の開口の少なくとも側壁にバリアを形成して誘電体のスタックを保護すること
ができる。その後のカーバイド・シリコンの変換/除去が非等方性の酸素含有R
IE、プラズマへの曝しによって実行される場合、開口の側壁上でカーバイド・
シリコン層をバリアとして選択できる。
シリコン層上のシリコンウエハーおよびTiO2に直接に露出されたTiO2の
導電層を含むシリコンウエハー上に形成される。その後、酸化層が形成され、誘
電体のスタックを決定する。レジスト層が形成され、そしてこの誘電体スタック
上にパターン化かされる。次に、酸化スタック内に開口を決定するために、コン
タクトのエッチングのために、酸化エッチングチャンバー無いにシリコンウエハ
ーが導入される。そのエッチングはシリコン層上で停止する。シリコン層の露出
された部分は、低温の酸素含有プラズマの残光を用いて、その位置で酸化シリコ
ンに変換され、一方、同時にレジストが除去される。同じ酸化エッチングチャン
バーが使用される。最後に、変換されたSiC、つまり酸化シリコンは、同じ酸
化エッチングチャンバー内でTiSi2に向けて選択的に除去される。例えばチ
ッカシリコンの替わりにSiCを用いた幾つかの利点は、元の位置での処理、シ
リカイドの損失が低減、さらに標準的な化学を使用できるのでよい接触抵抗と生
産性、および改善されたバリア特性である。SiCはこの処理スキームにおいて
、チッカ物に対する別の材料として使用できる。
ス水素化シリコンに対し、本発明の実施例に従って、酸化シリコン層(3)に変換
される前に異なる時間間隔で実行された測定を示し、この変換(3)の開始から変
換された部分(4)の除去までと、酸化シリコン層(5)の除去後まで行った。
時間に対する、部分的に酸化シリコンに変換されるカーバイド・シリコン層の厚
さを示す。
す。
Claims (26)
- 【請求項1】 基板に形成されたカーバイドシリコン層の少なくとも露出さ
れた部分を除去するための方法であり、 前記カーバイドシリコン層を酸素含有プラズマに曝すことにより、前記カーバ
イドシリコン層の前記少なくとも露出された部分を酸化シリコン層に変換し、そ
して 前記基板から前記酸化シリコン層を除去するステップからなる方法。 - 【請求項2】 前記変換ステップおよび前記除去ステップは、前記カーバイ
ド・シリコン層が実質上除去されるまで、続けて数回繰返される請求項1は際の
方法。 - 【請求項3】 前記カーバイド・シリコン層は、シリコンカーバイド、酸化
シリコン、チッカシリコンカーバイド、チッカシリコン酸化カーバイド、水素化
シリコンカーバイド、水素化シリコン酸化カーバイド、水素化チッカシリコンカ
ーバイドおよび水素化チッカシリコン酸化カーバイドからなるグループの少なく
とも一つを含む請求項1または2に記載の方法。 - 【請求項4】 前記酸化シリコン層は、酸化シリコン、Cの割合がより少な
い酸化シリコン、NおよびCの割合がより少ない酸化シリコン、Nの割合がより
少ない酸化シリコン、Cの割合がより少ない水素化酸化シリコン、NおよびCの
割合がより少ない水素化酸化シリコンおよびNの割合がより少ない水素化酸化シ
リコンからなるグループの少なくとも一つを含む請求項1〜3のいずれかに記載
の方法。 - 【請求項5】 前記酸素含有プラズマは、酸素含有反応性イオンエッチング
プラズマである請求項1〜4のいずれかに記載の方法。 - 【請求項6】 前記変換ステップは、−20℃から100℃の範囲内で実行
される請求項5に記載の方法。 - 【請求項7】 前記変換ステップは、室温で実行される請求項5に記載の方
法。 - 【請求項8】 前記酸素含有プラズマは、酸素含有化学蒸着プラズマである
請求項1〜7のいずれかに記載の方法。 - 【請求項9】 前記変換ステップは、350℃から500℃の範囲内で実行
される請求項8に記載の方法。 - 【請求項10】 前記酸素含有プラズマは、酸素含有プラズマの残光である
請求項1〜9のいずれかに記載の方法。 - 【請求項11】 前記変換ステップは、200℃から400℃の範囲内で実
行される請求項10に記載の方法。 - 【請求項12】 前記基板から酸化シリコン層を除去するステップは、基板
への、乾式エッチングに基づくフッソ、湿潤エッチングに基づくHF、湿潤エッ
チングに基づくBHFおよび、湿潤エッチングに基づくHF/BHFからなるグ
ループの一つを適用することにより実行される請求項1〜11のいずれかに記載
の方法。 - 【請求項13】 半導体層上の少なくとも一つの導電性層を有する表面を持
つ基板上に集積回路を形成するための方法であり、 少なくとも前記導電性層上にカーバイド・シリコン層を形成し、 前記カーバイド・シリコン層上に少なくとも一つの誘電体層を配置し、 前記導電性層上に形成された前記カーバイド・シリコン層の一部を露出させる
ために、前記誘電体層内にこの誘電体を貫通する少なくとも一つの開口を形成し
、 前記開口内の前記カーバイド・シリコン層の一部を酸素含有プラズマに曝すこ
とにより、前記開口内の前記カーバイド・シリコン層の前記露出された一部を酸
化シリコン層に変換し、 前記開口内の前記酸化シリコン層を除去するステップSを含む。 - 【請求項14】 前記導電層はシリカイド層である請求項13に記載の方法
。 - 【請求項15】 前記シリカイド層は、シリコン、およびCo、Ti、Ta
、Co、Mb、Ni、PtおよびWを含むグループの少なくとも一つからなる化
合物である請求項13に記載の方法。 - 【請求項16】 前記導電層は、ポリシリコン層およびアモルファスシリコ
ン層からなるグループの一つである請求項13に記載の方法。 - 【請求項17】 前記変換ステップおよび前記除去ステップは、前記導電層
の少なくとも一部が露出されるまで、引き続き数回繰返される請求項13〜16
のいずれかに記載の方法。 - 【請求項18】 前記カーボン・シリコン層は、シリコンカーバイド、シリ
コン酸化カーバイド、チッカシリコンカーバイド、チッカシリコン酸化カーバイ
ド、水素化シリコンカーバイド、水素化シリコン酸化カーバイド、水素化チッカ
シリコンカーバイドおよび水素化チッカシリコン酸化カーバイドからなるグルー
プの少なくとも一つを含む請求項13〜17のいずれかに記載の方法。 - 【請求項19】 前記酸化シリコン層は、シリコン酸化物、Cの割合がより
少ないシリコン酸化物、NおよびCの割合がより少ないシリコン酸化物、Nの割
合がより少ない酸化シリコン、水素化シリコン酸化物、Cの割合がより少ない水
素化シリコン酸化物、NおよびCの割合がより少ない水素化シリコン酸化物、お
よびNの割合がより少ない水素化シリコン酸化物からなるグループの少なくとも
一つを含む請求項13〜18のいずれかに記載の方法。 - 【請求項20】 部分的に露出された少なくとも一つの導電性層を有する、
基板上の集積回路であって、 半導体層上に配置された導電性層と、 前記導電層の少なくとも一部を露出させるために、貫通している少なくとも一
つの開口を有する少なくとも一つの誘電体層と、 少なくとも前記導電性層上に形成され、かつ、前記誘電体層と前記導電層との
間に、前記導電性層の露出された部分に接近して位置するカーバイド・シリコン
層とを含む集積回路。 - 【請求項21】 前記導電層はシリカイド層である請求項20に記載の集積
回路。 - 【請求項22】 前記シリカイドは、シリコンおよびCo、Ti、Ta、C
o、Mb、Ni、PtおよびWからなるグループの少なくとも一つからなる化合
物であるむ請求項21に記載の集積回路。 - 【請求項23】 前記導電層は、ポリシリコン層およびアモルファスシリコ
ン層からなるグループの一つである請求項20に記載の集積回路。 - 【請求項24】 前記半導体層は、シリコン層、GaAs層、Ge層および
SiGe層からなるグループの一つである請求項20〜23のいずれかに記載の
集積回路。 - 【請求項25】 前記カーバイドシリコン層は、シリコンカーバイド、シリ
コン酸化カーバイド、チッカシリコンカーバイド、チッカシリコン酸化カーバイ
ド、水素化シリコンカーバイド、水素化シリコン酸化カーバイド、水素化チッカ
シリコンカーバイドおよび水素化チッカシリコン酸化カーバイドからなるグルー
プの少なくとも一つを含む請求項20〜24のいずれかに記載の集積回路。 - 【請求項26】 前記酸化シリコン層は、酸化シリコン、Cの割合がより少
ない酸化シリコン、NおよびCの割合がより少ない酸化シリコン、Nの割合がよ
り少ない酸化シリコン、Cの割合がより少ない水素化酸化シリコン、NおよびC
の割合がより少ない水素化酸化シリコンおよびNの割合がより少ない水素化酸化
シリコンからなるグループの少なくとも一つを含む請求項20〜25のいずれか
に記載の集積回路。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001068451A (ja) * | 1999-08-27 | 2001-03-16 | Tokai Univ | エッチング方法 |
JP2002134494A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2004228584A (ja) * | 2003-01-24 | 2004-08-12 | Texas Instruments Inc | 集積回路のコンタクトを形成する方法 |
JP2009194216A (ja) * | 2008-02-15 | 2009-08-27 | Hitachi Ltd | 半導体装置の製造方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050099078A1 (en) * | 1999-05-03 | 2005-05-12 | Serge Vanhaelemeersch | Method for removal of SiC |
EP1178527A3 (en) * | 2000-08-04 | 2006-09-27 | Applied Materials, Inc. | Method for removing silicon carbide from a substrate surface after oxidation |
JP2003124189A (ja) * | 2001-10-10 | 2003-04-25 | Fujitsu Ltd | 半導体装置の製造方法 |
US6656811B2 (en) * | 2001-12-21 | 2003-12-02 | Texas Instruments Incorporated | Carbide emitter mask etch stop |
US6797628B2 (en) * | 2002-01-16 | 2004-09-28 | Micron Technology, Inc. | Methods of forming integrated circuitry, semiconductor processing methods, and processing method of forming MRAM circuitry |
US6962835B2 (en) * | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
JP4864307B2 (ja) * | 2003-09-30 | 2012-02-01 | アイメック | エアーギャップを選択的に形成する方法及び当該方法により得られる装置 |
EP1608013B1 (en) * | 2003-09-30 | 2013-04-24 | Imec | Method of formation of airgaps around interconnecting line |
EP1521301A1 (en) * | 2003-09-30 | 2005-04-06 | Interuniversitaire Microelectronica Centrum vzw ( IMEC) | Method of formation of airgaps around interconnecting line |
JP4791034B2 (ja) * | 2004-12-28 | 2011-10-12 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
US7641736B2 (en) * | 2005-02-22 | 2010-01-05 | Hitachi Metals, Ltd. | Method of manufacturing SiC single crystal wafer |
JP2006351881A (ja) * | 2005-06-16 | 2006-12-28 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
US7572741B2 (en) * | 2005-09-16 | 2009-08-11 | Cree, Inc. | Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen |
EP1801067A3 (en) * | 2005-12-21 | 2012-05-09 | Imec | Method for forming silicon germanium layers at low temperatures for controlling stress gradient |
US20100062224A1 (en) * | 2006-10-31 | 2010-03-11 | Interuniversitair Microelektronica Centrum | Method for manufacturing a micromachined device |
US20090184402A1 (en) * | 2008-01-22 | 2009-07-23 | United Microelectronics Corp. | Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner. |
US8557679B2 (en) | 2010-06-30 | 2013-10-15 | Corning Incorporated | Oxygen plasma conversion process for preparing a surface for bonding |
US8357974B2 (en) | 2010-06-30 | 2013-01-22 | Corning Incorporated | Semiconductor on glass substrate with stiffening layer and process of making the same |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326058A (ja) * | 1993-03-16 | 1994-11-25 | Sanyo Electric Co Ltd | 半導体基板の処理方法 |
JPH0745614A (ja) * | 1993-07-30 | 1995-02-14 | Sony Corp | 半導体装置の製造方法 |
JPH07142389A (ja) * | 1993-11-17 | 1995-06-02 | Fujitsu Ltd | シリコン系薄膜の選択成長方法 |
JPH0878352A (ja) * | 1994-09-06 | 1996-03-22 | Sanyo Electric Co Ltd | 基板の処理方法 |
JPH08102462A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH08250594A (ja) * | 1995-02-02 | 1996-09-27 | Dow Corning Corp | 炭化ケイ素の金属拡散障壁層 |
JPH0945918A (ja) * | 1995-07-28 | 1997-02-14 | Nippon Steel Corp | 半導体装置の製造方法 |
JPH11274487A (ja) * | 1998-03-25 | 1999-10-08 | Denso Corp | 炭化珪素半導体装置の製造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4981551A (en) * | 1987-11-03 | 1991-01-01 | North Carolina State University | Dry etching of silicon carbide |
US4865685A (en) * | 1987-11-03 | 1989-09-12 | North Carolina State University | Dry etching of silicon carbide |
JPH01181465A (ja) * | 1988-01-11 | 1989-07-19 | Fujitsu Ltd | 超高速半導体装置の製造方法 |
US4948461A (en) | 1989-10-16 | 1990-08-14 | Eastman Kodak Company | Dry-etching method and plasma |
JP2897569B2 (ja) * | 1991-12-30 | 1999-05-31 | ソニー株式会社 | レジストパターン形成時に用いる反射防止膜の条件決定方法と、レジストパターン形成方法 |
US5436174A (en) * | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
JPH06314791A (ja) * | 1993-03-02 | 1994-11-08 | Fuji Electric Co Ltd | 炭化けい素半導体装置の製造方法 |
JP3371170B2 (ja) * | 1994-08-24 | 2003-01-27 | ソニー株式会社 | 半導体装置の製造方法 |
US5571374A (en) * | 1995-10-02 | 1996-11-05 | Motorola | Method of etching silicon carbide |
EP1531491A2 (en) | 1996-04-18 | 2005-05-18 | Matsushita Electric Industrial Co., Ltd. | SiC device and method for manufacturing the same |
JP3383807B2 (ja) * | 1997-05-16 | 2003-03-10 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US6255211B1 (en) * | 1998-10-02 | 2001-07-03 | Texas Instruments Incorporated | Silicon carbide stop layer in chemical mechanical polishing over metallization layers |
US6358842B1 (en) * | 2000-08-07 | 2002-03-19 | Chartered Semiconductor Manufacturing Ltd. | Method to form damascene interconnects with sidewall passivation to protect organic dielectrics |
-
2000
- 2000-04-28 AU AU42777/00A patent/AU4277700A/en not_active Abandoned
- 2000-04-28 KR KR1020017014070A patent/KR20020028047A/ko not_active Application Discontinuation
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- 2000-04-28 EP EP00922348A patent/EP1186009B1/en not_active Expired - Lifetime
- 2000-08-01 TW TW089108709A patent/TW475206B/zh not_active IP Right Cessation
-
2003
- 2003-02-05 US US10/359,403 patent/US6806501B2/en not_active Expired - Lifetime
-
2011
- 2011-09-08 JP JP2011195881A patent/JP2012023384A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326058A (ja) * | 1993-03-16 | 1994-11-25 | Sanyo Electric Co Ltd | 半導体基板の処理方法 |
JPH0745614A (ja) * | 1993-07-30 | 1995-02-14 | Sony Corp | 半導体装置の製造方法 |
JPH07142389A (ja) * | 1993-11-17 | 1995-06-02 | Fujitsu Ltd | シリコン系薄膜の選択成長方法 |
JPH0878352A (ja) * | 1994-09-06 | 1996-03-22 | Sanyo Electric Co Ltd | 基板の処理方法 |
JPH08102462A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH08250594A (ja) * | 1995-02-02 | 1996-09-27 | Dow Corning Corp | 炭化ケイ素の金属拡散障壁層 |
JPH0945918A (ja) * | 1995-07-28 | 1997-02-14 | Nippon Steel Corp | 半導体装置の製造方法 |
JPH11274487A (ja) * | 1998-03-25 | 1999-10-08 | Denso Corp | 炭化珪素半導体装置の製造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001068451A (ja) * | 1999-08-27 | 2001-03-16 | Tokai Univ | エッチング方法 |
JP2002134494A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4698813B2 (ja) * | 2000-10-19 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2004228584A (ja) * | 2003-01-24 | 2004-08-12 | Texas Instruments Inc | 集積回路のコンタクトを形成する方法 |
JP2009194216A (ja) * | 2008-02-15 | 2009-08-27 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
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