JPH01120862A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH01120862A JPH01120862A JP62277390A JP27739087A JPH01120862A JP H01120862 A JPH01120862 A JP H01120862A JP 62277390 A JP62277390 A JP 62277390A JP 27739087 A JP27739087 A JP 27739087A JP H01120862 A JPH01120862 A JP H01120862A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は半導体メモリ装置、詳しくはMOSダイナミ
ックランダムアクセスメモリ装置の製造方法に関する。
ックランダムアクセスメモリ装置の製造方法に関する。
・
(従来の技術)
半導体メモリ装置、特にM OS (Metal 0x
ideS・m1aonduator )ダイナミックラ
ンダムアクセスメモ!j(DRAM)は、高集積化が進
み、近年ではlデッグ当り4メガビツトの大容量メモリ
も出現している。MO8DRAMでは情報は、キヤ・臂
シタ内におる電荷の有無によって蓄えられており、その
電荷をビット線に放出しその電位変化を検出しているの
で、高集積化においては、キャパシタの縮小が最も重要
である。情報読み出しの際の電位変化の大きさは、キヤ
/#シタの蓄積電荷量に比例し、動作マーノン、ノイズ
マーシンなどで最小電荷量が決定される。このため、キ
ヤ/4シタの蓄積電荷量を面積増大を伴わないで行う様
々な工夫がなされていることは周知の通りである。最小
電荷量を決定する最も大きな要因は、α粒子の基板への
入射により発生する多数の電子・正孔対が蓄積電荷を敬
重する、いわゆるン7トエラー現象でらる。
ideS・m1aonduator )ダイナミックラ
ンダムアクセスメモ!j(DRAM)は、高集積化が進
み、近年ではlデッグ当り4メガビツトの大容量メモリ
も出現している。MO8DRAMでは情報は、キヤ・臂
シタ内におる電荷の有無によって蓄えられており、その
電荷をビット線に放出しその電位変化を検出しているの
で、高集積化においては、キャパシタの縮小が最も重要
である。情報読み出しの際の電位変化の大きさは、キヤ
/#シタの蓄積電荷量に比例し、動作マーノン、ノイズ
マーシンなどで最小電荷量が決定される。このため、キ
ヤ/4シタの蓄積電荷量を面積増大を伴わないで行う様
々な工夫がなされていることは周知の通りである。最小
電荷量を決定する最も大きな要因は、α粒子の基板への
入射により発生する多数の電子・正孔対が蓄積電荷を敬
重する、いわゆるン7トエラー現象でらる。
このソフトエラー耐性を高めたメモリセルとして、例え
ば特開昭53−108392号公報に開示されるように
スタック中ヤノ9シタセルが提案されている。
ば特開昭53−108392号公報に開示されるように
スタック中ヤノ9シタセルが提案されている。
このメモリセルでは、中ヤパシタの大部分が基板上へ積
み上げて形成されているため、基本的にはソフトエラー
に強い構造となっている。
み上げて形成されているため、基本的にはソフトエラー
に強い構造となっている。
(発明が解決しようとする問題点)
しかるに、上記構成のスタックキャパシタセル構造のダ
イナミックRAMでは、キャパシタが、スイッチングト
ランジスタの拡散層で該スイッチングトランジスタと接
続されているため、基板中にα粒子が進入する際に発生
する中ヤリアが、この拡散層に流れ込み、ソフトエラー
を起しやすいという欠陥があった。
イナミックRAMでは、キャパシタが、スイッチングト
ランジスタの拡散層で該スイッチングトランジスタと接
続されているため、基板中にα粒子が進入する際に発生
する中ヤリアが、この拡散層に流れ込み、ソフトエラー
を起しやすいという欠陥があった。
この発明は、以上述べたスタックギヤ/9シタセル構造
のダイナミックRAMにおけるソフトエラーの発生を低
く抑える優れた半導体メモリ装置の製造方法を提供する
ことを目的とする。
のダイナミックRAMにおけるソフトエラーの発生を低
く抑える優れた半導体メモリ装置の製造方法を提供する
ことを目的とする。
(問題点を解決するための手段)
この発明は、スタックキャパシタセル構造のダイナミッ
クRAMの製造方法において、基板内にスイッチングト
ランジスタの拡散層を形成した後に、該拡散層の下に、
基板よりも不純物濃度の高い、基板と同一導電型の拡散
層を形成するものである。
クRAMの製造方法において、基板内にスイッチングト
ランジスタの拡散層を形成した後に、該拡散層の下に、
基板よりも不純物濃度の高い、基板と同一導電型の拡散
層を形成するものである。
(作用)
上記のようにスイッチングトランジスタの拡散層の下に
、基板よりも高濃度の、基板と同−導電屋の拡散層を形
成すると、メモリーの動作時に、スイッチングトランジ
スタの拡散層から基板側への空乏層の拡がりが抑えられ
る。そのために、基板にα粒子が進入した際に発生する
キャリアが空乏層を通してスイッチングトランジスタの
拡散層に流れ込みにくくなり、ソフトエ2−の発生が抑
えられる。
、基板よりも高濃度の、基板と同−導電屋の拡散層を形
成すると、メモリーの動作時に、スイッチングトランジ
スタの拡散層から基板側への空乏層の拡がりが抑えられ
る。そのために、基板にα粒子が進入した際に発生する
キャリアが空乏層を通してスイッチングトランジスタの
拡散層に流れ込みにくくなり、ソフトエ2−の発生が抑
えられる。
(実施例)
以下この発明の一実施例を第1図を参照して説明する。
まず第1図(a)に示すように、不純物濃度lXl01
5〜5 X 10”m−”のPをシリコン基板lの表面
部に選択酸化法を用いて選択的にフィールド酸化膜2を
形成した後、アクティブ領域の基板1表面にMO8型ス
イツチングトランジスタのP−ト酸化膜3を厚さ20n
m程度に形成する。次いで、同スイツチングトランソス
タのゲート電極4とワード線5を形成するためにポリシ
リコンをCVD法により全面に400nm程度の膜厚で
堆積させ、それに導電性を持たせるためにリンを1×1
0町13以上の高濃度でドーグし、その後ホトリソグラ
フィ技術を用いてレソストをマスクとしてグラズマドラ
イエッチング装置にてポリシリコンt−/4ターニング
することにより、ゲート酸化膜3上の一部に前記r −
計電極4を、またフィールド酸化膜2上に前記ワード線
5を形成する。続いて、ゲート電極4をマスクにしてリ
ンをドーズ量I X 10” 〜2 X 1013cm
″″2程度で基板lのアクティブ領域にイオン注入する
ことにより、ゲート電極4両側の基板l内に第1図(b
)に示すN−拡散層6m、6bfe形成する。
5〜5 X 10”m−”のPをシリコン基板lの表面
部に選択酸化法を用いて選択的にフィールド酸化膜2を
形成した後、アクティブ領域の基板1表面にMO8型ス
イツチングトランジスタのP−ト酸化膜3を厚さ20n
m程度に形成する。次いで、同スイツチングトランソス
タのゲート電極4とワード線5を形成するためにポリシ
リコンをCVD法により全面に400nm程度の膜厚で
堆積させ、それに導電性を持たせるためにリンを1×1
0町13以上の高濃度でドーグし、その後ホトリソグラ
フィ技術を用いてレソストをマスクとしてグラズマドラ
イエッチング装置にてポリシリコンt−/4ターニング
することにより、ゲート酸化膜3上の一部に前記r −
計電極4を、またフィールド酸化膜2上に前記ワード線
5を形成する。続いて、ゲート電極4をマスクにしてリ
ンをドーズ量I X 10” 〜2 X 1013cm
″″2程度で基板lのアクティブ領域にイオン注入する
ことにより、ゲート電極4両側の基板l内に第1図(b
)に示すN−拡散層6m、6bfe形成する。
その後、第1図(b) K示すように全面にCVD法に
より酸化膜(SiOl)7を500nm程度堆積させる
。
より酸化膜(SiOl)7を500nm程度堆積させる
。
そして、その酸化膜7に対してリアクティブイオンエッ
チにより異方性エツチングを施すことにより、第1図(
c)に示すように残存酸化膜7からなるサイドウオール
7a、7bをr−)電極4およびワード線5の側壁に形
成する。そして今度は、ゲート電極4と、その側壁のサ
イドウオール7aをマスクとしてヒ素をドーズ量5XI
O”儒−2程度で基板lのアクティブ領域にイオン注入
することにより、ゲート電極4両側の基板l内に、r−
)電極4から離してN十拡散層8a、8bを形成するも
のであり、これにより前記N−拡散層6a、6bと相俟
ってゲート電極4の両側にはスイッチングトランジスタ
のLDD構造の一対の拡散層が形成される。
チにより異方性エツチングを施すことにより、第1図(
c)に示すように残存酸化膜7からなるサイドウオール
7a、7bをr−)電極4およびワード線5の側壁に形
成する。そして今度は、ゲート電極4と、その側壁のサ
イドウオール7aをマスクとしてヒ素をドーズ量5XI
O”儒−2程度で基板lのアクティブ領域にイオン注入
することにより、ゲート電極4両側の基板l内に、r−
)電極4から離してN十拡散層8a、8bを形成するも
のであり、これにより前記N−拡散層6a、6bと相俟
ってゲート電極4の両側にはスイッチングトランジスタ
のLDD構造の一対の拡散層が形成される。
続いて、同様にゲート電極4とサイドウオール7at−
マスクにして今度はメロンをドーズ量l×1OL2〜3
XIO”α−2程度で基板lのアクティブ領域にイオン
注入することにより、N+拡散層8m、8bの下に第1
図(d)に示すように、基板lより約1桁高い不純物濃
度のP型層9a、9bを形成する。
マスクにして今度はメロンをドーズ量l×1OL2〜3
XIO”α−2程度で基板lのアクティブ領域にイオン
注入することにより、N+拡散層8m、8bの下に第1
図(d)に示すように、基板lより約1桁高い不純物濃
度のP型層9a、9bを形成する。
その後、同図のように絶縁膜lOをCVD法で全面に堆
積させ、その絶縁膜lOとゲート電極酸化膜3に、中ヤ
ノダシタの下側電極とスイッチングトランジスタを接続
するためのコンタクトホール11をホトリソグラフィ技
術により一方のN十拡散層8b上にて開孔する。
積させ、その絶縁膜lOとゲート電極酸化膜3に、中ヤ
ノダシタの下側電極とスイッチングトランジスタを接続
するためのコンタクトホール11をホトリソグラフィ技
術により一方のN十拡散層8b上にて開孔する。
その後、第1図(e)に示す中ヤパシタの下側電極12
を形成するためのポリシリコンをCVD法で膜厚150
nm程度に全面に堆積させ、導電性を持たせるためにリ
ンをI X 10”cm−”以上の高濃度でドーグした
後、該4リシリコンをホトリソグラフィ技術を用いて・
臂ターニングすることKより、前記下側電極12を、前
記コンタクトホール1lt−通して前記一方のN十拡散
層8bK接続して絶縁膜i。
を形成するためのポリシリコンをCVD法で膜厚150
nm程度に全面に堆積させ、導電性を持たせるためにリ
ンをI X 10”cm−”以上の高濃度でドーグした
後、該4リシリコンをホトリソグラフィ技術を用いて・
臂ターニングすることKより、前記下側電極12を、前
記コンタクトホール1lt−通して前記一方のN十拡散
層8bK接続して絶縁膜i。
上に形成する・
その後、同図のキャパシタの誘電体層13を形成するた
めの窒化シリコン膜t−CvD法で膜厚12nm程度全
面に堆積させ、中ヤノ臂シタの耐圧向上のため、900
〜1000℃ウェット酸素雰囲気中でアニールする。続
いて、ギヤ/臂シタの上側電極14を形成するためのポ
リシリコンを膜厚15nm程度全面に堆積させ、導電性
を持たせるためにリンを1 X lo”cWI−’以上
の濃度でドーグし、その後ホトリソグラフィ技術を用い
てポリシリコンと窒化シリコン膜をノ々ターニングする
ことにより、前記誘電体層13および上側電極14t−
前記下側電極12上に、絶縁膜10上に延在して形成す
る。これによりキャノ4シタが形成される。
めの窒化シリコン膜t−CvD法で膜厚12nm程度全
面に堆積させ、中ヤノ臂シタの耐圧向上のため、900
〜1000℃ウェット酸素雰囲気中でアニールする。続
いて、ギヤ/臂シタの上側電極14を形成するためのポ
リシリコンを膜厚15nm程度全面に堆積させ、導電性
を持たせるためにリンを1 X lo”cWI−’以上
の濃度でドーグし、その後ホトリソグラフィ技術を用い
てポリシリコンと窒化シリコン膜をノ々ターニングする
ことにより、前記誘電体層13および上側電極14t−
前記下側電極12上に、絶縁膜10上に延在して形成す
る。これによりキャノ4シタが形成される。
その後、第1図(f)に示すように、全面に絶縁膜(酸
化シリコン膜)15を膜厚500〜11000n程度C
VD法により堆積させた後、該絶縁膜15と前記絶縁膜
lOおよびゲート酸化膜3に、スイッチングトランジス
タの他方のN十拡散層8aとビット線を接続するための
フンタクトホール16t−開孔させる。そして、そのコ
ンタクトホール16を通して他方のN+拡散層8aに接
続されるようにビット+1ill 7をアルミの蒸着と
パターニングにより前記絶縁膜15上に形成した後、全
面に保護膜18を形成する。以上で、スタックキャ/#
シタセル構造のダイナミックRAMが完成する。
化シリコン膜)15を膜厚500〜11000n程度C
VD法により堆積させた後、該絶縁膜15と前記絶縁膜
lOおよびゲート酸化膜3に、スイッチングトランジス
タの他方のN十拡散層8aとビット線を接続するための
フンタクトホール16t−開孔させる。そして、そのコ
ンタクトホール16を通して他方のN+拡散層8aに接
続されるようにビット+1ill 7をアルミの蒸着と
パターニングにより前記絶縁膜15上に形成した後、全
面に保護膜18を形成する。以上で、スタックキャ/#
シタセル構造のダイナミックRAMが完成する。
このダイナミックRAMでは、スタックキャノダシタと
スイッチングトランジスタの接続部でらるN十拡散層8
bの下に、基板lより濃度の高いP型層9bが形成され
ているので、メモリの動作時K。
スイッチングトランジスタの接続部でらるN十拡散層8
bの下に、基板lより濃度の高いP型層9bが形成され
ているので、メモリの動作時K。
N′拡散層8bから基板l側への空乏層の拡がりが抑え
られ、そのために、基板lにα粒子が進入した際に発生
するキャリアが空乏層を通してN+拡散層8bK流れ込
みにくくなるので、ソフトエラーの発生が抑えられる。
られ、そのために、基板lにα粒子が進入した際に発生
するキャリアが空乏層を通してN+拡散層8bK流れ込
みにくくなるので、ソフトエラーの発生が抑えられる。
(発明の効果)
以上詳述したようKこの発明の製造方法によれば、スイ
ッチングトランジスタの拡散層下に、基板よりも不純物
濃度の高い、基板と同一導電をの拡散層を形成したので
、ソフトエラーの発生f:確実に抑えることができる。
ッチングトランジスタの拡散層下に、基板よりも不純物
濃度の高い、基板と同一導電をの拡散層を形成したので
、ソフトエラーの発生f:確実に抑えることができる。
また、上記実施例のように、P−計電極とサイドウオー
ルをマスクにしてイオン注入により基板と同一導電をの
拡散層の形成を行えば、該拡散層がチャネル側に入り込
まないので、トランジスタのしきい値電圧などの特性に
影響を与えることなく前記拡散層の形成が可能となる。
ルをマスクにしてイオン注入により基板と同一導電をの
拡散層の形成を行えば、該拡散層がチャネル側に入り込
まないので、トランジスタのしきい値電圧などの特性に
影響を与えることなく前記拡散層の形成が可能となる。
第1図は仁の発明の半導体メモリ装置の製造方法の一実
施例を示す工程断面図である。 l・・・P型シリコン基板、3・・・ゲート酸化膜、4
−P −)電極、6a、6b−N+拡散層、7a、7b
・・・サイドウオール、8a、8b・・・N+拡散層、
9a。 9b・・・P型層、10・・・絶縁膜、11・・・コン
タクトホール、12・・・下側電極、13・・・誘電体
層、14・・・上側電極。 本発明一実施例の製造工程断面図 第1 図 本発明−実施例の製造工程断面図 第1図 4 =ゲート電極 lI:コンタクトホール 12!7側電極 13:誘電体層 +4 +上側電極 本発明一実施例の製造工程断面図 第1図
施例を示す工程断面図である。 l・・・P型シリコン基板、3・・・ゲート酸化膜、4
−P −)電極、6a、6b−N+拡散層、7a、7b
・・・サイドウオール、8a、8b・・・N+拡散層、
9a。 9b・・・P型層、10・・・絶縁膜、11・・・コン
タクトホール、12・・・下側電極、13・・・誘電体
層、14・・・上側電極。 本発明一実施例の製造工程断面図 第1 図 本発明−実施例の製造工程断面図 第1図 4 =ゲート電極 lI:コンタクトホール 12!7側電極 13:誘電体層 +4 +上側電極 本発明一実施例の製造工程断面図 第1図
Claims (2)
- (1)(a)第1導電型の半導体基板上にゲート絶縁膜
を挾んでスイツチングトランジスタのゲート電極を形成
する工程と、 (b)そのゲート電極両側の基板内に、第2導電型不純
物のイオン注入により、スイツチングトランジスタの拡
散層を形成する工程と、 (c)続いて前記基板の前記拡散層下に、基板と同一導
電型の基板より高濃度の拡散層を形成する工程と、 (d)その後、基板上の全面に絶縁膜を形成し、コンタ
クトホールを開けた後、該コンタクトホールを通して前
記スイツチングトランジスタの一方の拡散層に接続され
るようにスタックキャパシタの下側電極を絶縁膜上に形
成する工程と、 (e)その下側電極表面にスタツクキヤパシタの誘電体
層を形成し、その上に同キャパシタの上側電極を形成す
る工程とを具備してなる半導体メモリ装置の製造方法。 - (2)スイツチングトランジスタの拡散層を形成する工
程は、まずゲート電極をマスクとして第2導電塵の不純
物をイオン注入により低濃度に基板に導入し、次いでゲ
ート電極の側壁にサイドウォール、を形成した後、該サ
イドウォールとゲート電極をマスクとして第2導電型の
不純物をイオン注入により高濃度に基板に導入する工程
からなり、次に同様にゲート電極とサイドウォールをマ
スクとして第1導電型の不純物をイオン注入により基板
内に高濃度に導入することにより、基板と同一導電型の
高濃度拡散層を形成することを特徴とする特許請求の範
囲第1項記載の半導体メモリ装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62277390A JPH01120862A (ja) | 1987-11-04 | 1987-11-04 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62277390A JPH01120862A (ja) | 1987-11-04 | 1987-11-04 | 半導体メモリ装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01120862A true JPH01120862A (ja) | 1989-05-12 |
Family
ID=17582867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62277390A Pending JPH01120862A (ja) | 1987-11-04 | 1987-11-04 | 半導体メモリ装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01120862A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
FR2673325A1 (fr) * | 1991-02-25 | 1992-08-28 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs avec un condensateur empile. |
-
1987
- 1987-11-04 JP JP62277390A patent/JPH01120862A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
FR2673325A1 (fr) * | 1991-02-25 | 1992-08-28 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs avec un condensateur empile. |
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