JPH01120862A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
- Publication number
- JPH01120862A JPH01120862A JP62277390A JP27739087A JPH01120862A JP H01120862 A JPH01120862 A JP H01120862A JP 62277390 A JP62277390 A JP 62277390A JP 27739087 A JP27739087 A JP 27739087A JP H01120862 A JPH01120862 A JP H01120862A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- diffusion layer
- switching transistor
- forming
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 33
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000000428 dust Substances 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 6
- 238000005530 etching Methods 0.000 abstract 1
- 239000002245 particle Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000219112 Cucumis Species 0.000 description 1
- 235000015510 Cucumis melo subsp melo Nutrition 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- FJJCIZWZNKZHII-UHFFFAOYSA-N [4,6-bis(cyanoamino)-1,3,5-triazin-2-yl]cyanamide Chemical compound N#CNC1=NC(NC#N)=NC(NC#N)=N1 FJJCIZWZNKZHII-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体メモリ装置、詳しくはＭＯＳダイナミ
ックランダムアクセスメモリ装置の製造方法に関する。
ックランダムアクセスメモリ装置の製造方法に関する。
・
（従来の技術）
半導体メモリ装置、特にＭ ＯＳ （Ｍｅｔａｌ ０ｘ
ｉｄｅＳ・ｍ１ａｏｎｄｕａｔｏｒ ）ダイナミックラ
ンダムアクセスメモ！ｊ（ＤＲＡＭ）は、高集積化が進
み、近年ではｌデッグ当り４メガビツトの大容量メモリ
も出現している。ＭＯ８ＤＲＡＭでは情報は、キヤ・臂
シタ内におる電荷の有無によって蓄えられており、その
電荷をビット線に放出しその電位変化を検出しているの
で、高集積化においては、キャパシタの縮小が最も重要
である。情報読み出しの際の電位変化の大きさは、キヤ
／＃シタの蓄積電荷量に比例し、動作マーノン、ノイズ
マーシンなどで最小電荷量が決定される。このため、キ
ヤ／４シタの蓄積電荷量を面積増大を伴わないで行う様
々な工夫がなされていることは周知の通りである。最小
電荷量を決定する最も大きな要因は、α粒子の基板への
入射により発生する多数の電子・正孔対が蓄積電荷を敬
重する、いわゆるン７トエラー現象でらる。
ｉｄｅＳ・ｍ１ａｏｎｄｕａｔｏｒ ）ダイナミックラ
ンダムアクセスメモ！ｊ（ＤＲＡＭ）は、高集積化が進
み、近年ではｌデッグ当り４メガビツトの大容量メモリ
も出現している。ＭＯ８ＤＲＡＭでは情報は、キヤ・臂
シタ内におる電荷の有無によって蓄えられており、その
電荷をビット線に放出しその電位変化を検出しているの
で、高集積化においては、キャパシタの縮小が最も重要
である。情報読み出しの際の電位変化の大きさは、キヤ
／＃シタの蓄積電荷量に比例し、動作マーノン、ノイズ
マーシンなどで最小電荷量が決定される。このため、キ
ヤ／４シタの蓄積電荷量を面積増大を伴わないで行う様
々な工夫がなされていることは周知の通りである。最小
電荷量を決定する最も大きな要因は、α粒子の基板への
入射により発生する多数の電子・正孔対が蓄積電荷を敬
重する、いわゆるン７トエラー現象でらる。
このソフトエラー耐性を高めたメモリセルとして、例え
ば特開昭５３−１０８３９２号公報に開示されるように
スタック中ヤノ９シタセルが提案されている。
ば特開昭５３−１０８３９２号公報に開示されるように
スタック中ヤノ９シタセルが提案されている。
このメモリセルでは、中ヤパシタの大部分が基板上へ積
み上げて形成されているため、基本的にはソフトエラー
に強い構造となっている。
み上げて形成されているため、基本的にはソフトエラー
に強い構造となっている。
（発明が解決しようとする問題点）
しかるに、上記構成のスタックキャパシタセル構造のダ
イナミックＲＡＭでは、キャパシタが、スイッチングト
ランジスタの拡散層で該スイッチングトランジスタと接
続されているため、基板中にα粒子が進入する際に発生
する中ヤリアが、この拡散層に流れ込み、ソフトエラー
を起しやすいという欠陥があった。
イナミックＲＡＭでは、キャパシタが、スイッチングト
ランジスタの拡散層で該スイッチングトランジスタと接
続されているため、基板中にα粒子が進入する際に発生
する中ヤリアが、この拡散層に流れ込み、ソフトエラー
を起しやすいという欠陥があった。
この発明は、以上述べたスタックギヤ／９シタセル構造
のダイナミックＲＡＭにおけるソフトエラーの発生を低
く抑える優れた半導体メモリ装置の製造方法を提供する
ことを目的とする。
のダイナミックＲＡＭにおけるソフトエラーの発生を低
く抑える優れた半導体メモリ装置の製造方法を提供する
ことを目的とする。
（問題点を解決するための手段）
この発明は、スタックキャパシタセル構造のダイナミッ
クＲＡＭの製造方法において、基板内にスイッチングト
ランジスタの拡散層を形成した後に、該拡散層の下に、
基板よりも不純物濃度の高い、基板と同一導電型の拡散
層を形成するものである。
クＲＡＭの製造方法において、基板内にスイッチングト
ランジスタの拡散層を形成した後に、該拡散層の下に、
基板よりも不純物濃度の高い、基板と同一導電型の拡散
層を形成するものである。
（作用）
上記のようにスイッチングトランジスタの拡散層の下に
、基板よりも高濃度の、基板と同−導電屋の拡散層を形
成すると、メモリーの動作時に、スイッチングトランジ
スタの拡散層から基板側への空乏層の拡がりが抑えられ
る。そのために、基板にα粒子が進入した際に発生する
キャリアが空乏層を通してスイッチングトランジスタの
拡散層に流れ込みにくくなり、ソフトエ２−の発生が抑
えられる。
、基板よりも高濃度の、基板と同−導電屋の拡散層を形
成すると、メモリーの動作時に、スイッチングトランジ
スタの拡散層から基板側への空乏層の拡がりが抑えられ
る。そのために、基板にα粒子が進入した際に発生する
キャリアが空乏層を通してスイッチングトランジスタの
拡散層に流れ込みにくくなり、ソフトエ２−の発生が抑
えられる。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず第１図（ａ）に示すように、不純物濃度ｌＸｌ０１
５〜５ Ｘ １０”ｍ−”のＰをシリコン基板ｌの表面
部に選択酸化法を用いて選択的にフィールド酸化膜２を
形成した後、アクティブ領域の基板１表面にＭＯ８型ス
イツチングトランジスタのＰ−ト酸化膜３を厚さ２０ｎ
ｍ程度に形成する。次いで、同スイツチングトランソス
タのゲート電極４とワード線５を形成するためにポリシ
リコンをＣＶＤ法により全面に４００ｎｍ程度の膜厚で
堆積させ、それに導電性を持たせるためにリンを１×１
０町１３以上の高濃度でドーグし、その後ホトリソグラ
フィ技術を用いてレソストをマスクとしてグラズマドラ
イエッチング装置にてポリシリコンｔ−／４ターニング
することにより、ゲート酸化膜３上の一部に前記ｒ −
計電極４を、またフィールド酸化膜２上に前記ワード線
５を形成する。続いて、ゲート電極４をマスクにしてリ
ンをドーズ量Ｉ Ｘ １０” 〜２ Ｘ １０１３ｃｍ
″″２程度で基板ｌのアクティブ領域にイオン注入する
ことにより、ゲート電極４両側の基板ｌ内に第１図（ｂ
）に示すＮ−拡散層６ｍ、６ｂｆｅ形成する。
５〜５ Ｘ １０”ｍ−”のＰをシリコン基板ｌの表面
部に選択酸化法を用いて選択的にフィールド酸化膜２を
形成した後、アクティブ領域の基板１表面にＭＯ８型ス
イツチングトランジスタのＰ−ト酸化膜３を厚さ２０ｎ
ｍ程度に形成する。次いで、同スイツチングトランソス
タのゲート電極４とワード線５を形成するためにポリシ
リコンをＣＶＤ法により全面に４００ｎｍ程度の膜厚で
堆積させ、それに導電性を持たせるためにリンを１×１
０町１３以上の高濃度でドーグし、その後ホトリソグラ
フィ技術を用いてレソストをマスクとしてグラズマドラ
イエッチング装置にてポリシリコンｔ−／４ターニング
することにより、ゲート酸化膜３上の一部に前記ｒ −
計電極４を、またフィールド酸化膜２上に前記ワード線
５を形成する。続いて、ゲート電極４をマスクにしてリ
ンをドーズ量Ｉ Ｘ １０” 〜２ Ｘ １０１３ｃｍ
″″２程度で基板ｌのアクティブ領域にイオン注入する
ことにより、ゲート電極４両側の基板ｌ内に第１図（ｂ
）に示すＮ−拡散層６ｍ、６ｂｆｅ形成する。
その後、第１図（ｂ） Ｋ示すように全面にＣＶＤ法に
より酸化膜（ＳｉＯｌ）７を５００ｎｍ程度堆積させる
。
より酸化膜（ＳｉＯｌ）７を５００ｎｍ程度堆積させる
。
そして、その酸化膜７に対してリアクティブイオンエッ
チにより異方性エツチングを施すことにより、第１図（
ｃ）に示すように残存酸化膜７からなるサイドウオール
７ａ、７ｂをｒ−）電極４およびワード線５の側壁に形
成する。そして今度は、ゲート電極４と、その側壁のサ
イドウオール７ａをマスクとしてヒ素をドーズ量５ＸＩ
Ｏ”儒−２程度で基板ｌのアクティブ領域にイオン注入
することにより、ゲート電極４両側の基板ｌ内に、ｒ−
）電極４から離してＮ十拡散層８ａ、８ｂを形成するも
のであり、これにより前記Ｎ−拡散層６ａ、６ｂと相俟
ってゲート電極４の両側にはスイッチングトランジスタ
のＬＤＤ構造の一対の拡散層が形成される。
チにより異方性エツチングを施すことにより、第１図（
ｃ）に示すように残存酸化膜７からなるサイドウオール
７ａ、７ｂをｒ−）電極４およびワード線５の側壁に形
成する。そして今度は、ゲート電極４と、その側壁のサ
イドウオール７ａをマスクとしてヒ素をドーズ量５ＸＩ
Ｏ”儒−２程度で基板ｌのアクティブ領域にイオン注入
することにより、ゲート電極４両側の基板ｌ内に、ｒ−
）電極４から離してＮ十拡散層８ａ、８ｂを形成するも
のであり、これにより前記Ｎ−拡散層６ａ、６ｂと相俟
ってゲート電極４の両側にはスイッチングトランジスタ
のＬＤＤ構造の一対の拡散層が形成される。
続いて、同様にゲート電極４とサイドウオール７ａｔ−
マスクにして今度はメロンをドーズ量ｌ×１ＯＬ２〜３
ＸＩＯ”α−２程度で基板ｌのアクティブ領域にイオン
注入することにより、Ｎ＋拡散層８ｍ、８ｂの下に第１
図（ｄ）に示すように、基板ｌより約１桁高い不純物濃
度のＰ型層９ａ、９ｂを形成する。
マスクにして今度はメロンをドーズ量ｌ×１ＯＬ２〜３
ＸＩＯ”α−２程度で基板ｌのアクティブ領域にイオン
注入することにより、Ｎ＋拡散層８ｍ、８ｂの下に第１
図（ｄ）に示すように、基板ｌより約１桁高い不純物濃
度のＰ型層９ａ、９ｂを形成する。
その後、同図のように絶縁膜ｌＯをＣＶＤ法で全面に堆
積させ、その絶縁膜ｌＯとゲート電極酸化膜３に、中ヤ
ノダシタの下側電極とスイッチングトランジスタを接続
するためのコンタクトホール１１をホトリソグラフィ技
術により一方のＮ十拡散層８ｂ上にて開孔する。
積させ、その絶縁膜ｌＯとゲート電極酸化膜３に、中ヤ
ノダシタの下側電極とスイッチングトランジスタを接続
するためのコンタクトホール１１をホトリソグラフィ技
術により一方のＮ十拡散層８ｂ上にて開孔する。
その後、第１図（ｅ）に示す中ヤパシタの下側電極１２
を形成するためのポリシリコンをＣＶＤ法で膜厚１５０
ｎｍ程度に全面に堆積させ、導電性を持たせるためにリ
ンをＩ Ｘ １０”ｃｍ−”以上の高濃度でドーグした
後、該４リシリコンをホトリソグラフィ技術を用いて・
臂ターニングすることＫより、前記下側電極１２を、前
記コンタクトホール１ｌｔ−通して前記一方のＮ十拡散
層８ｂＫ接続して絶縁膜ｉ。
を形成するためのポリシリコンをＣＶＤ法で膜厚１５０
ｎｍ程度に全面に堆積させ、導電性を持たせるためにリ
ンをＩ Ｘ １０”ｃｍ−”以上の高濃度でドーグした
後、該４リシリコンをホトリソグラフィ技術を用いて・
臂ターニングすることＫより、前記下側電極１２を、前
記コンタクトホール１ｌｔ−通して前記一方のＮ十拡散
層８ｂＫ接続して絶縁膜ｉ。
上に形成する・
その後、同図のキャパシタの誘電体層１３を形成するた
めの窒化シリコン膜ｔ−ＣｖＤ法で膜厚１２ｎｍ程度全
面に堆積させ、中ヤノ臂シタの耐圧向上のため、９００
〜１０００℃ウェット酸素雰囲気中でアニールする。続
いて、ギヤ／臂シタの上側電極１４を形成するためのポ
リシリコンを膜厚１５ｎｍ程度全面に堆積させ、導電性
を持たせるためにリンを１ Ｘ ｌｏ”ｃＷＩ−’以上
の濃度でドーグし、その後ホトリソグラフィ技術を用い
てポリシリコンと窒化シリコン膜をノ々ターニングする
ことにより、前記誘電体層１３および上側電極１４ｔ−
前記下側電極１２上に、絶縁膜１０上に延在して形成す
る。これによりキャノ４シタが形成される。
めの窒化シリコン膜ｔ−ＣｖＤ法で膜厚１２ｎｍ程度全
面に堆積させ、中ヤノ臂シタの耐圧向上のため、９００
〜１０００℃ウェット酸素雰囲気中でアニールする。続
いて、ギヤ／臂シタの上側電極１４を形成するためのポ
リシリコンを膜厚１５ｎｍ程度全面に堆積させ、導電性
を持たせるためにリンを１ Ｘ ｌｏ”ｃＷＩ−’以上
の濃度でドーグし、その後ホトリソグラフィ技術を用い
てポリシリコンと窒化シリコン膜をノ々ターニングする
ことにより、前記誘電体層１３および上側電極１４ｔ−
前記下側電極１２上に、絶縁膜１０上に延在して形成す
る。これによりキャノ４シタが形成される。
その後、第１図（ｆ）に示すように、全面に絶縁膜（酸
化シリコン膜）１５を膜厚５００〜１１０００ｎ程度Ｃ
ＶＤ法により堆積させた後、該絶縁膜１５と前記絶縁膜
ｌＯおよびゲート酸化膜３に、スイッチングトランジス
タの他方のＮ十拡散層８ａとビット線を接続するための
フンタクトホール１６ｔ−開孔させる。そして、そのコ
ンタクトホール１６を通して他方のＮ＋拡散層８ａに接
続されるようにビット＋１ｉｌｌ ７をアルミの蒸着と
パターニングにより前記絶縁膜１５上に形成した後、全
面に保護膜１８を形成する。以上で、スタックキャ／＃
シタセル構造のダイナミックＲＡＭが完成する。
化シリコン膜）１５を膜厚５００〜１１０００ｎ程度Ｃ
ＶＤ法により堆積させた後、該絶縁膜１５と前記絶縁膜
ｌＯおよびゲート酸化膜３に、スイッチングトランジス
タの他方のＮ十拡散層８ａとビット線を接続するための
フンタクトホール１６ｔ−開孔させる。そして、そのコ
ンタクトホール１６を通して他方のＮ＋拡散層８ａに接
続されるようにビット＋１ｉｌｌ ７をアルミの蒸着と
パターニングにより前記絶縁膜１５上に形成した後、全
面に保護膜１８を形成する。以上で、スタックキャ／＃
シタセル構造のダイナミックＲＡＭが完成する。
このダイナミックＲＡＭでは、スタックキャノダシタと
スイッチングトランジスタの接続部でらるＮ十拡散層８
ｂの下に、基板ｌより濃度の高いＰ型層９ｂが形成され
ているので、メモリの動作時Ｋ。
スイッチングトランジスタの接続部でらるＮ十拡散層８
ｂの下に、基板ｌより濃度の高いＰ型層９ｂが形成され
ているので、メモリの動作時Ｋ。
Ｎ′拡散層８ｂから基板ｌ側への空乏層の拡がりが抑え
られ、そのために、基板ｌにα粒子が進入した際に発生
するキャリアが空乏層を通してＮ＋拡散層８ｂＫ流れ込
みにくくなるので、ソフトエラーの発生が抑えられる。
られ、そのために、基板ｌにα粒子が進入した際に発生
するキャリアが空乏層を通してＮ＋拡散層８ｂＫ流れ込
みにくくなるので、ソフトエラーの発生が抑えられる。
（発明の効果）
以上詳述したようＫこの発明の製造方法によれば、スイ
ッチングトランジスタの拡散層下に、基板よりも不純物
濃度の高い、基板と同一導電をの拡散層を形成したので
、ソフトエラーの発生ｆ：確実に抑えることができる。
ッチングトランジスタの拡散層下に、基板よりも不純物
濃度の高い、基板と同一導電をの拡散層を形成したので
、ソフトエラーの発生ｆ：確実に抑えることができる。
また、上記実施例のように、Ｐ−計電極とサイドウオー
ルをマスクにしてイオン注入により基板と同一導電をの
拡散層の形成を行えば、該拡散層がチャネル側に入り込
まないので、トランジスタのしきい値電圧などの特性に
影響を与えることなく前記拡散層の形成が可能となる。
ルをマスクにしてイオン注入により基板と同一導電をの
拡散層の形成を行えば、該拡散層がチャネル側に入り込
まないので、トランジスタのしきい値電圧などの特性に
影響を与えることなく前記拡散層の形成が可能となる。
第１図は仁の発明の半導体メモリ装置の製造方法の一実
施例を示す工程断面図である。 ｌ・・・Ｐ型シリコン基板、３・・・ゲート酸化膜、４
−Ｐ −）電極、６ａ、６ｂ−Ｎ＋拡散層、７ａ、７ｂ
・・・サイドウオール、８ａ、８ｂ・・・Ｎ＋拡散層、
９ａ。 ９ｂ・・・Ｐ型層、１０・・・絶縁膜、１１・・・コン
タクトホール、１２・・・下側電極、１３・・・誘電体
層、１４・・・上側電極。 本発明一実施例の製造工程断面図 第１ 図 本発明−実施例の製造工程断面図 第１図 ４ ＝ゲート電極 ｌＩ：コンタクトホール １２！７側電極 １３：誘電体層 ＋４ ＋上側電極 本発明一実施例の製造工程断面図 第１図
施例を示す工程断面図である。 ｌ・・・Ｐ型シリコン基板、３・・・ゲート酸化膜、４
−Ｐ −）電極、６ａ、６ｂ−Ｎ＋拡散層、７ａ、７ｂ
・・・サイドウオール、８ａ、８ｂ・・・Ｎ＋拡散層、
９ａ。 ９ｂ・・・Ｐ型層、１０・・・絶縁膜、１１・・・コン
タクトホール、１２・・・下側電極、１３・・・誘電体
層、１４・・・上側電極。 本発明一実施例の製造工程断面図 第１ 図 本発明−実施例の製造工程断面図 第１図 ４ ＝ゲート電極 ｌＩ：コンタクトホール １２！７側電極 １３：誘電体層 ＋４ ＋上側電極 本発明一実施例の製造工程断面図 第１図
Claims (2)
- （１）（ａ）第１導電型の半導体基板上にゲート絶縁膜
を挾んでスイツチングトランジスタのゲート電極を形成
する工程と、 （ｂ）そのゲート電極両側の基板内に、第２導電型不純
物のイオン注入により、スイツチングトランジスタの拡
散層を形成する工程と、 （ｃ）続いて前記基板の前記拡散層下に、基板と同一導
電型の基板より高濃度の拡散層を形成する工程と、 （ｄ）その後、基板上の全面に絶縁膜を形成し、コンタ
クトホールを開けた後、該コンタクトホールを通して前
記スイツチングトランジスタの一方の拡散層に接続され
るようにスタックキャパシタの下側電極を絶縁膜上に形
成する工程と、 （ｅ）その下側電極表面にスタツクキヤパシタの誘電体
層を形成し、その上に同キャパシタの上側電極を形成す
る工程とを具備してなる半導体メモリ装置の製造方法。 - （２）スイツチングトランジスタの拡散層を形成する工
程は、まずゲート電極をマスクとして第２導電塵の不純
物をイオン注入により低濃度に基板に導入し、次いでゲ
ート電極の側壁にサイドウォール、を形成した後、該サ
イドウォールとゲート電極をマスクとして第２導電型の
不純物をイオン注入により高濃度に基板に導入する工程
からなり、次に同様にゲート電極とサイドウォールをマ
スクとして第１導電型の不純物をイオン注入により基板
内に高濃度に導入することにより、基板と同一導電型の
高濃度拡散層を形成することを特徴とする特許請求の範
囲第１項記載の半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277390A JPH01120862A (ja) | 1987-11-04 | 1987-11-04 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62277390A JPH01120862A (ja) | 1987-11-04 | 1987-11-04 | 半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01120862A true JPH01120862A (ja) | 1989-05-12 |
Family
ID=17582867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277390A Pending JPH01120862A (ja) | 1987-11-04 | 1987-11-04 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01120862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| FR2673325A1 (fr) * | 1991-02-25 | 1992-08-28 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs avec un condensateur empile. |
-
1987
- 1987-11-04 JP JP62277390A patent/JPH01120862A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| FR2673325A1 (fr) * | 1991-02-25 | 1992-08-28 | Samsung Electronics Co Ltd | Dispositif de memoire a semiconducteurs avec un condensateur empile. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5434812A (en) | Method for fabricating stacked capacitors with increased capacitance in a DRAM cell | |
| JPH0294471A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS602784B2 (ja) | 半導体記憶装置 | |
| JPS61179568A (ja) | 半導体記憶装置の製造方法 | |
| US5017982A (en) | Capacitor in semiconductor device | |
| JPS5856268B2 (ja) | 半導体装置の製造方法 | |
| JPH03139882A (ja) | 半導体記憶装置の製造方法 | |
| JPH02312270A (ja) | Ｄｒａｍセル及びその製造方法 | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JPH01120862A (ja) | 半導体メモリ装置の製造方法 | |
| JPS60224260A (ja) | 半導体記憶装置 | |
| JPS62200755A (ja) | 半導体装置の製造方法 | |
| JPS61107768A (ja) | 半導体記憶装置 | |
| JPH01143350A (ja) | 半導体記憶装置 | |
| JPH02129956A (ja) | 半導体メモリ素子の製造方法 | |
| JPH0344068A (ja) | 半導体装置の製造方法 | |
| JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
| JPH06125052A (ja) | 半導体記憶装置の製造方法 | |
| JPS6138867B2 (ja) | ||
| JP3354333B2 (ja) | 半導体記憶装置 | |
| JPH0284765A (ja) | 半導体メモリ装置およびその製造方法 | |
| JP2740543B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH0456160A (ja) | 半導体装置 | |
| JPH0364967A (ja) | 半導体装置の製造方法 | |
| JP3071274B2 (ja) | 半導体メモリ装置およびその製造方法 |