JPH05198761A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05198761A JPH05198761A JP4010193A JP1019392A JPH05198761A JP H05198761 A JPH05198761 A JP H05198761A JP 4010193 A JP4010193 A JP 4010193A JP 1019392 A JP1019392 A JP 1019392A JP H05198761 A JPH05198761 A JP H05198761A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diffusion layer
- type
- mos transistor
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【構成】半導体基板１０１上に形成されたＭＯＳ型トラ
ンジスタに於て、トランジスタのゲート電極１０３が少
なくとも２本以上平行に形成されており、前記２本以上
平行に形成されたＭＯＳ型トランジスタのゲート電極間
に形成された、ＭＯＳ型トランジスタのソース領域とな
る前記拡散層が、浅い拡散層１０４と深い拡散層１０８
の二層構造で形成されることを特徴とする半導体装置。 【効果】 本発明は拡散層の構造を二重にすることによ
り拡散層抵抗を下げ、トランジスタの能力の低下による
記憶セル部の動作の不安定性や動作速度の低下を防ぎ、
より信頼性の高い半導体装置を供給することができる。
ンジスタに於て、トランジスタのゲート電極１０３が少
なくとも２本以上平行に形成されており、前記２本以上
平行に形成されたＭＯＳ型トランジスタのゲート電極間
に形成された、ＭＯＳ型トランジスタのソース領域とな
る前記拡散層が、浅い拡散層１０４と深い拡散層１０８
の二層構造で形成されることを特徴とする半導体装置。 【効果】 本発明は拡散層の構造を二重にすることによ
り拡散層抵抗を下げ、トランジスタの能力の低下による
記憶セル部の動作の不安定性や動作速度の低下を防ぎ、
より信頼性の高い半導体装置を供給することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、とりわけＭ
ＯＳ型またはＭＩＳ型半導体装置の製造方法に関する。
ＯＳ型またはＭＩＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年半導体装置、とりわけ半導体記憶装
置はますます微細化、高集積化されてきている。そのた
め個々のＭＯＳ型（ＭＩＳ型）トランジスタの間隔やコ
ンタクトホールの寸法までもサブミクロン領域まで微細
化してきている。ここで図２のようなスタティックＲＡ
Ｍ（以下ＳＲＡＭ）のメモリーセルの一部を示す平面
図、図３は前記図２のＡーＢ間の断面図を示す。
置はますます微細化、高集積化されてきている。そのた
め個々のＭＯＳ型（ＭＩＳ型）トランジスタの間隔やコ
ンタクトホールの寸法までもサブミクロン領域まで微細
化してきている。ここで図２のようなスタティックＲＡ
Ｍ（以下ＳＲＡＭ）のメモリーセルの一部を示す平面
図、図３は前記図２のＡーＢ間の断面図を示す。
【０００３】図２に於て、第１導電型の不純物を含む半
導体基板２０１上に熱酸化法により第１絶縁膜層２０２
を形成する。前記第１絶縁膜層２０２上にＣＶＤ法によ
り形成したポリシリコン膜を堆積させ、前記ポリシリコ
ン膜をフォトレジストを用いパターニングし、ドライエ
ッチする事によりポリシリコン配線層２０３を形成す
る。フォトレジストを硫酸剥離により除去し前記ポリシ
リコン配線層２０３をマスクにし、イオン打ち込み法に
より第２導電型不純物を注入し熱拡散させることにより
拡散層２０４を形成する。次にＣＶＤ法を用い前記第１
導電型の不純物を含む半導体基板１上全面に第２絶縁膜
層２０５を形成する。次に前記拡散層２０４と前記絶縁
膜層２０５上に形成される配線層とのコンタクトを取る
ためにフォトレジストを用いパターニングし、ドライエ
ッチする事により前記絶縁膜層２０５に開孔部２０６を
形成する。そして最後にスパッタリング法を用いアルミ
ニュウムを堆積させフォトレジストを用いパターニング
しドライエッチすることでアルミニュウム配線層２０７
を形成する。
導体基板２０１上に熱酸化法により第１絶縁膜層２０２
を形成する。前記第１絶縁膜層２０２上にＣＶＤ法によ
り形成したポリシリコン膜を堆積させ、前記ポリシリコ
ン膜をフォトレジストを用いパターニングし、ドライエ
ッチする事によりポリシリコン配線層２０３を形成す
る。フォトレジストを硫酸剥離により除去し前記ポリシ
リコン配線層２０３をマスクにし、イオン打ち込み法に
より第２導電型不純物を注入し熱拡散させることにより
拡散層２０４を形成する。次にＣＶＤ法を用い前記第１
導電型の不純物を含む半導体基板１上全面に第２絶縁膜
層２０５を形成する。次に前記拡散層２０４と前記絶縁
膜層２０５上に形成される配線層とのコンタクトを取る
ためにフォトレジストを用いパターニングし、ドライエ
ッチする事により前記絶縁膜層２０５に開孔部２０６を
形成する。そして最後にスパッタリング法を用いアルミ
ニュウムを堆積させフォトレジストを用いパターニング
しドライエッチすることでアルミニュウム配線層２０７
を形成する。
【０００４】
【発明が解決しようとする課題】そこで、前記のような
構造をもつ半導体記憶装置の記憶セル部に於いて素子を
微細化しようとして図２の如く隣接した前記ポリシリコ
ン配線層２０３の距離を短くした場合、前記隣接した前
記ポリシリコン配線層２０３間に形成される前記拡散層
２０４の抵抗が高くなる。
構造をもつ半導体記憶装置の記憶セル部に於いて素子を
微細化しようとして図２の如く隣接した前記ポリシリコ
ン配線層２０３の距離を短くした場合、前記隣接した前
記ポリシリコン配線層２０３間に形成される前記拡散層
２０４の抵抗が高くなる。
【０００５】またコンタクトホール２０６の開孔部も、
前記ポリシリコン配線層２０３の距離を短くしたために
前記ポリシリコン配線層２０３間に開孔する事ができな
くなり、前記拡散層２０４の前記開孔部２０６までの距
離が長くなるために、さらに前記拡散層の抵抗は高くな
る。
前記ポリシリコン配線層２０３の距離を短くしたために
前記ポリシリコン配線層２０３間に開孔する事ができな
くなり、前記拡散層２０４の前記開孔部２０６までの距
離が長くなるために、さらに前記拡散層の抵抗は高くな
る。
【０００６】上記のように、記憶セル部のトランジスタ
に高い抵抗が負荷されてしまうために前記トランジスタ
の動作速度が低下しまい、またトランジスタの能力が低
下するために記憶セル部の動作が不安定になる。
に高い抵抗が負荷されてしまうために前記トランジスタ
の動作速度が低下しまい、またトランジスタの能力が低
下するために記憶セル部の動作が不安定になる。
【０００７】
【課題を解決するための手段】多層配線を有する半導体
装置の配線構造に於て、第１導電型の不純物を含む半導
体基板上に形成された第１絶縁膜、前記第１絶縁膜上に
形成された第１導電膜からなる配線層、前記第１導電型
の不純物を含む半導体基板中に前記第１導電膜からなる
配線層に隣接して形成された拡散層を有する半導体装置
に於て、前記配線層によりＭＯＳ型トランジスタのゲー
ト電極が少なくとも２本以上平行に形成されており、前
記２本以上平行に形成されたＭＯＳ型トランジスタのゲ
ート電極間に形成された、ＭＯＳ型トランジスタのソー
ス領域となる前記拡散層が、浅い拡散層と深い拡散層の
二層構造で形成されることを特徴とする。
装置の配線構造に於て、第１導電型の不純物を含む半導
体基板上に形成された第１絶縁膜、前記第１絶縁膜上に
形成された第１導電膜からなる配線層、前記第１導電型
の不純物を含む半導体基板中に前記第１導電膜からなる
配線層に隣接して形成された拡散層を有する半導体装置
に於て、前記配線層によりＭＯＳ型トランジスタのゲー
ト電極が少なくとも２本以上平行に形成されており、前
記２本以上平行に形成されたＭＯＳ型トランジスタのゲ
ート電極間に形成された、ＭＯＳ型トランジスタのソー
ス領域となる前記拡散層が、浅い拡散層と深い拡散層の
二層構造で形成されることを特徴とする。
【０００８】
【実施例】以下、本発明の実施例を図を用い詳しく説明
する。
する。
【０００９】図１は本発明を適用して形成したＭＯＳ型
トランジスタの最終工程断面図である。なお図中の記号
について、１０１はＰ型シリコン基板、１０２は第１シ
リコン酸化膜層、１０３はポリシリコンゲート電極、１
０４は浅いＮ型拡散層、１０５は第２シリコン酸化膜
層、１０８は深いＮ型拡散層である。
トランジスタの最終工程断面図である。なお図中の記号
について、１０１はＰ型シリコン基板、１０２は第１シ
リコン酸化膜層、１０３はポリシリコンゲート電極、１
０４は浅いＮ型拡散層、１０５は第２シリコン酸化膜
層、１０８は深いＮ型拡散層である。
【００１０】まず比抵抗１０〜１００ΩのＰ型半導体基
板上に酸化雰囲気中で１０００℃、２０分の条件で２０
ｎｍ程度の第１シリコン酸化膜層１０２を形成する。次
にＣＶＤ法を用いポリシリコンを３００ｎｍ程度堆積さ
せ、フォトレジストを塗布し投影露光法を用い前記フォ
トレジストをパターニングした後に、Ｃ2Ｃｌ2Ｆ4、Ｃ
ＨＦ3等の弗素系のエッチングガスを用いドライエッチ
ングする事によりゲート電極１０３を形成する。硫酸剥
離することにより前記マスクに用いたフォトレジストを
除去し、次に前記ゲート電極１０３をマスクにしＮ型不
純物の例えば砒素を１×１０14〜１×１０16のドーズ
量、４０ｋｅＶ〜６０ｋｅＶの加速エネルギーでイオン
注入することによりまずＭＯＳ型トランジスタのソー
ス、ドレイン領域の浅いＮ型拡散層１０４を形成し、そ
の後フォトレジストを塗布し投影露光法を用い前記フォ
トレジストをパターニングしＭＯＳ型トランジスタのソ
ース領域のみＮ型不純物の例えば砒素を１×１０14〜１
×１０16のドーズ量、７０ｋｅＶ〜１５０ｋｅＶの加速
エネルギーでイオン注入することでＭＯＳ型トランジス
タのソース領域のみ深いＮ型不純物層１０８を形成す
る。次にＣＶＤ法を用い２００〜４００ｎｍ程度のシリ
コン酸化膜１０５を堆積させ、フォトレジストを塗布し
投影露光法を用い前記フォトレジストをパターニングし
た後に、ＣＨＦ3−Ｃ2Ｆ6等の弗素系エッチングガスを
用いコンタクトホールを開孔する。その後、スパッタリ
ング法を用い１０００ｎｍ程度のアルミニュウムを堆積
させ、ＢＣｌ3−Ｃ2Ｆ6等のエッチングガスを用いドラ
イエッチングする事により、アルミニュウム配線層を形
成する。
板上に酸化雰囲気中で１０００℃、２０分の条件で２０
ｎｍ程度の第１シリコン酸化膜層１０２を形成する。次
にＣＶＤ法を用いポリシリコンを３００ｎｍ程度堆積さ
せ、フォトレジストを塗布し投影露光法を用い前記フォ
トレジストをパターニングした後に、Ｃ2Ｃｌ2Ｆ4、Ｃ
ＨＦ3等の弗素系のエッチングガスを用いドライエッチ
ングする事によりゲート電極１０３を形成する。硫酸剥
離することにより前記マスクに用いたフォトレジストを
除去し、次に前記ゲート電極１０３をマスクにしＮ型不
純物の例えば砒素を１×１０14〜１×１０16のドーズ
量、４０ｋｅＶ〜６０ｋｅＶの加速エネルギーでイオン
注入することによりまずＭＯＳ型トランジスタのソー
ス、ドレイン領域の浅いＮ型拡散層１０４を形成し、そ
の後フォトレジストを塗布し投影露光法を用い前記フォ
トレジストをパターニングしＭＯＳ型トランジスタのソ
ース領域のみＮ型不純物の例えば砒素を１×１０14〜１
×１０16のドーズ量、７０ｋｅＶ〜１５０ｋｅＶの加速
エネルギーでイオン注入することでＭＯＳ型トランジス
タのソース領域のみ深いＮ型不純物層１０８を形成す
る。次にＣＶＤ法を用い２００〜４００ｎｍ程度のシリ
コン酸化膜１０５を堆積させ、フォトレジストを塗布し
投影露光法を用い前記フォトレジストをパターニングし
た後に、ＣＨＦ3−Ｃ2Ｆ6等の弗素系エッチングガスを
用いコンタクトホールを開孔する。その後、スパッタリ
ング法を用い１０００ｎｍ程度のアルミニュウムを堆積
させ、ＢＣｌ3−Ｃ2Ｆ6等のエッチングガスを用いドラ
イエッチングする事により、アルミニュウム配線層を形
成する。
【００１１】前記のような工程で半導体記憶装置の記憶
セル部に於いて、ＭＯＳ型トランジスタのソース部分の
み深い拡散層を形成した場合、前記ＭＯＳ型トランジス
タのソース部分が浅い拡散層のみの場合に比べ拡散層の
抵抗が減少し、微細化されたＭＯＳトランジスタの特性
を変化させることなく、前記トランジスタの動作速度を
低下させず、また記憶セル部の動作が不安定になること
もなくなる。
セル部に於いて、ＭＯＳ型トランジスタのソース部分の
み深い拡散層を形成した場合、前記ＭＯＳ型トランジス
タのソース部分が浅い拡散層のみの場合に比べ拡散層の
抵抗が減少し、微細化されたＭＯＳトランジスタの特性
を変化させることなく、前記トランジスタの動作速度を
低下させず、また記憶セル部の動作が不安定になること
もなくなる。
【００１２】また本発明では、浅いＮ型拡散層、深いＮ
型拡散層共に砒素を用いたが、浅い拡散層、深い拡散層
ともＮ型不純物としてリン、アンチモンを用いても良い
しこれらの不純物を組み合わせてもよい。また、本発明
ではＰ型半導体基板を用いたＮチャンネルＭＯＳトラン
ジスタについて記載しているが、もちろんＮ型半導体基
板を用いたＰチャンネルＭＯＳトランジスタでもよい。
またトランジスタ構造については、シングルドレイン構
造のＭＯＳトランジスタについて記載しているが、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型のＭ
ＯＳトランジスタ等の様々な構造のトランジスタにおい
ても広く適用できる。
型拡散層共に砒素を用いたが、浅い拡散層、深い拡散層
ともＮ型不純物としてリン、アンチモンを用いても良い
しこれらの不純物を組み合わせてもよい。また、本発明
ではＰ型半導体基板を用いたＮチャンネルＭＯＳトラン
ジスタについて記載しているが、もちろんＮ型半導体基
板を用いたＰチャンネルＭＯＳトランジスタでもよい。
またトランジスタ構造については、シングルドレイン構
造のＭＯＳトランジスタについて記載しているが、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型のＭ
ＯＳトランジスタ等の様々な構造のトランジスタにおい
ても広く適用できる。
【００１３】
【発明の効果】上述のように、本発明の拡散層を二層構
造にする形成方法によれば、微細化されたＭＯＳ型（Ｍ
ＩＳ型）トランジスタのソース領域を二重構造にしソー
ス領域のみ拡散層を深く形成することで拡散層の抵抗を
減少させる事ができるため、微細化されたＭＯＳトラン
ジスタの特性を変化させることなく、前記トランジスタ
の動作速度を低下させず、また記憶セル部の動作が不安
定になることもなくなるという効果がある。
造にする形成方法によれば、微細化されたＭＯＳ型（Ｍ
ＩＳ型）トランジスタのソース領域を二重構造にしソー
ス領域のみ拡散層を深く形成することで拡散層の抵抗を
減少させる事ができるため、微細化されたＭＯＳトラン
ジスタの特性を変化させることなく、前記トランジスタ
の動作速度を低下させず、また記憶セル部の動作が不安
定になることもなくなるという効果がある。
【図１】本発明の実施例を示す縦断断面図。
【図２】従来の半導体装置の多層配線構造を示す平面
図。
図。
【図３】図２のＡ−Ｂに沿った縦断断面図。
１０１ ・・・Ｐ型半導体基板 １０２ ・・・第１シリコン酸化膜層 １０３ ・・・ポリシリコンゲート電極 １０４ ・・・浅いＮ型拡散層 １０５ ・・・第２シリコン酸化膜層 １０８ ・・・深いＮ型拡散層 ２０１ ・・・第１導電型の不純物を含む半導体
基板 ２０２ ・・・第１絶縁膜層 ２０３ ・・・ポリシリコン配線層 ２０４ ・・・拡散層 ２０５ ・・・第２絶縁膜層 ２０６ ・・・開孔部 ２０７ ・・・アルミニュウム配線層
基板 ２０２ ・・・第１絶縁膜層 ２０３ ・・・ポリシリコン配線層 ２０４ ・・・拡散層 ２０５ ・・・第２絶縁膜層 ２０６ ・・・開孔部 ２０７ ・・・アルミニュウム配線層
Claims (1)
- 【請求項１】多層配線を有する半導体装置の配線構造に
於て、第１導電型の不純物を含む半導体基板上に形成さ
れた第１絶縁膜、前記第１絶縁膜上に形成された第１導
電膜からなる配線層、前記第１導電型の不純物を含む半
導体基板中に前記第１導電膜からなる配線層に隣接して
形成された拡散層を有する半導体装置に於て、前記配線
層によりＭＯＳ型トランジスタのゲート電極が少なくと
も２本以上平行に形成されており、前記２本以上平行に
形成されたＭＯＳ型トランジスタのゲート電極間に形成
された、ＭＯＳ型トランジスタのソース領域となる前記
拡散層が、浅い拡散層と深い拡散層の二層構造で形成さ
れることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010193A JPH05198761A (ja) | 1992-01-23 | 1992-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010193A JPH05198761A (ja) | 1992-01-23 | 1992-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198761A true JPH05198761A (ja) | 1993-08-06 |
Family
ID=11743457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010193A Pending JPH05198761A (ja) | 1992-01-23 | 1992-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198761A (ja) |
-
1992
- 1992-01-23 JP JP4010193A patent/JPH05198761A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |