JP3316332B2 - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
- Publication number
- JP3316332B2 JP3316332B2 JP04076595A JP4076595A JP3316332B2 JP 3316332 B2 JP3316332 B2 JP 3316332B2 JP 04076595 A JP04076595 A JP 04076595A JP 4076595 A JP4076595 A JP 4076595A JP 3316332 B2 JP3316332 B2 JP 3316332B2
- Authority
- JP
- Japan
- Prior art keywords
- separation groove
- pattern
- protective film
- island
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Element Separation (AREA)
Description
り合わせ技術を用いた高耐圧半導体装置の製造方法に関
する。
製造する場合、PN接合によって素子間分離を行うので
はなく、酸化膜(誘電体)によって分離を行う誘電体分
離構造が用いられている。その製造方法もいくつかの種
類があるが、本願出願人は特願平5ー298217号に
記載した手法を提案している。
る。 (1)図5Aを参照して、シリコン半導体基板1の表面
にU字型、V字型等の分離溝2を形成する。3はN+型
拡散層、4は酸化膜である。 (2)図5Bを参照して、スートと呼ばれる誘電体層5
を形成し、該誘電体層5よって支持基板6を貼り付け
る。
1表面を研磨して、図5Cに示すような素子形成用の島
領域7を形成する。 (4)図6Aを参照して、島領域7の表面を熱酸化して
酸化膜8を形成し、熱酸化膜8を形成できない分離溝2
の誘電体層5表面をポリシリコンからなる保護膜10で
被覆する。
エッチングして開口部分を形成し、不純物を拡散するた
めの拡散源9を形成し、前記開口部分を通して不純物を
島領域7の表面に選択拡散する。拡散源9つまり不純物
をドープした酸化膜(BSG等)は役目が終了した段階
で除去されるが、この時の沸酸系のエッチャントに対し
て誘電体層5は選択性に乏しく、大幅にエッチングされ
ることから、保護膜10は前記沸酸系のエッチャントか
ら誘電体層5を保護する防止する目的で設けている。
形のパターンで設計されるのが通常である。図7を参照
して、分離溝2で囲まれた領域が島領域7であり、保護
膜10は分離溝2のパターンに沿って一定の幅で島領域
7に重畳するように設計が成される。
2を形成する工程において、分離溝2のパターンが大き
くダレることが判明した。図8Aを参照して、島領域7
の4隅の部分は、島領域7が突起となり(山折り)、分
離溝2が90度折れ曲がった(谷折り)構造を持つ。分
離溝2のエッチングは異方性で行ったとしても完全な異
方性とは言えず、数パーセントの等方性エッチングが伴
うものである。そのため島領域7の4隅の部分ではエッ
チングが2つの辺2a、2bから同時に進行し、結局符
号2cで示すように角が丸まったような形状で加工され
るのである。
形状に沿って露出するので、時には図8Bに示すように
分離溝2が保護膜10を超えて島領域7の内側に進出
し、4隅に露出表面11を形成することになる。この様
な露出表面11が形成されると、上記したようにグラス
膜のエッチャントで誘電体層5がエッチングされ、図9
に示すように表面に急峻な溝12を形成するため、後の
アルミ配線工程で断線等を引き起こす要因になるという
欠点があった。
に鑑みなされたもので、島領域の4隅の部分を被覆する
保護膜を、丸めまたは面取りしたパターンで形成するこ
とにより、誘電体膜の露出表面を形成することのない、
半導体集積回路とその製造方法を提供するものである。
10が島領域7側に大きく延在しているので、分離溝2
の形状がダレても、ダレた部分まで保護膜10が誘電体
膜5を被覆することができる。よって誘電体膜の表面を
露出することがない。
明する。図1は本発明の半導体集積回路を示す平面図で
ある。素子形成用の島領域21は周囲を分離溝22で囲
むことにより形成され、且つ隣接する他の島領域21と
の素子間分離が成される。図1の分離溝22のパターン
はいわゆるCAD上での設計位置を示し、通常はそのプ
ロセスの最小設計線幅で設計される。この分離溝22に
沿うようにして表面をポリシリコンからなる保護膜23
が延在する。保護膜23は島領域21側にある程度の余
裕をもって延在する。分離溝22はBSG膜等の誘電体
によって埋没されている。
21のパターンが突起状となる角部24においては、保
護膜23が斜め45度の角度で島領域21と重畳した拡
張部25を形成する。形状は斜めに切り落とす面取りの
他、丸めた形状や多角形状にしても良く、要は角部24
でのオーバーラップ量L1が分離溝22の直線部分での
オーバーラップ量L2より大であればよい。オーバーラ
ップの幅と、拡張部25を形成する範囲は分離溝22の
パターンのダレを見ながらの経験則による。島領域21
の形状が内側に折れ曲がる部分26については、分離溝
22の島領域21側への進出が認められないので、保護
膜23の形状を変更する必要がない。保護膜23で囲ま
れた島領域21の表面が素子を形成するための活性領域
となる。
斜めに形成して拡張部25を設けるとにより、加工後の
分離溝22の表面の全てを保護膜23で被覆することが
できる。従って、分離溝22を埋める誘電体膜を露出さ
せることが無い。しかも、島領域21の角部24付近
は、表面に形成する回路素子の耐圧等の点から見ても余
裕を持つ領域であるから、拡張部25を設けた事による
島領域21の面積増大はない。
に説明する。 (1)図2Aを参照して、結晶方位100のN型半導体
基板30の表面に図1に示した分離溝22のパターンで
レジスト膜を形成し、基板30を選択的に異方性ドライ
エッチングを行うことにより分離溝22を形成する。分
離溝22の形状は、V字型、U字型等であり、深さは3
0〜80μである。完全な異方性を得ることができない
ので、角部24では図*に示すようにパターンがダレ
る。その後全表面にN型の拡散を行ってN+型層31を
形成する。N+型層31はバイポーラトランジスタで言
う埋め込み層としての機能を果たす。従ってN+型層3
1を形成してから分離溝22を形成しても良い。前記N
+型拡散時に表面をスチーム酸化して膜厚1〜5μの酸
化膜32を形成する。
成した面に、その表面が平坦となるように接着剤33を
形成する。この接着剤33は、BCl3ガスとシランガ
スとの反応によってCVD形成した、通常「スート」と
称するボロングラス(BSG)を用いる。もちろん、沸
酸系エッチャントに対して耐性の乏しい、常温で流動性
のある加熱硬化型または常温硬化型の接着剤であっても
よい。さらには、スピンオン塗布法などによる形成でも
良い。その後硝子やサファイヤ等のような絶縁性の基
板、ガリウムヒ素のような半絶縁性の基板、またはシリ
コン半導休基板(導電型は問わない)から成る平板状の
支持基板34を貼り付け、約1200℃、数十分の熱処
理で押圧加熱して半導体基板30と支持基板34とを接
着する。
支持基板34の接着面とは反対測の面を、接着剤33が
露出するように図2Bの図示点線の位置まで研削、ポリ
ッシュを行う。この工程で、周囲を接着剤33と酸化膜
32とで囲まれ分離された、回路素子形成のための複数
の島領域21が形成される。ためのアイランドとなる。
にスチーム酸化して島領域21表面に膜厚数百〜100
0オングストロームの酸化膜35を形成する。接着剤3
3表面は酸化されないので、酸化膜35はN+型層31
と酸化膜32の表面を合み島領域21の表面に形成され
る。 (5)図3Bを参照して、全面にノンドープの多結晶シ
リコン層をCVD堆積し、これをホトエッチングするこ
とにより接着剤33の露出表面を被覆する保護膜23を
形成する。保護膜23は接着剤33の端部から少なくと
もマスクずれの余裕分をもって島領域21の表面に延在
する。島領域21の角部24では、図1に示したように
重畳する量を大きくする。膜厚は数千オングストローム
である。その後、酸化膜35の膜圧を選択拡散に適した
厚みに増大させるため表面をスチーム酸化し、その膜圧
を2000〜5000オングストロームとする。
に不純物を選択拡散することにより回路素子を形成す
る。ここではベース拡散を例にして説明を進める。酸化
膜35をホトエッチングすることにより拡散窓を形成
し、全面にボロンの拡散源となるボロングラス膜36を
形成し、熱処理を加えることにより島領域21の表面に
初期拡散層としてのベース領域37を形成する。
ャントによりボロングラス膜36を除去する。この時、
保護膜23も弗酸系のエッチャントにさらされて若干エ
ッチングされるが、接着剤33は保護膜23にカバーさ
れるので、損傷を受けない。従来は損傷した島領域21
の角部24でも、本発明は拡張部25を設けたことによ
り接着剤33は保護される。
理してP型ベース領域37を形成し、上記(6)(7)
の工程を導電型を違えて同様に繰り返す事により、ベー
ス領域37の表面にN+型のエミッタ領域38を、島領
域21の表面にはコレクタコンタクト領域39を形成す
る。これでNPNトランジスタが形成される。続いてコ
ンタクトホールの形成、アルミ材料の形成とパターニン
グによって電極配線40を形成する。
気中の熱処理工程で酸化されて多結晶シリコンの表面が
酸化膜に変質する。変質した酸化膜は前記弗酸系エッチ
ャントにエッチングされるので、保護膜23の膜厚はこ
れらの全ての工程のエッチング工程に耐え得る厚みでな
ければならない。また、不可避的に酸化膜を形成する工
程が全て終了した時点で、保護膜23の全体が酸化膜に
変化するような膜厚とすれば好適である。
33の露出表面を保護膜23で保護しながら工程を進め
るので、分離溝22部分に段差が発生するという不具合
を防止できる。島領域21の角部24においても、保護
膜23に拡張部25を設けることによって同様に保護で
きる。さらに、保護膜23として多結晶シリコンを用い
ることにより、その後の工程で熱酸化膜に変換すること
ができるので、デバイス表面の全てを熱酸化膜で被覆で
き、パッシベーション効果が得られるものである。
ば、島領域21の角部24において接着剤33がエッチ
ングされるという従来の不具合を解消できる利点を有す
る。これにより、エッチング工程における接着剤33の
浸食を防止できるので、チップの表面に急峻な溝12を
形成せずに済む利点を有する。そして、本発明の製造方
法により高耐圧の半導休集積回路を簡素な工程で実現で
きるという利点を有する。
Claims (6)
- 【請求項1】 半導体素子を形成するための複数の島領
域と、 前記複数の島領域を各々囲む分離溝と、 前記分離溝を埋め、前記複数の島領域を共通の支持基板
に固定する誘電体層と、 前記分離溝のパターンに沿って前記誘電体層の表面を被
覆する保護膜とを具備し、前記保護膜が前記分離溝の角部で前記島領域側に拡張さ
れたパターンに形成され、前記分離溝のパターンのダレ
を前記保護膜で確実に被覆する ことを特徴とする半導体
集積回路。 - 【請求項2】 半導体素子を形成するための複数の島領
域と、 前記複数の島領域を各々囲む分離溝と、 前記分離溝を埋め、前記複数の島領域を共通の支持基板
に固定する接着剤と、 前記分離溝のパターンに沿って前記接着剤の表面を被覆
する保護膜とを具備し、前記保護膜が前記分離溝の角部で前記島領域側に拡張さ
れたパターンに形成され、前記分離溝のパターンのダレ
を前記保護膜で確実に被覆する ことを特徴とする半導体
集積回路。 - 【請求項3】 半導体素子を形成するための複数の島領
域と、 前記複数の島領域を各々囲む分離溝と、 前記半導体素子を形成するためのエッチング工程に曝さ
れた場合にエッチングされる素材からなり、前記分離溝
を埋める誘電体層と、 前記エッチング工程のエッチャントに対して選択性を有
する素材からなり、前記分離溝のパターンに沿って前記
誘電体層の表面を被覆する保護膜とを具備し、前記保護膜が前記分離溝の角部で前記島領域側に拡張さ
れたパターンに形成され、前記分離溝のパターンのダレ
を前記保護膜で確実に被覆する ことを特徴とする半導体
集積回路。 - 【請求項4】 半導体基板に分離用の溝を形成する工程
と、 前記溝を埋めるように接着剤を形成し、前記半導体基板
を支持基板に接着する工程と、 前記半導体基板の表面を前記接着剤の表面が露出するま
で厚みを低減して前記接着剤で分離された島領域を形成
する工程と、 前記溝に露出された接着剤の全表面を、前記溝のパター
ンに沿って前記島領域に重畳し、且つ前記溝の角部で前
記島領域側に拡張されたパターンに保護膜を形成し、前
記溝のパターンのダレを前記保護膜で確実に被覆する工
程と、 前記島領域の表面を被覆する酸化膜を開口し、不純物の
選択拡散を行うことを特徴とする半導体集積回路の製造
方法。 - 【請求項5】 前記接着剤がBSG(ボロン・シリケー
ト・グラス)膜であることを特徴と請求項4記載の半導
体集積回路の製造方法。 - 【請求項6】 前記保護膜がポリシリコンであることを
特徴とする請求項4記載の半導体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04076595A JP3316332B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04076595A JP3316332B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08236613A JPH08236613A (ja) | 1996-09-13 |
JP3316332B2 true JP3316332B2 (ja) | 2002-08-19 |
Family
ID=12589730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04076595A Expired - Fee Related JP3316332B2 (ja) | 1995-02-28 | 1995-02-28 | 半導体集積回路とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3316332B2 (ja) |
-
1995
- 1995-02-28 JP JP04076595A patent/JP3316332B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08236613A (ja) | 1996-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08250511A (ja) | パターン化されたベース結合をもつ二重ポリシリコンバイポーラトランジスタのための積み重ねられた障壁−拡散源およびエッチング障害物 | |
US7067347B2 (en) | Method of manufacturing optical semiconductor integrated circuit device | |
JP2745970B2 (ja) | 半導体装置の製造方法 | |
KR100314347B1 (ko) | 반도체장치및그제조방법 | |
EP0789403B1 (en) | Zener zap diode and method of manufacturing the same | |
JP3441259B2 (ja) | 半導体装置 | |
JP3316332B2 (ja) | 半導体集積回路とその製造方法 | |
JP3332037B2 (ja) | 基板の上表面に二つの自己整列型領域を定める方法 | |
JPS6324672A (ja) | 半導体装置の製造方法 | |
JP2812013B2 (ja) | 半導体装置の製造方法 | |
JP3402852B2 (ja) | 半導体集積回路とその製造方法 | |
JP3311445B2 (ja) | 高耐圧半導体集積回路の製造方法 | |
JP2680358B2 (ja) | 半導体素子の製造方法 | |
JP3342134B2 (ja) | 高耐圧半導体集積回路の製造方法 | |
JPS61172346A (ja) | 半導体集積回路装置 | |
JPH07235547A (ja) | 半導体集積回路の製造方法 | |
JP2000252290A (ja) | 半導体装置とその製造方法 | |
JP2940448B2 (ja) | 半導体集積回路 | |
JP3402843B2 (ja) | 半導体集積回路とその製造方法 | |
JP2845044B2 (ja) | 半導体装置 | |
JPH023242A (ja) | 半導体装置の製造方法 | |
JPH1174513A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP3316411B2 (ja) | 半導体集積回路装置 | |
JPH05129426A (ja) | 半導体装置の素子分離方法 | |
JPS6222266B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100607 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130607 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |