JP4276176B2 - 半導体装置の製造方法 - Google Patents

Description

この発明はフォトリソグラフィー技術に関し、例えば梁構造の可動部を有する加速度センサに適用することができる。

特許文献１には梁構造の可動部を有する加速度センサが紹介されている。加速度センサのセンサエレメント部は梁構造体の一部である可動電極と第１及び第２の固定電極と、静電気力相殺用固定電極を有している。センサエレメント部はキャップ基板の凹部で覆われて保護される一方、上記４つの電極と配線を介して接続される電極取り出し部がキャップ基板の凹部に覆われずに設けられている。

加速度センサの梁構造体は、予めこれを支える犠牲層を形成し、その上に導電層（例えばドープトポリシリコン）を形成してパターニングし、その後犠牲層を除去して、形成される。よって梁構造を搭載するシリコン基板とのコンタクトを取るための開口を、導電層を形成してから梁構造体と同じ側からフォトリソグラフィー技術を用いて形成する場合、導電層の厚さと犠牲層の厚さとの和程度の段差をフォトレジストが良好に覆う必要がある。ここで導電層はそれ自身が３．５〜４．０μｍ程度の厚さを有し、犠牲層も２．０〜２．５μｍ程度の厚さを有し、両者の厚さの和は５μｍを越える。よってかかる段差を良好に被覆するためにはフォトレジストの厚さを厚くすることが望ましい。

しかし一般にフォトレジストを厚く形成するとクラックが生じやすい。クラックを回避して厚いフォトレジストを形成するためには、フォトレジストを複数回に分けて塗布することが望ましい。また厚いフォトレジストをエッチングのマスクとして用いる場合には、当該エッチングにおけるエッチングレートの低下という問題も招来し、エッチングの回数を多く必要としてしまう。

なお、コンタクト孔の上部にテーパを設けたコンタクト孔の形成方法に関して特許文献２がある。また上層の金属配線を配設し易くするために複数種の層間膜を積層させ、平坦化し、かつその膜のエッチングレートの差を利用してコンタクト孔にテーパを設け、金属配線の被覆性を向上させる技術に関して特許文献３がある。

特開２００１−１１９０４０号公報 特開平８−２７４０６６号公報 特開平５−１９０６９０号公報

本発明は、半導体基板、例えば加速度センサを搭載するシリコン基板と接続される電極を形成するに際し、フォトレジストが覆う段差を低減する技術を提供することを目的とする。

本発明に係る半導体装置の第１の製造方法は、工程（ａ）乃至（ｉ）を備える。工程（ａ）においては半導体基板（１）上に設けられた絶縁層（２）の表面に配線（６１）を形成し、工程（ｂ）においては前記絶縁層を選択的に除去して前記半導体基板を露出させる第１開口（８０）を設け、工程（ｃ）においては前記工程（ｂ）の後、前記絶縁層の上方に、前記配線の央部を露出させる第２開口（８１）と、前記第１開口を含んでこれよりも広い第３開口（８３）とを有する犠牲層（４）を形成し、工程（ｄ）においては前記工程（ｃ）で得られた構造の全面に導電性半導体（５）を形成し、工程（ｅ）においては前記導電性半導体上に第１のマスク（３０１）を形成し、工程（ｆ）においては前記第１のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第１電極（５１）を形成し、工程（ｇ）においては前記工程（ｆ）で得られた構造の全面に導電膜（９）を形成し、工程（ｈ）においては前記導電膜を選択的に除去して前記第１開口において前記半導体基板と接触する第２電極（９０）を形成し、工程（ｉ）においては前記犠牲層を除去する。

本発明に係る半導体装置の第１の製造方法によれば、工程（ｄ）の前に工程（ｂ）を行うので、第１開口を行うためのエッチングマスクとなるフォトレジストを厚くする必要がない。

本発明に係る半導体装置の第２の製造方法は、工程（ａ）乃至（ｉ）を備える。工程（ａ）においては局所的に突出した凸部（１ａ）を有する半導体基板（１）の表面に、前記凸部を露出させる絶縁層（２）を形成し、工程（ｂ）においては前記絶縁層（２）の表面に配線（６１）を形成し、工程（ｃ）においては前記絶縁層の上方に、前記配線の央部を露出させる第１開口（８１）と、前記凸部の央部を露出させる第２開口（８３）とを有する犠牲層（４）を形成し、工程（ｄ）においては前記工程（ｃ）で得られた構造の全面に導電性半導体（５）を形成し、工程（ｅ）においては前記導電性半導体上に第１のマスク（３０１）を形成し、工程（ｆ）においては前記第１のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第１電極（５１）を形成し、工程（ｇ）においては前記工程（ｆ）で得られた構造の全面に導電膜（９）を形成し、工程（ｈ）においては前記導電膜を選択的に除去して前記凸部と接触する第２電極（９０）を形成し、工程（ｉ）においては前記犠牲層を除去する。

本発明に係る半導体装置の第２の製造方法によれば、第２電極を形成するための開口を形成しないので、厚いフォトレジストを必要としない。

本発明に係る半導体装置の第３の製造方法は、工程（ａ）乃至（ｉ）を備える。工程（ａ）においては半導体基板（１）上に絶縁層（２）を形成し、工程（ｂ）においては前記絶縁層の上方に、第１開口（８３）を有する第１犠牲層（４）を形成し、工程（ｃ）においては前記犠牲層上に第１電極（５１，５３ｃ）を形成し、工程（ｄ）においては前記工程（ｃ）で得られた構造の全面に第２犠牲膜（１１）を形成し、工程（ｅ）においては少なくとも前記第２犠牲膜のエッチバックを行い、工程（ｆ）においては前記工程（ｅ）で得られた構造を、前記第１開口よりも内側で開口する第２開口（８６）を有するフォトレジスト（３０５）で覆い、工程（ｇ）においては前記フォトレジストをマスクとして前記第２犠牲膜をエッチングし、工程（ｈ）においては前記工程（ｇ）で開口した範囲において前記半導体基板に接触する第２電極（９０）を形成し、工程（ｉ）においては前記第１犠牲層及び第２犠牲層を除去する。

本発明に係る半導体装置の第３の製造方法によれば、第２電極を形成する前に、予め第２犠牲層で表面の凹凸を緩和しているので、フォトレジストを厚くする必要がない。

本発明に係る半導体装置の第４の製造方法は、工程（ａ）乃至（ｇ）を備える。工程（ａ）においては半導体基板（１）上に絶縁層（２）を形成し、工程（ｂ）においては前記絶縁層の上方に、第１開口（８３）を有する第１犠牲層（４）を形成し、工程（ｃ）においては前記犠牲層上に第１電極（５１，５３ｃ）と、前記第１電極と前記第１開口の間に設けられるダミー体（５４）を形成し、工程（ｄ）においては前記工程（ｃ）で得られた構造上に、前記第１開口の内側で開口する第２開口（８６）を有するフォトレジスト（３０７）を形成し、工程（ｅ）においては前記フォトレジストをマスクとして前記絶縁層をエッチングし、前記半導体基板を露出させ、工程（ｆ）においては露出した前記半導体基板に接触する第２電極（９０）を形成し、工程（ｇ）においては前記犠牲層を除去する。

本発明に係る半導体装置の第４の製造方法によれば、ダミー体が存在することにより、第１開口におけるフォトレジストの膜厚低下を抑制でき、フォトレジストの厚さを厚くする必要がない。

この発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１．
図１は本発明の実施の形態１にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。図２（ａ），（ｂ）はそれぞれ図１の位置ＡＡ及び位置ＢＢにおける断面図である。半導体基板１上には絶縁層２、絶縁膜３がこの順に積層され、基板１００を構成している。半導体基板１、絶縁層２、絶縁膜３は、それぞれ例えばシリコン、酸化シリコン、窒化シリコンが採用される。

絶縁膜３はシールド膜９９を露出させる開口３１を有しており、開口３１において質量体５３が設けられている。質量体５３は、可動電極５３ａ、支柱５３ｂ及び弾性部５３ｃを有している。支柱５３ｂはその両端が基板１００に固定されており、当該端部を除いた支柱５３ｂ及び可動電極５３ａ、弾性部５３ｃは絶縁層２と離れて懸架されている。図１では支柱５３ｂの一端のみが示されている。可動電極５３ａは支柱５３ｂの両端の間で支柱５３ｂから図中左右方向へと櫛歯上に延びている。弾性部５３ｃも支柱５３ｂの両端の間で支柱５３ｂから図中左右方向に延びて支柱５３ｂへと戻っており、ヘアピンカーブを描いている。弾性部５３ｃは図中上下方向に弾性変形が容易であるので、支柱５３ｂは外力を受けて図中上下方向に移動するが、外力がなくなれば弾性部５３ｃの復元力によって所定の位置に戻る。従って弾性部５３ｃも同様に移動する。なお、支柱５３ｂの両端は開口３１の外側で基板１００に固定されていてもよい。

固定電極５１，５２は図中上下方向に交互に複数設けられる。これらのそれぞれの一端は開口３１において絶縁層２と離れて懸架されている。固定電極５１，５２の当該一端は可動電極５３ａと所定の空隙を開けて交互に噛み合っている。固定電極５１，５２の他端はいずれも開口３１の外側において基板１００に固定される。固定電極５１，５２及び質量体５３は例えば同じフォトリソグラフィー工程で形成されるポリシリコンが採用される。

固定電極５１，５２及び質量体５３を保護するため、これらは図示されない凹部を有するキャップで覆われる。かかるキャップを基板１００に接合するために、絶縁膜３上には開口３１を取り囲む半導体膜５０が設けられる。例えばキャップがシリコンで形成されていれば、半導体膜５０は固定電極５１，５２及び質量体５３と同じフォトリソグラフィー工程で形成されるポリシリコンが採用される。

固定電極５１同士は配線６１で、固定電極５２同士は配線６２で、それぞれ接続される。また可動電極５３ａは支柱５３ｂを介して配線６３に接続される。配線６１，６２、シールド膜９９は絶縁層２の上面（絶縁膜３が接する側の面）において形成される。これらは例えば、同じフォトリソグラフィー工程で形成されるポリシリコンが採用される。絶縁膜３は配線６１，６２を露出させる。固定電極５１，５２は外力を受けても移動しない。よって固定電極５１と可動電極５３ａとの間に生じる静電容量及び固定電極５２と可動電極５３ａとの間に生じる静電容量に基づいて、外力の大きさを知ることができる。

かかる静電容量を外部から検出可能とするために、配線６１，６３は更に、半導体膜５０に関して開口３１とは反対側に設けられた外部電極９１，９３とそれぞれ接続される。配線６２も同様にして、半導体膜５０に関して開口３１とは反対側に設けられた外部電極（図示せず）と接続される。

更に、半導体１と接続される電極９０が、半導体膜５０に関して開口３１とは反対側に設けられる。電極９０は、半導体基板１の電位を測定、あるいは外部から決定する機能を有する。例えば加速度センサにおける基板電極として機能する。

次に、上記の構造を有する加速度センサを製造する方法を、図３乃至図１１を用いて工程順に追って説明する。但し、各図において（ａ），（ｂ）と採番された図面は、それぞれ図１の位置ＡＡ及び位置ＢＢに相当する位置での断面を示している。

まず図３に示されるように、半導体基板１上に絶縁層２を形成する。そして配線６１、シールド膜９９が敷設されるべき位置の絶縁層２の表面をエッチングにて除去し、その後に配線６１、シールド膜９９を形成する。配線６１、シールド膜９９の表面は、絶縁層２の表面とほぼ平坦に形成される。図３には現れないが配線６２，６３も配線６１、シールド膜９９と同様にして形成される。

次に図４に示されるように、絶縁層２を選択的に除去して半導体基板１を露出させる開口８０を設ける。開口８０において半導体基板１と接続する電極９０が後の工程で設けられる。図４に示される構造においては絶縁層２、配線６１、シールド膜９９の表面がほぼ平坦である。図４には現れないが、同様にして、配線６２，６３の表面は絶縁層２の表面とほぼ平坦である。従って、開口８０を形成するためのエッチングマスクとなるフォトレジストは薄くても、これらの表面を良好に被覆することができる。フォトレジストを厚く形成する際に生じやすいクラックを回避するためには、フォトレジストを複数回に分けて塗布することが望ましい。開口８０を形成するためのエッチングマスクとなるフォトレジストは複数回に分けて塗布する必要がない。また厚いフォトレジストをエッチングマスクとして用いる場合に生じやすい、エッチングレートの低下という問題も招来しない。

次に図５に示されるように、図４に示された構造の上側に（つまり半導体基板１とは反対側に）選択的に絶縁膜３を選択的に設ける。絶縁層３は絶縁層２を選択的に覆う。具体的には絶縁膜３は開口８０において現れる絶縁層２の端面をも覆うが、配線６１の頂面の央部（以下、配線６１のみならず他の構成要素においても、頂面の央部を単に「央部」と称す）、開口８０において現れる半導体基板１の央部を露出させる。更に絶縁膜３はシールド膜９９を露出させる開口３１を有する。絶縁膜３は図４に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図５に示された構造を得ることができる。当該エッチングマスクとなるフォトレジストが被覆すべき段差は絶縁層２の膜厚程度で済むので、フォトレジストを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。なお、絶縁膜３が配線６１の縁部、開口８０において現れる半導体基板１の縁部を覆うのは、後述する犠牲層のエッチングの際に用いられるエッチャントが絶縁層２に進入して絶縁層２がエッチングされることを防ぐためである。

次に図６に示されるように、図５に示された構造の上側に犠牲層４を選択的に形成する。具体的には犠牲層４は配線６１の上方において（そして図６には現れないが、配線６２，６３の上方においても同様に）絶縁膜３の端部及び配線６１の央部を露出させる開口８１と、事後の工程で半導体膜５０を形成すべき位置で絶縁膜３を露出させる開口８２と、開口８０を含んでこれよりも広範囲で絶縁膜３を露出させる開口８３とを有する。

犠牲層４は図５に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図６に示された構造を得ることができる。当該エッチングマスクとなるフォトレジストが被覆する段差は絶縁層２の膜厚程度で済むので、フォトレジストを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。

次に図７に示されるように、図６に示された構造の上側にドープトポリシリコン膜５、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原材料とするシリコン酸化膜（以下「ＴＥＯＳ膜」と称す）３０１をこの順に積層する。そしてＴＥＯＳ膜３０１上にフォトレジスト３０２を塗布し、パターニングを行って、半導体膜５０、固定電極５１，５２、質量体５３を形成すべき位置にフォトレジスト３０２を残す。フォトレジスト３０２が被覆すべき段差は開口８０近傍において絶縁層２の膜厚と犠牲層４の膜厚との和程度となる。しかしながら、残置すべきフォトレジスト３０２が覆う段差は犠牲層４の膜厚程度に過ぎず、開口８０近傍でフォトレジスト３０２の被覆性が悪化してもその後の処理には差し支えない。よってフォトレジスト３０２の厚さを薄くすることができる。次にフォトレジスト３０２をエッチングマスクとしてＴＥＯＳ膜３０１のエッチングを行ってパターニングを行う（図８）。

次に残置されたＴＥＯＳ膜３０１をハードマスクとして用いて、ドープトポリシリコン膜５のエッチングを行って、図９に示されるように半導体膜５０、固定電極５１を形成する。当該エッチングにより、ＴＥＯＳ膜３０１の膜厚は、例えば６０％程度にまで減少する場合もある。図９には現れないが、固定電極５２、質量体５３も同様に形成される。開口８３近傍では、絶縁膜３及びこれが露出させる半導体基板１が露出する。

次に図１０に示されるように、図９に示された構造に対して全面的に金属膜９を形成する。金属膜９は例えばシリコンを含むアルミ合金が採用される。そして電極９０が形成されるべき位置では、パターニングされたフォトレジスト３０３が金属膜９を覆う。電極９０は開口８３内に残置されればよく、犠牲層４上に形成する必要はない。よってフォトレジスト３０３が被覆すべき段差は絶縁層２の膜厚程度で済み、フォトレジストを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。

次に金属膜９をフォトレジスト３０３をマスクとするエッチングによって選択的に除去し、図１１に示されるように半導体基板１に接触する電極９０を形成する。その後、犠牲層４及びＴＥＯＳ膜３０１をエッチングによって除去し、図２に示された構造が得られる。例えば犠牲層４のエッチングには弗酸を用いたウェットエッチングが採用される。

図１２は本発明の実施の形態１の利点を説明するための断面図である。もしも半導体膜５０、固定電極５１（そして図には現れないが固定電極５２、質量体５３も）が形成されてから電極９０を半導体基板１にコンタクトさせるための開口８０を得ようとするのならば、開口８０を形成すべき位置において開口するフォトレジスト３０４を形成しなければならない。フォトレジスト３０４は開口８３において絶縁膜３を覆い、かつ半導体膜５０、固定電極５１をも覆うので、被覆すべき段差は半導体膜５０、固定電極５１の厚さ（従ってドープトポリシリコン膜５の厚さ）と犠牲層４の厚さとの和程度にも至り、フォトレジスト３０４を厚くする必要がある。しかしながらフォトレジスト３０４を厚くすると、上述のクラックの問題及びこれを回避するために複数回の塗布工程を必要とする問題や、エッチングレートの低下という問題が懸念される。

これに対して本件によれば、犠牲層４や半導体膜５０、固定電極５１を形成する前に、電極９０を形成するための開口８０を形成しているので、厚いフォトレジストを必要としない利点がある。

実施の形態２．
図１３は本発明の実施の形態２にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。また図１４（ａ），（ｂ）はそれぞれ図１３の位置ＥＥ及び位置ＦＦにおける断面図である。図１３の位置ＥＥ及び位置ＦＦはそれぞれ図１の位置ＡＡ及び位置ＢＢに相当する。

本実施の形態における加速度センサは、実施の形態１における加速度センサと比較して、電極９０が半導体基板１に到達するために、電極９０が絶縁層２を貫通するのではなく、半導体基板１が絶縁層２を貫通している点で特徴的に異なっている。

上記の構造を有する加速度センサを製造する方法を、図１５乃至図２３を用いて工程順に追って説明する。但し、各図において（ａ），（ｂ）と採番された図面は、それぞれ図１３の位置ＥＥ及び位置ＦＦに相当する位置での断面を示している。

まず図１５に示されるように、半導体基板１を準備する。後に電極９０が設けられる位置において、半導体基板１は局所的に突出した凸部１ａを有している。かかる凸部１ａを形成するための処理の例としては、後に電極９０が設けられる位置をマスクして異方性エッチングを行って、マスクされていない部分の半導体基板１の厚さを減少させることを挙げることができる。

次に図１６に示されるように、半導体基板１の凸部１ａを有する側の面（以下「表面」と称する）上に絶縁層２を形成する。絶縁層２は凸部１ａの近傍において、凸部１ａの形状を反映して盛り上がる。

次に絶縁層２をエッチバックして平坦化し、凸部１ａの頂面を露出させる。更に配線６１、シールド膜９９が敷設されるべき位置の絶縁層２の表面をエッチングにて除去し、その後に配線６１、シールド膜９９を形成する。配線６１、シールド膜９９の表面は、絶縁層２の表面とほぼ平坦に形成される。更に絶縁層２及び配線６１、シールド膜９９の上に選択的に絶縁膜３を選択的に設ける。具体的には絶縁膜３はシールド膜９９を露出させる開口３１を有し、更に配線６１及び凸部１ａの央部を露出させる。絶縁膜３は図１６に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図１７に示された構造を得ることができる。当該フォトレジストについても、実施の形態１で説明したように、これを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。図１７には現れないが配線６２，６３も配線６１と同様にして形成される。

次に図１８に示されるように、図１７に示された構造の上側に犠牲層４を選択的に形成する。具体的には犠牲層４は配線６１の上方において（そして図１８には現れないが、配線６２，６３の上方においても同様に）絶縁膜３の端部及び配線６１の央部を露出させる開口８１と、事後の工程で半導体膜５０を形成すべき位置で絶縁膜３を露出させる開口８２と、凸部１ａの央部及びその周囲の絶縁膜３を露出させる開口８３とを有する。

犠牲層４は図１７に示された構造に対して全面的に形成された後、フォトレジストをエッチングマスクとして採用するエッチングによって選択的に除去して、図１８に示された構造を得ることができる。当該エッチングマスクについても、実施の形態１で説明したように、これを複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。

次に図１９に示されるように、図１８に示された構造の上側にドープトポリシリコン膜５、ＴＥＯＳ膜３０１をこの順に積層する。そしてＴＥＯＳ膜３０１上にフォトレジスト３０２を塗布し、パターニングを行って、半導体膜５０、固定電極５１，５２、質量体５３を形成すべき位置にフォトレジスト３０２を残す。フォトレジスト３０２が被覆すべき段差は犠牲層４の膜厚程度に過ぎないので、被覆性が問題とはなりにくく、フォトレジスト３０２の厚さを薄くすることができる。次にフォトレジスト３０２をエッチングマスクとしてＴＥＯＳ膜３０１のエッチングを行ってパターニングを行う（図２０）。

次に残置されたＴＥＯＳ膜３０１をハードマスクとして用いて、ドープトポリシリコン膜５のエッチングを行って、図２１に示されるように半導体膜５０、固定電極５１を形成する。当該エッチングにより、ＴＥＯＳ膜３０１の膜厚は、例えば６０％程度にまで減少する場合もある。図２１には現れないが、固定電極５２、質量体５３も同様に形成される。開口８３近傍では、絶縁膜３及びこれが露出させる凸部１ａの央部が露出する。

次に図２２に示されるように、図２１に示された構造に対して全面的に金属膜９を形成し、電極９０が形成されるべき位置では、パターニングされたフォトレジスト３０３が金属膜９を覆う。実施の形態１で説明されたように、フォトレジスト３０３を複数回に分けて塗布する必要がなく、またエッチングレートの低下という問題も招来しない。

次に金属膜９をフォトレジスト３０３をマスクとするエッチングによって選択的に除去し、図２３に示されるように電極９０を形成する。その後、犠牲層４及びＴＥＯＳ膜３０１をエッチングによって除去し、図１４に示された構造が得られる。

以上のようにして本実施の形態に例示された加速度センサを製造する際、電極９０を形成するための開口８０を形成しないので、厚いフォトレジストを必要としない利点がある。

実施の形態３．
図２４は図１の位置ＣＣにおける断面図である。当該断面においては、シールド膜９９を露出させる開口３１の上方において可動電極５３ａ、弾性部５３ｃが設けられている。そして絶縁膜３が存在する領域において半導体膜５０が設けられ、絶縁層２及び絶縁膜３を貫通して半導体基板１に到達する電極９０が設けられている。

上記の構造を有する加速度センサを製造する方法を、図２５乃至図３３を用いて工程順に追って説明する。但し、各図は図１の位置ＣＣに相当する位置での断面を示している。

まず半導体基板１上に絶縁層２を設ける。次に電極９０を設けるべき位置の絶縁層２の表面をエッチングにて除去して凹部８５を形成する。このエッチングは、シールド膜９９を設けるべき位置及び、位置ＣＣには現れないが配線６１，６２，６３を設けるべき位置で絶縁層２の表面をエッチングする工程と同一工程で行われる。その後にシールド膜９９及び、位置ＣＣには現れないが、配線６１，６２，６３が形成される。その後、開口３１を有する絶縁膜３を形成する。絶縁膜３は凹部８５をも含んで絶縁層２を覆うが、開口３１においてシールド膜９９を露出させる。その後更に、犠牲層４を選択的に形成し、更に半導体膜５０、固定電極５１，５２及び質量体５３を形成する（図２５）。但し図２５に示される断面では固定電極５１，５２並びに質量体５３の支柱５３ｂは現れない。犠牲層４は開口８２，８３を有している。開口８２を介して半導体膜５０が絶縁膜３と接触し、開口８３は凹部８５を含んでこれよりも広範囲で絶縁膜３を露出させる。

次に、図２５で示された構造の全面に新たに犠牲層１１を設け、図２６に示される構造を得る。犠牲層１１はその下地となる構造において狭い凹部にも入り込んで形成される。当該犠牲層１１は例えばシリコン酸化膜が採用され、特にＰＳＧ（ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜あるいはＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を採用することが望ましい。低温処理が可能であり、膜厚を厚くすることが容易であり、かつ応力を低減できるからである。犠牲層１１はエッチバックされ、犠牲層４及び絶縁膜３を覆いつつも半導体膜５０、固定電極５１，５２及び質量体５３の上面が露出し、図２７に示された構造が得られる。

その後、図２７に示された構造の全面にフォトレジスト３０５を設ける。但しフォトレジスト３０５は、凹部８５よりも内側で開口する開口８６がパターニングされている（図２８）。犠牲層１１が開口８３において残置しており、従ってフォトレジスト３０５が被覆すべき段差は、犠牲層１１が設けられていない場合よりも小さくなる。よってフォトレジスト３０５の厚さを低減することができる。

次にフォトレジスト３０５をエッチングマスクとして犠牲層１１のエッチングを行い、犠牲層１１を開口８６において除去する。つまり犠牲層１１は開口８６において、凹部８５よりも狭い領域で絶縁膜３を露出させる（図２９）。

その後、フォトレジスト３０５をエッチングマスクとして、図３０に示されるように絶縁膜３及び絶縁層２を選択的にエッチングし、開口８６と同様に、開口８５よりも内側で開口する開口８７において半導体基板１を露出させる。更に図３１に示されるように全面に金属膜９を形成して開口８７において露出した半導体基板１と金属膜９が接触する。そして図３２に示されるように開口８６と開口８７よりも外側で、例えば開口８５よりも外側で金属膜９を覆うエッチングマスクをフォトレジスト３０６を用いて形成する。そしてフォトレジスト３０６をエッチングマスクとして金属膜９をエッチングして図３３に示されるように電極９０を形成する。この後、犠牲層４，１１及びＴＥＯＳ膜３０１を除去して図２４に示される構造を得る。

図３４は本実施の形態の変形を示す断面図である。犠牲層１１をエッチバックした後、更にＳＯＧ膜１２を成膜し、犠牲層１１の窪みを埋め込むことも望ましい。これにより、その後に設けられるフォトレジスト３０５が被覆すべき段差を一層低減することができる。

以上のようにして本実施の形態によれば、電極９０を形成する前に、予め犠牲層１１で表面の凹凸を緩和しているので、フォトレジスト３０５を厚くする必要がない利点がある。

なお、開口８７は絶縁膜３及び絶縁層２を選択的にエッチングすることによって形成され、開口８７が形成されることによって、電極９０と接触する位置で半導体基板１が露出する。従って必ずしも凹部８５を予め形成しておかなくても本実施の形態を適用することができる。しかしながら、開口８７を形成する際に絶縁膜２をエッチングする量を低減するためには、凹部８５を予め形成しておくことが望ましい。

実施の形態４．
図３５は本実施の形態を示す断面図であり、実施の形態３の図２５に相当する。本実施の形態では実施の形態３で説明された工程のうち、半導体膜５０、固定電極５１，５２及び質量体５３を形成する際、ダミー体５４をも併せて形成する。ダミー体５４は加速度センサの機能に対して寄与する必要はない。ダミー体５４は固定電極５１、質量体５３、半導体膜５０と、開口８３との間において犠牲層４上に設けられる。しかし半導体膜５０、固定電極５１，５２及び質量体５３とは異なり、いずれかの位置で絶縁膜２あるいは絶縁膜３に接触する必要はない。従って、犠牲層４に接して設け、後の工程において犠牲層４を除去する際に、犠牲層４と共に除去することも可能である。

図３６は図３５に示された構造に対して、開口８６がパターニングされたフォトレジスト３０７を形成した構造を示している。電極９０が形成されるべき位置（図３６では凹部８５が形成されている位置）に対して、ダミー体５４が固定電極５１、質量体５３、半導体膜５０よりも近い。よってダミー体５４が設けられている場合の方が、設けられていない場合と比較して、電極９０が形成されるべき位置近傍でフォトレジスト３０７の厚さが減少することによる加速度センサへの悪影響を抑制できる。しかも、フォトレジスト３０７の被覆性が悪くダミー体５４が覆われなくてもよい。半導体膜５０とは異なり、ダミー体５４がフォトレジスト３０７に覆われない結果ダミー体５４がエッチングされても、加速度センサの構成には影響がないからである。

この後、フォトレジスト３０７をマスクとして絶縁膜３、絶縁層２をエッチングし、半導体基板１を露出させる。そして金属膜９を全面に堆積して選択的にエッチングすることにより、露出した半導体基板１に接触する電極９０を形成し、犠牲膜４を除去する。

よって本実施の形態によれば、フォトレジスト３０７の厚さを厚くする必要がない利点がある。

実施の形態５．
図３７は図３６に示される処理が行われているときの、図１の位置ＤＤに相当する断面図である。半導体基板１上に絶縁膜２、シールド膜９９、絶縁膜３、犠牲層４がこの順に積層され、犠牲層４上には固定電極５１，５２並びに弾性部５３ｃ及び可動電極５３ａが形成されている。但し図３７に示された断面ではダミー体５４は現れない。また、フォトレジスト３０７が薄く形成され、フォトレジスト３０７の表面が固定電極５１，５２並びに弾性部５３ｃ及び可動電極５３ａの形状を反映して凹凸を有している場合が示されている。

このようにフォトレジスト３０７が薄い場合、固定電極５１，５２並びに弾性部５３ｃ及び可動電極５３ａの肩Ｊ、即ち固定電極５１，５２並びに弾性部５３ｃ及び可動電極５３ａの頂面の端部Ｊにおいて、フォトレジスト３０７の膜厚は最も薄くなる。しかしながら、固定電極５１，５２及び可動電極５３ａの間の距離や、可動電極５３ａと弾性部５３ｃとの間の距離である距離ｄを狭くすることにより、肩Ｊでのフォトレジスト３０７の膜厚が薄くなることを避けることができる。

図３８は固定電極５１，５２並びに弾性部５３ｃ及び可動電極５３ａの高さｈを３．５μｍとした場合の、肩Ｊにおけるフォトレジスト３０７の膜厚ｔと距離ｄとの関係を示すグラフである。記号丸、四角、三角はそれぞれフォトレジスト３０７の平坦部における膜厚が、２．５μｍ、３．０μｍ、３．５μｍの場合を示している。一般的に、平坦部において一回の塗布によって得られるフォトレジスト３０７の膜厚が３．５μｍ以下である。一方、後の工程で絶縁膜２，３を除去する際にドライエッチングを採用することを考慮すると、ダミー体５４近傍を除いてフォトレジスト３０７は５００ｎｍ程度必要である。従って図３８から、距離ｄは４μｍ以下であることが望ましいと結論づけることができる。

以上のように、本実施の形態では、固定電極と可動電極（弾性部を含む）との間の距離を４μｍ以下とすることにより、これらを覆うフォトレジスト３０７の膜厚は薄くても被覆性がよく、複数回に分けて塗布する必要がないという利点がある。図３７には現れないが、本実施の形態においても実施の形態４と同様に、ダミー体５４を設けることが望ましい。

この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

本発明の実施の形態１にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。 図１の位置ＡＡ及び位置ＢＢにおける断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態１において加速度センサを製造する方法を工程順に示す断面図である。 本発明の実施の形態１の利点を説明するための断面図である。 本発明の実施の形態２にかかる製造方法を適用可能な、加速度センサの構造の一部を示す平面図である。 図１３の位置ＥＥ及び位置ＦＦにおける断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態２において加速度センサを製造する方法を工程順に示す断面図である。 本発明の実施の形態３にかかる製造方法を適用可能な、加速度センサの構造の一部を示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 実施の形態３において加速度センサを製造する方法を工程順に示す断面図である。 本発明の実施の形態４を示す断面図である。 本発明の実施の形態４を示す断面図である。 本発明の実施の形態５を示す断面図である。 本発明の実施の形態５を示すグラフである。

Claims (16)

1. （ａ）半導体基板（１）上に設けられた絶縁層（２）の表面に配線（６１）を形成する工程と、
   （ｂ）前記絶縁層を選択的に除去して前記半導体基板を露出させる第１開口（８０）を設ける工程と、
   （ｃ）前記工程（ｂ）の後、前記絶縁層の上方に、前記配線の央部を露出させる第２開口（８１）と、前記第１開口を含んでこれよりも広い第３開口（８３）とを有する犠牲層（４）を形成する工程と、
   （ｄ）前記工程（ｃ）で得られた構造の全面に導電性半導体（５）を形成する工程と、
   （ｅ）前記導電性半導体上に第１のマスク（３０１）を形成する工程と、
   （ｆ）前記第１のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第１電極（５１）を形成する工程と、
   （ｇ）前記工程（ｆ）で得られた構造の全面に導電膜（９）を形成する工程と、
   （ｈ）前記導電膜を選択的に除去して前記第１開口において前記半導体基板と接触する第２電極（９０）を形成する工程と、
   （ｉ）前記犠牲層を除去する工程と
   を備える、半導体装置の製造方法。
2. 前記工程（ｂ）と前記工程（ｃ）の間で実行され、
   （ｊ）前記配線の央部及び前記第１開口の央部を露出する絶縁膜（３）を形成する工程
   を更に備え、
   前記犠牲層は前記配線の上方において前記絶縁膜の端部を露出させる、請求範囲第１項記載の半導体装置の製造方法。
3. 前記工程（ｅ）は、
   （ｅ−１）前記導電性半導体上に酸化膜（３０１）を形成する工程と、
   （ｅ−２）前記第１電極が形成されるべき位置を覆うフォトレジスト（３０２）を形成する工程と、
   （ｅ−３）前記フォトレジストを第２のマスクとして前記酸化膜のエッチングを行って、前記第１のマスクを形成する工程と
   を有する、請求範囲第１項記載の半導体装置の製造方法。
4. 前記配線の表面は前記絶縁層の表面とほぼ平坦に形成される、請求範囲第１項記載の半導体装置の製造方法。
5. 前記第１電極は加速度センサの固定電極として機能し、前記第２電極は前記加速度センサの基板電極として機能する、請求範囲第１項記載の半導体装置の製造方法。
6. （ａ）局所的に突出した凸部（１ａ）を有する半導体基板（１）の表面に、前記凸部を露出させる絶縁層（２）を形成する工程と、
   （ｂ）前記絶縁層（２）の表面に配線（６１）を形成する工程と、
   （ｃ）前記絶縁層の上方に、前記配線の央部を露出させる第１開口（８１）と、前記凸部の央部を露出させる第２開口（８３）とを有する犠牲層（４）を形成する工程と、
   （ｄ）前記工程（ｃ）で得られた構造の全面に導電性半導体（５）を形成する工程と、
   （ｅ）前記導電性半導体上に第１のマスク（３０１）を形成する工程と、
   （ｆ）前記第１のマスクを用いて前記導電性半導体のエッチングを行って、前記配線に接続される第１電極（５１）を形成する工程と、
   （ｇ）前記工程（ｆ）で得られた構造の全面に導電膜（９）を形成する工程と、
   （ｈ）前記導電膜を選択的に除去して前記凸部と接触する第２電極（９０）を形成する工程と、
   （ｉ）前記犠牲層を除去する工程と
   を備える、半導体装置の製造方法。
7. 前記工程（ａ）は
   （ａ−１）前記凸部を前記半導体基板の前記表面に形成する工程
   を有する、請求範囲第６項記載の半導体装置の製造方法。
8. 前記工程（ｂ）と前記工程（ｃ）の間で実行され、
   （ｊ）前記配線の央部及び前記凸部の央部を露出する絶縁膜（３）を形成する工程
   を更に備え、
   前記犠牲層は前記配線の上方及び前記凸部の上方において、前記絶縁膜の端部を露出させ、請求範囲第６項記載の半導体装置の製造方法。
9. 前記工程（ｅ）は、
   （ｅ−１）前記導電性半導体上に酸化膜（３０１）を形成する工程と、
   （ｅ−２）前記第１電極が形成されるべき位置を覆うフォトレジスト（３０２）を形成する工程と、
   （ｅ−３）前記フォトレジストを第２のマスクとして前記酸化膜のエッチングを行って、前記第１のマスクを形成する工程と
   を有する、請求範囲第６項記載の半導体装置の製造方法。
10. 前記配線の表面は前記絶縁層の表面とほぼ平坦に形成される、請求範囲第６項記載の半導体装置の製造方法。
11. 前記第１電極は加速度センサの固定電極として機能し、前記第２電極は前記加速度センサの基板電極として機能する、請求範囲第６項記載の半導体装置の製造方法。
12. （ａ）半導体基板（１）上に絶縁層（２）を形成する工程と、
    （ｂ）前記絶縁層の上方に、第１開口（８３）を有する第１犠牲層（４）を形成する工程と、
    （ｃ）前記犠牲層上に第１電極（５１，５３ｃ）を形成する工程と、
    （ｄ）前記工程（ｃ）で得られた構造の全面に第２犠牲膜（１１）を形成する工程と、
    （ｅ）少なくとも前記第２犠牲膜のエッチバックを行う工程と、
    （ｆ）前記工程（ｅ）で得られた構造を、前記第１開口よりも内側で開口する第２開口（８６）を有するフォトレジスト（３０５）で覆う工程と、
    （ｇ）前記フォトレジストをマスクとして前記第２犠牲膜をエッチングする工程と、
    （ｈ）前記工程（ｇ）で開口した範囲において前記半導体基板に接触する第２電極（９０）を形成する工程と、
    （ｉ）前記第１犠牲層及び第２犠牲層を除去する工程と
    を備える、半導体装置の製造方法。
13. 前記工程（ｅ）は、
    （ｅ−１）前記第２犠牲膜のエッチバックを行ってから、全面に絶縁膜（１２）を形成する工程
    を有する、請求範囲第１２項記載の半導体装置の製造方法。
14. 前記工程（ｈ）は、
    （ｈ−１）前記工程（ｇ）において開口した範囲において前記絶縁層をエッチングして前記半導体基板を露出させる工程と、
    （ｈ−２）前記工程（ｈ−１）で得られた構造の全面に導電膜（９）を形成する工程と、
    （ｈ−３）前記導電膜を選択的に除去して前記第２電極を形成する工程と
    を有する、請求範囲１２項記載の半導体装置の製造方法。
15. 前記第１電極は加速度センサの固定電極として機能し、前記第２電極は前記加速度センサの基板電極として機能する、請求範囲第１２項記載の半導体装置の製造方法。
16. （ａ）半導体基板（１）上に絶縁層（２）を形成する工程と、
    （ｂ）前記絶縁層の上方に、第１開口（８３）を有する第１犠牲層（４）を形成する工程と、
    （ｃ）前記犠牲層上に第１電極（５１，５３ｃ）と、前記第１電極と前記第１開口の間に設けられるダミー体（５４）を形成する工程と、
    （ｄ）前記工程（ｃ）で得られた構造上に、前記第１開口の内側で開口する第２開口（８６）を有するフォトレジスト（３０７）を形成する工程と、
    （ｅ）前記フォトレジストをマスクとして前記絶縁層をエッチングし、前記半導体基板を露出させる工程と、
    （ｆ）露出した前記半導体基板に接触する第２電極（９０）を形成する工程と、
    （ｇ）前記犠牲層を除去する工程と
    を備える、半導体装置の製造方法。

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