KR20040105790A

KR20040105790A - 반도체장치의 제조방법 및 가속도 센서

Info

Publication number: KR20040105790A
Application number: KR10-2004-7014954A
Authority: KR
Inventors: 오쿠무라미카; 호리카와마키오; 사토우키미토시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2003-01-29
Filing date: 2003-01-29
Publication date: 2004-12-16
Also published as: DE10392426B4; CN1643701A; US7094620B2; TW200415714A; DE10392426T5; US20050227477A1; JP4276176B2; WO2004068591A1; CN100429791C; JPWO2004068591A1; KR100617528B1; TWI230981B

Abstract

본 발명은 반도체기판, 예를 들면 가속도 센서를 탑재하는 실리콘기판과 접속되는 전극을 형성할 때, 포토레지스트가 덮는 단차를 감소하는 기술을 제공하는 것을 목적으로 한다. 그리고 상기 목적을 달성하기 위해, 희생층(4)이나 반도체막(50), 고정전극(51)을 형성하기 전에, 전극(90)을 형성하기 위한 개구(80)를 형성한다. 따라서 두꺼운 포토레지스트를 필요로 하지 않는다.

Description

반도체장치의 제조방법 및 가속도 센서{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE AND ACCELERATION SENSOR}

특허문헌 1에는 빔 구조의 가동부를 갖는 가속도 센서가 소개되어 있다. 가속도 센서의 센서 엘리먼트(element)부는 빔 구조체의 일부인 가동전극과 제1 및 제2 고정전극과, 정전기력 상쇄용 고정전극을 가지고 있다. 센서 엘리먼트부는 캡 기판의 오목부에서 덮어져 보호되는 한편, 상기 4개의 전극과 배선을 통해 접속되는 전극추출부가 캡 기판의 오목부에 덮어지지 않게 설치되어 있다.

가속도 센서의 빔 구조체는, 미리 이것을 지지하는 희생층을 형성하고, 그 위에 도전층(예를 들면 도프트 실리콘)을 형성해서 패터닝하고, 그 후 희생층을 제거하여, 형성된다. 따라서 빔 구조를 탑재하는 실리콘기판과의 콘택을 취하기 위한 개구를, 도전층을 형성하고 나서 빔 구조체와 동일한 측으로부터 포토리소그래피 기술을 사용하여 형성할 경우, 도전층의 두께와 희생층의 두께와의 합 정도의 단차를 포토레지스트가 양호하게 덮을 필요가 있다. 여기서 도전층은 그것 자신이 3.5∼4.0㎛ 정도의 두께를 갖고, 희생층도 2.0∼2.5㎛ 정도의 두께를 갖고, 양자의 두께의 합은 5㎛를 초과한다. 따라서 이러한 단차를 양호하게 피복하려면 포토레지스트의 두께를 두껍게 하는 것이 바람직하다.

그러나 일반적으로 포토레지스트를 두껍게 형성하면 크랙이 생기기 쉽다. 크랙을 회피해서 두꺼운 포토레지스트를 형성하기 위해서는, 포토레지스트를 복수회로 나누어 도포하는 것이 바람직하다. 또한 두꺼운 포토레지스트를 에칭의 마스크로서 사용하는 경우에는, 해당 에칭에서의 에칭 레이트의 저하라는 문제도 초래하고, 에칭의 회수를 많이 필요로 해버린다.

이때, 콘택홀의 상부에 테이퍼를 설치한 콘택홀의 형성방법에 관해서 특허문헌 2가 있다. 또한 상층의 금속배선을 배치하기 쉽게 하기 위해 복수종의 층간막을 적층시켜, 평탄화하고, 또한 그 막의 에칭 레이트의 차이를 이용해서 콘택홀에 테이퍼를 설치하여, 금속배선의 피복성을 향상시키는 기술에 관해서 특허문헌 3이 있다.

특허문헌 1 : 일본특허공개 2001-119040호 공보

특허문헌 2 : 일본특허공개평 8-274066호 공보

특허문헌 3 : 일본특허공개평 5-190690호 공보

(발명의 개시)

본 발명은, 반도체기판, 예를 들면 가속도 센서를 탑재하는 실리콘기판과 접속되는 전극을 형성할 때에, 포토레지스트가 덮는 단차를 감소하는 기술을 제공하는 것을 목적으로 한다.

본 발명에 관한 반도체장치의 제1 제조방법은, 공정 (a) 내지 (i)를 구비한다. 공정 (a)에서는 반도체기판(1) 상에 설치된 절연층(2)의 표면에 배선(61)을 형성하고, 공정 (b)에서는 상기 절연층을 선택적으로 제거해서 상기 반도체기판을 노출시키는 제1 개구(80)를 설치하고, 공정 (c)에서는 상기 공정 (b) 후, 상기 절연층의 위쪽에, 상기 배선의 중앙부를 노출시키는 제2 개구(81)와, 상기 제1 개구를 포함해서 이것보다도 넓은 제3 개구(83)를 갖는 희생층(4)을 형성하고, 공정 (d)에서는 상기 공정 (c)에서 얻어진 구조의 전체면에 도전성 반도체(5)를 형성하며, 공정 (e)에서는 상기 도전성 반도체 상에 제1 마스크(301)를 형성하고, 공정 (f)에서는 상기 제1 마스크를 사용하여 상기 도전성 반도체의 에칭을 행하여, 상기 배선에 접속되는 제1 전극(51)을 형성하고, 공정 (g)에서는 상기 공정 (f)에서 얻어진 구조의 전체면에 도전막(9)을 형성하고, 공정 (h)에서는 상기 도전막을 선택적으로 제거해서 상기 제1 개구에서 상기 반도체기판과 접촉하는 제2 전극(90)을 형성하며, 공정 (i)에서는 상기 희생층을 제거한다.

본 발명에 관한 반도체장치의 제1 제조방법에 의하면, 공정 (d)의 전에 공정 (b)를 행하므로, 제1 개구를 행하기 위한 에칭 마스크가 되는 포토레지스트를 두껍게 할 필요가 없다.

본 발명에 관한 반도체장치의 제2 제조방법은, 공정 (a) 내지 (i)를 구비한다. 공정 (a)에서는 국소적으로 돌출한 볼록부(1a)를 갖는 반도체기판(1)의 표면에, 상기 볼록부를 노출시키는 절연층(2)을 형성하고, 공정 (b)에서는 상기 절연층(2)의 표면에 배선(61)을 형성하며, 공정 (c)에서는 상기 절연층의 위쪽에, 상기 배선의 중앙부를 노출시키는 제1 개구(81)와, 상기 볼록부의 중앙부를 노출시키는 제2 개구(83)를 갖는 희생층(4)을 형성하고, 공정 (d)에서는 상기 공정 (c)에서 얻어지는 구조의 전체면에 도전성 반도체(5)를 형성하며, 공정 (e)에서는 상기 도전성 반도체 상에 제1 마스크(301)를 형성하고, 공정 (f)에서는 상기 제1 마스크를 사용하여 상기 도전성 반도체의 에칭을 행하여, 상기 배선에 접속되는 제1 전극(51)을 형성하고, 공정 (g)에서는 상기 공정 (f)에서 얻어지는 구조의 전체면에 도전막(9)을 형성하며, 공정 (h)에서는 상기 도전막을 선택적으로 제거해서 상기 볼록부와 접촉하는 제2 전극(90)을 형성하고, 공정 (i)에서는 상기 희생층을 제거한다.

본 발명에 관한 반도체장치의 제2 제조방법 에 의하면, 제2 전극을 형성하기 위한 개구를 형성하지 않으므로, 두꺼운 포토레지스트를 필요로 하지 않는다.

본 발명에 관한 반도체장치의 제3 제조방법은, 공정 (a) 내지 (i)를 구비한다. 공정 (a)에서는 반도체기판(1) 상에 절연층(2)을 형성하고, 공정 (b)에서는 상기 절연층의 위쪽에, 제1 개구(83)를 갖는 제1 희생층(4)을 형성하며, 공정 (c)에서는 상기 희생층 상에 제1 전극(51, 53c)을 형성하고, 공정 (d)에서는 상기 공정 (c)에서 얻어지는 구조의 전체면에 제2 희생막(11)을 형성하며, 공정 (e)에서는 적어도 상기 제2 희생막의 에치백을 행하고, 공정 (f)에서는 상기 공정 (e)에서 얻어진 구조를, 상기 제1 개구보다도 내측에서 개구하는 제2 개구(86)를 갖는 포토레지스트(305)에서 덮고, 공정 (g)에서는 상기 포토레지스트를 마스크로 하여 상기 제2 희생막을 에칭하고, 공정 (h)에서는 상기 공정 (g)에서 개구한 범위에서 상기 반도체기판에 접촉하는 제2 전극(90)을 형성하며, 공정 (i)에서는 상기 제1 희생층 및 제2 희생층을 제거한다.

본 발명에 관한 반도체장치의 제3 제조방법에 의하면, 제2 전극을 형성하기 전에, 미리 제2 희생층에서 표면의 요철을 완화하고 있으므로, 포토레지스트를 두껍게 할 필요가 없다.

본 발명에 관한 반도체장치의 제4 제조방법은, 공정 (a) 내지 (g)를 구비한다. 공정 (a)에서는 반도체기판(1) 상에 절연층(2)을 형성하고, 공정 (b)에서는 상기 절연층의 위쪽에, 제1 개구(83)를 갖는 제1 희생층(4)을 형성하며, 공정 (c)에서는 상기 희생층 상에 제1 전극(51, 53c)과, 상기 제1 전극과 상기 제1 개구의 사이에 설치되는 더미체(54)를 형성하고, 공정 (d)에서는 상기 공정 (c)에서 얻어진 구조 상에, 상기 제1 개구의 내측에서 개구하는 제2 개구(86)를 갖는 포토레지스트(307)를 형성하며, 공정 (e)에서는 상기 포토레지스트를 마스크로 하여 상기 절연층을 에칭하고, 상기 반도체기판을 노출시켜, 공정 (f)에서는 노출한 상기 반도체기판에 접촉하는 제2 전극(90)을 형성하고, 공정 (g)에서는 상기 희생층을 제거한다.

본 발명에 관한 반도체장치의 제4 제조방법에 의하면, 더미체가 존재함으로써, 제1 개구에서의 포토레지스트의 막두께 저하를 억제할 수 있고, 포토레지스트의 두께를 두껍게 할 필요가 없다.

본 발명에 관한 제1 가속도 센서는, 반도체기판(1)과, 절연층(2)과, 고정전극(51)과, 기판전극(90)을 구비한다. 상기 반도체기판은 볼록부(1a)를 갖고, 상기 절연층(2)은 상기 반도체기판 상에 설치되어 상기 볼록부의 정상면을 노출하며, 상기 고정전극(51)은 상기 절연층의 위쪽에 설치되고, 상기 기판전극은 상기 반도체기판의 상기 볼록부의 상기 정상면에서 상기 반도체기판과 접촉한다.

본 발명에 관한 제1 가속도 센서를 제조할 때, 기판전극을 형성하기 위한 개구를 형성하지 않으므로, 두꺼운 포토레지스트를 필요로 하지 않는다.

본 발명에 관한 제2 가속도 센서는, 고정전극(51)과, 가동전극(53)을 갖고, 상기 고정전극(51)과, 가동전극(53)과의 사이의 거리가 4㎛ 이하이다.

본 발명에 관한 제2 가속도 센서에는, 포토레지스트의 막두께가 얇아도, 피복성 좋게 고정전극 및 가동전극을 덮을 수 있다.

본 발명의 목적, 특징, 국면 및 이점은, 이하의 상세한 설명과 첨부된 도면 에 의해, 보다 명백해진다.

본 발명은 포토리소그래피 기술에 관한 것으로, 예를 들면 빔(beam) 구조의 가동부를 갖는 가속도 센서에 적용 할 수 있다.

도 1은 본 발명의 실시예 1에 관한 제조방법을 적용가능한, 가속도 센서의 구조의 일부를 나타내는 평면도이다.

도 2a, 2b는 각각 도 1의 위치 AA 및 위치 BB에서의 단면도이다.

도 3 내지 도 11은 실시예 1에서 가속도 센서를 제조하는 방법을 공정순서대로 나타내는 단면도이다.

도 12는 본 발명의 실시예 1의 이점을 설명하기 위한 단면도이다.

도 13은 본 발명의 실시예 2에 관한 제조방법을 적용가능한, 가속도 센서의 구조의 일부를 나타내는 평면도이다.

도 14a, 14b는 각각 도 13의 위치 EE 및 위치 FF에서의 단면도이다.

도 15 내지 도 23은 실시예 2에서 가속도 센서를 제조하는 방법을 공정순서대로 나타내는 단면도이다.

도 24는 본 발명의 실시예 3에 관한 제조방법을 적용가능한, 가속도 센서의 구조의 일부를 나타내는 단면도이다.

도 25 내지 도 34는 실시예 3에서 가속도 센서를 제조하는 방법을 공정순서대로 나타내는 단면도이다.

도 35 및 도 36은 본 발명의 실시예 4를 나타내는 단면도이다.

도 37은 본 발명의 실시예 5를 나타내는 단면도이다.

도 38은 본 발명의 실시예 5를 나타내는 그래프이다.

(실시예 1)

도 1은 본 발명의 실시예 1에 관한 제조방법을 적용가능한, 가속도 센서의 구조의 일부를 나타내는 평면도이다. 도 2a, 2b는 각각 도 1의 위치 AA 및 위치 BB에서의 단면도이다. 반도체기판(1) 상에는 절연층(2), 절연막(3)이 이 순서대로 적층되고, 기판(100)을 구성하고 있다. 반도체기판(1), 절연층(2), 절연막(3)은, 각각 예를 들면 실리콘, 산화실리콘, 질화실리콘이 채용된다.

절연막(3)은 실드막(99)을 노출시키는 개구(31)를 가지고 있고, 개구(31)에서 질량체(53)가 설치되어 있다. 질량체(53)는 가동전극(53a), 지주(53b) 및 탄성부(53c)를 가지고 있다. 지주(53b)는 그 양단이 기판(100)에 고정되어 있고, 해당 단부를 제외한 지주(53b) 및 가동전극(53a), 탄성부(53c)는 절연층(2)과 떨어져 현가 되어 있다. 도 1에서는 지주(53b)의 일단만이 나타나 있다. 가동전극(53a)은 지주(53b)의 양단의 사이에서 지주(53b)로부터 도면에서 좌우방향으로 빗살 상에 연장되어 있다. 탄성부(53c)도 지주(53b)의 양단의 사이에서 지주(53b)로부터 도면에서 좌우방향으로 연장되어 지주(53b)로 되돌아오고 있고, 헤어핀 커브를 그리고 있다. 탄성부(53c)는 도면에서 상하방향으로 탄성변형이 용이하므로, 지주(53b)는 외력을 받아 도면에서 상하방향으로 이동하지만, 외력이 없어지면 탄성부(53c)의 북원력에 의해 소정의 위치로 되돌아간다. 따라서 탄성부(53c)도 마찬가지로 이동한다. 이때, 지주(53b)의 양단은 개구(31)의 외측에서 기판(100)에 고정되어 있어도 된다.

고정전극(51, 52)은 도면에서 상하방향으로 교대로 복수설치된다. 이들 각각의 일단은 개구(31)에서 절연층(2)과 떨어져 현가되어 있다. 고정전극(51, 52)의 해당 일단은 가동전극(53a)과 소정의 공극을 열어 교대로 맞물리고 있다. 고정전극(51, 52)의 타단은 어느 것이나 개구(31)의 외측에서 기판(100)에 고정된다. 고정전극(51, 52) 및 질량체(53)는 예를 들면 같은 포토리소그래피 공정으로 형성되는 폴리실리콘이 채용된다.

고정전극(51, 52) 및 질량체(53)를 보호하기 위해, 이들은 도시되지 않는 오목부를 갖는 캡으로 덮어진다. 이러한 캡을 기판(100)에 접합하기 위해, 절연막(3) 상에는 개구(31)를 둘러싸는 반도체막(50)이 설치된다. 예를 들면 캡이 실리콘으로 형성되어 있으면, 반도체막(50)은 고정전극(51, 52) 및 질량체(53)와 동일한 포토리소그래피 공정으로 형성되는 폴리실리콘이 채용된다.

고정전극 51 끼리는 배선 61로, 고정전극 52 끼리는 배선 62로, 각각 접속된다. 또한 가동전극(53a)은 지주(53b)를 통해 배선 63에 접속된다. 배선 61, 62, 실드막(99)은 절연층(2)의 상면(절연막(3)이 접하는 측의 면)에서 형성된다. 이들은 예를 들면 동일한 포토리소그래피 공정으로 형성되는 폴리실리콘이 채용된다. 절연막(3)은 배선 61, 62를 노출시킨다. 고정전극(51, 52)은 외력을 받아도 이동하지 않는다. 따라서 고정전극 51과 가동전극(53a)과의 사이에 생기는 정전용량 및 고정전극 52와 가동전극(53a)과의 사이에 생기는 정전용량에 근거하여 외력의 크기를 알 수 있다.

이러한 정전용량을 외부로부터 검출 가능하게 하기 위해, 배선 61, 63은 또한, 반도체막(50)에 관해서 개구(31)와는 반대측에 설치된 외부전극(91, 93)과 각각 접속된다. 배선 62도 동일하게 하여, 반도체막(50)에 관해서 개구(31)와는 반대측에 설치된 외부전극(도시하지 않음)과 접속된다.

또한, 반도체(1)와 접속되는 전극(90)이, 반도체막(50)에 관해서 개구(31)와는 반대측에 설치된다. 전극(90)은, 반도체기판(1)의 전위를 측정, 혹은 외부로부터 결정하는 기능을 갖는다. 예를 들면 가속도 센서에서의 기판전극으로서 기능한다.

다음에 상기한 구조를 갖는 가속도 센서를 제조하는 방법을, 도 3 내지 도 11을 사용하여 공정순서에 따라 설명한다. 단, 각 도면에서 (a), (b)와 채번된 도면은, 각각 도 1의 위치 AA 및 위치 BB에 해당하는 위치에서의 단면을 나타내고 있다.

우선 도 3에 나타나 있는 바와 같이, 반도체기판(1) 상에 절연층(2)을 형성한다. 그리고 배선 61, 실드막(99)이 부설되어야 하는 위치의 절연층(2)의 표면을 에칭으로 제거하고, 그 후에 배선 61, 실드막(99)을 형성한다. 배선 61, 실드막(99)의 표면은, 절연층(2)의 표면과 거의 평탄하게 형성된다. 도 3에는 나타나지 않지만 배선 62, 63도 배선 61, 실드막(99)과 동일하게 하여 형성된다.

다음에, 도 4에 나타나 있는 바와 같이, 절연층(2)을 선택적으로 제거해서 반도체기판(1)을 노출시키는 개구(80)를 설치한다. 개구(80)에서 반도체기판(1)과 접속하는 전극(90)이 후의 공정에서 설치된다. 도 4에 나타나는 구조에서는 절연층(2), 배선 61, 실드막(99)의 표면이 거의 평탄하다. 도 4에는 나타나지 않지만, 동일하게 하여, 배선 62, 63의 표면은 절연층(2)의 표면과 거의 평탄하다. 따라서, 개구(80)를 형성하기 위한 에칭 마스크가 되는 포토레지스트는 얇아도, 이들의 표면을 양호하게 피복할 수 있다. 포토레지스트를 두껍게 형성할 때에 생기기 쉬운 크랙을 회피하기 위해서는, 포토레지스트를 복수회로 나누어 도포하는 것이 바람직하다. 개구(80)를 형성하기 위한 에칭 마스크가 되는 포토레지스트는 복수로 나누어 도포할 필요가 없다. 또한 두꺼운 포토레지스트를 에칭 마스크로서 사용할 경우에 생기기 쉽다, 에칭 레이트의 저하라는 문제도 초래하지 않는다.

다음에 도 5에 나타나 있는 바와 같이, 도 4에 나타난 구조의 상측에(즉 반도체기판(1)과는 반대측에) 선택적으로 절연막(3)을 선택적으로 설치한다. 절연층 3은 절연층 2를 선택적으로 덮는다. 구체적으로는 절연막(3)은 개구(80)에서 나타나는 절연층(2)의 단면도 덮지만, 배선 61의 정상면의 중앙부(이하, 배선 61뿐만 아니라 다른 구성요소에 있어서도, 정상면의 중앙부를 간단히 「중앙부」라 칭함), 개구(80)에서 나타나는 반도체기판(1)의 중앙부를 노출시킨다. 또한 절연막(3)은 실드막(99)을 노출시키는 개구(31)를 갖는다. 절연막(3)은 도 4에 나타난 구조에 대하여 전면적으로 형성된 후, 포토레지스트를 에칭 마스크로서 채용하는 에칭에 의해 선택적으로 제거하고, 도 5에 나타난 구조를 얻을 수 있다. 해당 에칭 마스크가 되는 포토레지스트가 피복해야 하는 단차는 절연층(2)의 막두께 정도로 끝나므로, 포토레지스트를 복수로 나누어 도포할 필요가 없고, 또한 에칭 레이트의 저하라는 문제도 초래하지 않는다. 이때, 절연막(3)이 배선 61의 연부, 개구(80)에서 나타나는 반도체기판(1)의 연부를 덮는 것은, 후술하는 희생층의 에칭시에 사용되는 에천트가 절연층(2)에 진입해서 절연층(2)이 에칭되는 것을 방지하기 위해서이다.

다음에 도 6에 나타나 있는 바와 같이, 도 5에 나타난 구조의 상측에 희생층(4)을 선택적으로 형성한다. 구체적으로는 희생층(4)은 배선 61의 위쪽에서(그리고 도 6에는 나타나지 않지만, 배선 62, 63의 위쪽에서도 마찬가지로) 절연막(3)의 단부 및 배선 61의 중앙부를 노출시키는 개구 81과, 사후의 공정에서 반도체막(50)을형성해야 하는 위치에서 절연막(3)을 노출시키는 개구 82와, 개구 80을 포함해서 이것보다도 광범위해서 절연막(3)을 노출시키는 개구 83을 갖는다.

희생층(4)은 도 5에 나타난 구조에 대하여 전면적으로 형성된 후, 포토레지스트를 에칭 마스크로서 채용하는 에칭에 의해 선택적으로 제거하고, 도 6에 나타난 구조를 얻을 수 있다. 해당 에칭 마스크가 되는 포토레지스트가 피복하는 단차는 절연층(2)의 막두께 정도로 끝나므로, 포토레지스트를 복수회로 나누어 도포할 필요가 없고, 또한 에칭 레이트의 저하라는 문제도 초래하지 않는다.

다음에 도 7에 나타나 있는 바와 같이, 도 6에 나타난 구조의 상측에 도프트 폴리실리콘막(5), TEOS(Tetra Ethyle Ortho Silicate)를 원재료로 하는 실리콘 산화막(이하 「TEOS막」이라 칭함)(301)을 이 순서대로 적층한다. 그리고 TEOS막(301) 상에 포토레지스트(302)를 도포하고, 패터닝을 행하여, 반도체막(50), 고정전극(51, 52), 질량체(53)를 형성해야 하는 위치에 포토레지스트(302)를 남긴다. 포토레지스트(302)가 피복해야 하는 단차는 개구(80) 근방에서 절연층(2)의 막두께와 희생층(4)의 막두께와의 합 정도가 된다. 그러나, 잔치해야 하는 포토레지스트(302)가 덮는 단차는 희생층(4)의 막두께 정도로 지나지 않고, 개구(80) 근방에서 포토레지스트(302)의 피복성이 악화해도 그 후의 처리에는 지장이 없다. 따라서 포토레지스트(302)의 두께를 얇게 할 수 있다. 다음에 포토레지스트(302)를 에칭 마스크로서 TEOS막(301)의 에칭을 행하여 패터닝을 행한다(도 8).

다음에 잔치된 TEOS막(301)을 하드 마스크로서 사용하여, 도프트폴리실리콘막(5)의 에칭을 행하여, 도 9에 나타나 있는 바와 같이 반도체막(50), 고정전극(51)을 형성한다. 해당 에칭에 의해, TEOS막(301)의 막두께는, 예를 들면 60% 정도로까지 감소하는 경우도 있다. 도 9에는 나타나지 않지만, 고정전극 52, 질량체(53)도 마찬가지로 형성된다. 개구(83) 근방에서는, 절연막(3) 및 이것이 노출시키는 반도체기판(1)이 노출한다.

다음에 도 10에 나타나 있는 바와 같이, 도 9에 나타난 구조에 대하여 전면적으로 금속막(9)을 형성한다. 금속막(9)은 예를 들면 실리콘을 포함하는 알루미늄합금이 채용된다. 그리고 전극(90)이 형성되어야 하는 위치에서는, 패터닝된 포토레지스트(303)가 금속막(9)을 덮는다. 전극(90)은 개구(83) 내에 잔치되면 되고, 희생층(4) 상에 형성할 필요는 없다. 따라서 포토레지스트(303)가 피복해야 하는 단차는 절연층(2)의 막두께 정도로 끝나고, 포토레지스트를 복수로 나누어 도포할 필요가 없으며, 또한 에칭 레이트의 저하라는 문제도 초래하지 않는다.

다음에 금속막(9)을 포토레지스트(303)를 마스크로 하는 에칭에 의해 선택적으로 제거하고, 도 11에 나타나 있는 바와 같이 반도체기판(1)에 접촉하는 전극(90)을 형성한다. 그 후에 희생층(4) 및 TEOS막(301)을 에칭에 의해 제거하고, 도 2에 나타난 구조를 얻을 수 있다. 예를 들면 희생층(4)의 에칭에는 플루오르화수소산을 사용한 습식 에칭이 채용된다.

도 12는 본 발명의 실시예 1의 이점을 설명하기 위한 단면도이다. 만일 반도체막(50), 고정전극 51(그리고 도면에는 나타나지 않지만 고정전극 52, 질량체(53)도)이 형성되고 나서 전극(90)을 반도체기판(1)에 콘택시키기 위한 개구(80)를 얻으려고 하는 것이라면, 개구(80)를 형성해야 하는 위치에서 개구하는 포토레지스트(304)를 형성해야만 한다. 포토레지스트(304)는 개구(83)에서 절연막(3)을 덮고, 또한 반도체막(50), 고정전극(51)도 덮으므로, 피복해야 하는 단차는 반도체막(50), 고정전극 51의 두께(따라서 도프트 폴리실리콘막(5)의 두께)와 희생층(4)의 두께와의 합 정도에도 이르고, 포토레지스트(304)를 두껍게 할 필요가 있다. 그러나 포토레지스트(304)를 두껍게 하면, 전술한 크랙의 문제 및 이것을 회피하기 위해 복수회의 도포공정을 필요로 하는 문제나, 에칭 레이트의 저하라는 문제가 우려된다.

이에 대하여 본건에 의하면, 희생층(4)이나 반도체막(50), 고정전극 51을 형성하기 전에, 전극(90)을 형성하기 위한 개구(80)를 형성하고 있으므로, 두꺼운 포토레지스트를 필요로 하지 않는 이점이 있다.

(실시예 2)

도 13은 본 발명의 실시예 2에 관한 제조방법을 적용가능한, 가속도 센서의 구조의 일부를 나타내는 평면도이다. 또한 도 14a, 14b는 각각 도 13의 위치 EE 및 위치 FF에서의 단면도이다. 도 13의 위치 EE 및 위치 FF는 각각 도 1의 위치 AA 및 위치 BB에 해당한다.

본 실시예에서의 가속도 센서는, 실시예 1에서의 가속도 센서와 비교하여, 전극(90)이 반도체기판(1)에 도달하기 때문에, 전극(90)이 절연층(2)을 관통하는 것이 아니며, 반도체기판(1)이 절연층(2)을 관통하고 있는 점에서 특징적으로 다르다.

상기한 구조를 갖는 가속도 센서를 제조하는 방법을, 도 15 내지 도 23을 이용하여 공정순서에 따라 설명한다. 단, 각 도면에 있어서 (a), (b)와 채번된 도면은, 각각 도 13의 위치 EE 및 위치 FF에 해당하는 위치에서의 단면을 나타내고 있다.

우선 도 15에 나타나 있는 바와 같이, 반도체기판(1)을 준비한다. 후에 전극(90)이 설치되는 위치에서, 반도체기판(1)은 국소적으로 돌출한 볼록부(1a)를 가지고 있다. 이러한 볼록부(1a)를 형성하기 위한 처리의 예로서는, 후에 전극(90)이 설치되는 위치를 마스크해서 이방성 에칭을 행하고, 마스크되어 있지 않은 부분의 반도체기판(1)의 두께를 감소시키는 것을 들 수 있다.

다음에 도 16에 나타나 있는 바와 같이, 반도체기판(1)의 볼록부(1a)를 갖는 측의 면(이하 「표면」이라 칭함) 상에 절연층(2)을 형성한다. 절연층(2)은 볼록부(1a)의 근방에서, 볼록부(1a)의 형상을 반영해서 고조된다.

다음에 절연층(2)을 에치백해서 평탄화하고, 볼록부(1a)의 정상면을 노출시킨다. 또한 배선 61, 실드막(99)이 부설되어야 하는 위치의 절연층(2)의 표면을 에칭으로 제거하고, 그 후에 배선 61, 실드막(99)을 형성한다. 배선 61, 실드막(99)의 표면은, 절연층(2)의 표면과 거의 평탄하게 형성된다. 또한 절연층(2) 및 배선 61, 실드막(99) 상에 선택적으로 절연막(3)을 선택적으로 설치한다. 구체적으로는 절연막(3)은 실드막(99)을 노출시키는 개구(31)를 갖고, 또한 배선 61 및 볼록부(1a)의 중앙부를 노출시킨다. 절연막(3)은 도 16에 나타난 구조에 대하여 전면적으로 형성된 후, 포토레지스트를 에칭 마스크로서 채용하는 에칭에 의해 선택적으로 제거하여, 도 17에 나타난 구조를 얻을 수 있다. 해당 포토레지스트에 대해서도,실시예 1에서 설명한 바와 같이, 이것을 복수로 나누어 도포할 필요가 없고, 또 에칭 레이트의 저하라는 문제도 초래하지 않는다. 도 17에는 나타나지 않지만 배선 62, 63도 배선 61과 동일하게 하여 형성된다.

다음에 도 18에 나타나 있는 바와 같이, 도 17에 나타난 구조의 상측에 희생층(4)을 선택적으로 형성한다. 구체적으로는 희생층(4)은 배선 61의 위쪽에서(그리고 도 18에는 나타나지 않지만, 배선 62, 63의 위쪽에서도 마찬가지로) 절연막(3)의 단부 및 배선 61의 중앙부를 노출시키는 개구 81과, 사후의 공정에서 반도체막(50)을 형성해야 하는 위치에서 절연막(3)을 노출시키는 개구 82와, 볼록부(1a)의 중앙부 및 그 주위의 절연막(3)을 노출시키는 개구 83을 갖는다.

희생층(4)은 도 17에 나타난 구조에 대하여 전면적으로 형성된 후, 포토레지스트를 에칭 마스크로서 채용하는 에칭에 의해 선택적으로 제거하여, 도 18에 나타난 구조를 얻을 수 있다. 해당 에칭 마스크에 대해서도, 실시예 1에서 설명한 바와 같이, 이것을 복수로 나누어 도포할 필요가 없고, 또한 에칭 레이트의 저하라는 문제도 초래하지 않는다.

다음에 도 19에 나타나 있는 바와 같이, 도 18에 나타난 구조의 상측에 도프트 폴리실리콘막(5), TEOS막(301)을 이 순서대로 적층한다. 그리고 TEOS막(301) 상에 포토레지스트(302)를 도포하고, 패터닝을 행하여, 반도체막(50), 고정전극(51, 52), 질량체(53)를 형성해야 하는 위치에 포토레지스트(302)를 남긴다. 포토레지스트(302)가 피복해야 하는 단차는 희생층(4)의 막두께 정도에 지나지 않으므로, 피복성이 문제로는 되기 어렵고, 포토레지스트(302)의 두께를 얇게 할 수 있다. 다음에 포토레지스트(302)를 에칭 마스크로 하여 TEOS막(301)의 에칭을 행해서 패터닝을 행한다(도 20).

다음에 잔치된 TEOS막(301)을 하드 마스크로서 사용하여, 도프트 폴리실리콘막(5)의 에칭을 행하고, 도 21에 나타나 있는 바와 같이 반도체막(50), 고정전극(51)을 형성한다. 해당 에칭에 의해, TEOS막(301)의 막두께는, 예를 들면 60% 정도로까지 감소하는 경우도 있다. 도 21에는 나타나지 않지만, 고정전극 52, 질량체(53)도 동일하게 형성된다. 개구(83) 근방에서는, 절연막(3) 및 이것이 노출시키는 볼록부(1a)의 중앙부가 노출한다.

다음에 도 22에 나타나 있는 바와 같이, 도 21에 나타난 구조에 대하여 전면적으로 금속막(9)을 형성하고, 전극(90)이 형성되어야 하는 위치에서는, 패터닝된 포토레지스트(303)가 금속막(9)을 덮는다. 실시예 1에서 설명된 바와 같이, 포토레지스트(303)를 복수로 나누어 도포할 필요가 없고, 또한 에칭 레이트의 저하라는 문제도 초래하지 않는다.

다음에 금속막(9)을 포토레지스트(303)를 마스크로 하는 에칭에 의해 선택적으로 제거하고, 도 23에 나타나 있는 바와 같이 전극(90)을 형성한다. 그 후에 희생층(4) 및 TEOS막(301)을 에칭에 의해 제거하고, 도 14에 나타난 구조를 얻을 수 있다.

이상과 같이 해서 본 실시예에 예시된 가속도 센서를 제조할 때, 전극(90)을 형성하기 위한 개구(80)를 형성하지 않으므로, 두꺼운 포토레지스트를 필요로 하지 않는 이점이 있다.

(실시예 3)

도 24는 도 1의 위치 CC에서의 단면도이다. 해당 단면에서는, 실드막(99)을 노출시키는 개구(31)의 위쪽에서 가동전극(53a), 탄성부(53c)가 설치된다. 그리고 절연막(3)이 존재하는 영역에서 반도체막(50)이 설치되고, 절연층(2) 및 절연막(3)을 관통해서 반도체기판(1)에 도달하는 전극(90)이 설치된다.

상기한 구조를 갖는 가속도 센서를 제조하는 방법을, 도 25 내지 도 33을 사용하여 공정순서에 따라 설명한다. 단, 각도는 도 1의 위치 CC에 해당하는 위치에서의 단면을 나타내고 있다.

우선 반도체기판(1) 상에 절연층(2)을 설치한다. 다음에 전극(90)을 설치해야 하는 위치의 절연층(2)의 표면을 에칭으로 제거해서 오목부(85)를 형성한다. 이 에칭은, 실드막(99)을 설치해야 하는 위치 및, 위치 CC에는 나타나지 않지만 배선 61, 62, 63을 설치해야 하는 위치로 절연층(2)의 표면을 에칭하는 공정과 동일공정으로 행해진다. 그 후에 실드막(99) 및, 위치 CC에는 나타나지 않지만, 배선 61, 62, 63이 형성된다. 그 후에 개구 31을 갖는 절연막(3)을 형성한다. 절연막(3)은 오목부(85)도 포함해서 절연층(2)을 덮지만, 개구 31에서 실드막(99)을 노출시킨다. 그 후 또한 희생층(4)을 선택적으로 형성하고, 또 반도체막(50), 고정전극(51, 52) 및 질량체(53)를 형성한다(도 25). 단 도 25에 나타나는 단면에서는 고정전극(51, 52) 및 질량체(53)의 지주(53b)는 나타나지 않는다. 희생층(4)은 개구 82, 83을 가지고 있다. 개구 82를 통해 반도체막(50)이 절연막(3)과 접촉하고, 개구 83은 오목부(85)를 포함해서 이것보다도 광범위하게 절연막(3)을 노출시킨다.

다음에 도 25에서 나타난 구조의 전체면에 새롭게 희생층(11)을 설치하고, 도 26에 표시되는 구조를 얻는다. 희생층(11)은 그 바탕이 되는 구조에서 좁은 오목부에도 들어가 형성된다. 해당 희생층(11)은 예를 들면 실리콘 산화막이 채용되고, 특히 PSG(phospho-silicate glass)막 혹은 BPSG(boro-phospho-silicate glass)막을 채용하는 것이 바람직하다. 저온처리가 가능하고, 막두께를 두껍게 하는 것이 용이하여, 동시에 응력을 감소할 수 있기 때문이다. 희생층(11)은 에치백되고, 희생층(4) 및 절연막(3)을 덮으면서도 반도체막(50), 고정전극(51, 52) 및 질량체(53)의 상면이 노출되고, 도 27에 나타난 구조를 얻을 수 있다.

그 후, 도 27에 나타난 구조의 전체면에 포토레지스트(305)를 설치한다. 단 포토레지스트(305)는, 오목부(85)보다도 내측에서 개구하는 개구 86이 패터닝되어 있다(도 28). 희생층(11)이 개구 83에서 잔치되어 있고, 따라서 포토레지스트(305)가 피복해야 하는 단차는, 희생층(11)이 설치되지 않는 경우보다도 작아진다. 따라서 포토레지스트(305)의 두께를 감소할 수 있다.

다음에 포토레지스트(305)를 에칭 마스크로서 희생층(11)의 에칭을 행하고, 희생층(11)을 개구 86에서 제거한다. 즉 희생층(11)은 개구 86에서, 오목부(85)보다도 좁은 영역에서 절연막(3)을 노출시킨다(도 29).

그 후에 포토레지스트(305)를 에칭 마스크로서, 도 30에 나타나 있는 바와 같이 절연막(3) 및 절연층(2)을 선택적으로 에칭하고, 개구 86과 마찬가지로, 개구85보다도 내측에서 개구하는 개구 87에서 반도체기판(1)을 노출시킨다. 또한 도 31에 나타나 있는 바와 같이 전체면에 금속막(9)을 형성해서 개구 87에서 노출한 반도체기판(1)과 금속막(9)이 접촉한다. 그리고 도 32에 나타나 있는 바와 같이 개구(86)와 개구 87보다도 외측에서, 예를 들면 개구 85보다도 외측에서 금속막(9)을 덮는 에칭 마스크를 포토레지스트(306)를 이용하여 형성한다. 그리고 포토레지스트(306)를 에칭 마스크로서 금속막(9)을 에칭해서 도 33에 나타나 있는 바와 같이 전극(90)을 형성한다. 이후, 희생층(4, 11) 및 TEOS막(301)을 제거해서 도 24에 표시되는 구조를 얻는다.

도 34는 본 실시예의 변형을 나타내는 단면도이다. 희생층(11)을 에치백한 후, 또한 SOG막(12)을 막형성하고, 희생층(11)의 덴트(dent)를 매립하는 것도 바람직하다. 이에 따라 그 후에 설치되는 포토레지스트(305)가 피복해야 하는 단차를 더욱 감소할 수 있다.

이상과 같이 해서 본 실시예에 의하면, 전극(90)을 형성하기 전에, 미리 희생층(11)에서 표면의 요철을 완화하고 있으므로, 포토레지스트(305)를 두껍게 할 필요가 없는 이점이 있다.

이때, 개구 87은 절연막(3) 및 절연층(2)을 선택적으로 에칭함으로써 형성되고, 개구 87이 형성됨으로써, 전극(90)과 접촉하는 위치에서 반도체기판(1)이 노출한다. 따라서 반드시 오목부(85)를 미리 형성해 두지 않아도 본 실시예를 적용할 수 있다. 그러나, 개구 87을 형성할 때에 절연막(2)을 에칭하는 양을 감소하기 위해서는, 오목부(85)를 미리 형성해 두는 것이 바람직하다.

(실시예 4)

도 35는 본 실시예를 나타내는 단면도이고, 실시예 3의 도 25에 해당한다.본 실시예에서는 실시예 3에서 설명된 공정 중, 반도체막(50), 고정전극(51, 52) 및 질량체(53)를 형성할 때, 더미체(54)도 더불어 형성한다. 더미체(54)는 가속도 센서의 기능에 대하여 기여할 필요는 없다. 더미체(54)는 고정전극(51), 질량체(53), 반도체막(50)과, 개구(83)와의 사이에서 희생층(4) 상에 설치된다. 그러나 반도체막(50), 고정전극(51, 52) 및 질량체(53)와는 달리, 어느 한쪽의 위치에서 절연막 2 혹은 절연막 3에 접촉할 필요는 없다. 따라서, 희생층(4)에 접해서 설치하고, 후의 공정에서 희생층(4)을 제거할 때에, 희생층(4)과 함께 제거하는 것도 가능하다.

도 36은 도 35에 나타난 구조에 대하여, 개구(86)가 패터닝된 포토레지스트(307)를 형성한 구조를 나타내고 있다. 전극(90)이 형성되어야 하는 위치(도 36에서는 오목부(85)가 형성되어 있는 위치)에 대하여, 더미체(54)가 고정전극(51), 질량체(53), 반도체막(50)보다도 가깝다. 따라서 더미체(54)가 설치되어 있는 경우 쪽이, 설치되지 않는 경우와 비교하여, 전극(90)이 형성되어야 하는 위치 근방에 포토레지스트(307)의 두께가 감소하는 것에 의한 가속도 센서에의 악영향을 억제할 수 있다. 더욱이, 포토레지스트(307)의 피복성이 나쁘고 더미체(54)가 덮어지지 않아도 된다. 반도체막(50)과는 달리, 더미체(54)가 포토레지스트(307)에 덮어지지 않는 결과 더미체(54)가 에칭되어도, 가속도 센서의 구성에는 영향이 없기 때문이다.

이후, 포토레지스트(307)를 마스크로서 절연막(3), 절연층(2)을 에칭하고, 반도체기판(1)을 노출시킨다. 그리고 금속막(9)을 전체면에 퇴적해서 선택적으로에칭함으로써, 노출한 반도체기판(1)에 접촉하는 전극(90)을 형성하고, 희생막(4)을 제거한다.

따라서 본 실시예에 의하면, 포토레지스트(307)의 두께를 두껍게 할 필요가 없는 이점이 있다.

(실시예 5)

도 37은 도 36에 표시되는 처리가 행해지고 있을 때의, 도 1의 위치 DD에 해당하는 단면도이다. 반도체기판(1) 상에 절연막(2), 실드막(99), 절연막(3), 희생층(4)이 이 순서대로 적층되고, 희생층(4) 상에는 고정전극(51, 52) 및 탄성부(53c) 및 가동전극(53a)이 형성되어 있다. 단 도 37에 나타난 단면에서는 더미체(54)는 나타나지 않는다. 또한 포토레지스트(307)가 얇게 형성되고, 포토레지스트(307)의 표면이 고정전극(51, 52) 및 탄성부(53c) 및 가동전극(53a)의 형상을 반영해서 요철을 가지고 있는 경우가 나타나 있다.

이와 같이 포토레지스트(307)가 얇은 경우, 고정전극(51, 52) 및 탄성부(53c) 및 가동전극(53a)의 어깨 J, 즉 고정전극(51, 52) 및 탄성부(53c) 및 가동전극(53a)의 정상면의 단부 J에서, 포토레지스트(307)의 막두께는 가장 얇아진다. 그러나, 고정전극(51, 52) 및 가동전극(53a)의 사이의 거리나, 가동전극(53a)과 탄성부(53c)와의 사이의 거리인 거리 d를 좁게 함으로써, 어깨 J에서의 포토레지스트(307)의 막두께가 얇아지는 것을 피할 수 있다.

도 38은 고정전극(51, 52) 및 탄성부(53c) 및 가동전극(53a)의 높이 h를 3.5㎛로 한 경우의, 어깨 J에서의 포토레지스트(307)의 막두께 t와 거리 d와의 관계를나타내는 그래프이다. 기호 원, 사각, 삼각은 각각 포토레지스트(307)의 평탄부에서의 막두께가, 2.5㎛, 3.0㎛, 3.5㎛인 경우를 나타내고 있다. 일반적으로, 평탄부에서 1회의 도포에 의해 얻어지는 포토레지스트(307)의 막두께가 3.5㎛ 이하이다. 한편, 후의 공정에서 절연막(2, 3)을 제거할 때에 드라이에칭을 채용하는 것을 고려하면, 더미체(54) 근방을 제외해서 포토레지스트(307)는 500nm 정도 필요하다. 따라서 도 38로부터, 거리 d는 4㎛ 이하인 것이 바람직하다고 결론지을 수 있다.

이상과 같이, 본 실시예에서는, 고정전극과 가동전극(탄성부를 포함함)과의 사이의 거리를 4㎛ 이하로 함으로써, 이들을 덮는 포토레지스트(307)의 막두께는 얇아도 피복성이 좋고, 복수로 나누어 도포할 필요가 없다는 이점이 있다. 도 37에는 나타나지 않지만, 본 실시예에서도 실시예 4와 마찬가지로, 더미체(54)를 설치하는 것이 바람직하다.

본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시로서, 본 발명이 그것에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 빠지지 않고 상정될 수 있는 것으로 풀이된다.

Claims

(a) 반도체기판(1) 상에 설치된 절연층(2)의 표면에 배선(61)을 형성하는 공정과,

(b) 상기 절연층을 선택적으로 제거해서 상기 반도체기판을 노출시키는 제1 개구(80)를 설치하는 공정과,

(c) 상기 공정 (b) 후, 상기 절연층 위쪽에, 상기 배선의 중앙부를 노출시키는 제2 개구(81)와, 상기 제1 개구를 포함해서 이것보다도 넓은 제3 개구(83)를 갖는 희생층(4)을 형성하는 공정과,

(d) 상기 공정 (c)에서 얻어진 구조의 전체면에 도전성 반도체(5)를 형성하는 공정과,

(e) 상기 도전성 반도체 상에 제1 마스크(301)를 형성하는 공정과,

(f) 상기 제1 마스크를 사용하여 상기 도전성 반도체의 에칭을 행하고, 상기 배선에 접속되는 제1 전극(51)을 형성하는 공정과,

(g) 상기 공정 (f)에서 얻어진 구조의 전체면에 도전막(9)을 형성하는 공정과,

(h) 상기 도전막을 선택적으로 제거해서 상기 제1 개구에서 상기 반도체기판과 접촉하는 제2 전극(90)을 형성하는 공정과,

(i) 상기 희생층을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
제 1 항에 있어서,

상기 공정 (b)와 상기 공정 (c)의 사이에 실행되고,

(j) 상기 배선의 중앙부 및 상기 제1 개구의 중앙부를 노출하는 절연막(3)을 형성하는 공정을 더 구비하며,

상기 희생층은 상기 배선의 위쪽에서 상기 절연막의 단부를 노출시키는 것을 특징으로 하는 반도체장치의 제조방법.
제 1 항에 있어서,

상기 공정 (e)는,

(e-1) 상기 도전성 반도체 상에 산화막(301)을 형성하는 공정과,

(e-2) 상기 제1 전극이 형성되어야 하는 위치를 덮는 포토레지스트(302)를 형성하는 공정과,

(e-3) 상기 포토레지스트를 제2 마스크로서 상기 산화막의 에칭을 행하고, 상기 제1 마스크를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제 1 항에 있어서,

상기 배선의 표면은 상기 절연층의 표면과 거의 평탄하게 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제 1 항에 있어서,

상기 제1 전극은 가속도 센서의 고정전극으로서 기능하고, 상기 제2 전극은 상기 가속도 센서의 기판전극으로서 기능하는 것을 특징으로 하는 반도체장치의 제조방법.
(a) 국소적으로 돌출한 볼록부(1a)를 갖는 반도체기판(1)의 표면에, 상기 볼록부를 노출시키는 절연층(2)을 형성하는 공정과,

(b) 상기 절연층(2)의 표면에 배선(61)을 형성하는 공정과,

(c) 상기 절연층의 위쪽에, 상기 배선의 중앙부를 노출시키는 제1 개구(81)와, 상기 볼록부의 중앙부를 노출시키는 제2 개구(83)를 갖는 희생층(4)을 형성하는 공정과,

(d) 상기 공정 (c)에서 얻어지는 구조의 전체면에 도전성 반도체(5)를 형성하는 공정과,

(e) 상기 도전성 반도체 상에 제1 마스크(301)를 형성하는 공정과,

(f) 상기 제1 마스크를 사용하여 상기 도전성 반도체의 에칭을 행하고, 상기 배선에 접속되는 제1 전극(51)을 형성하는 공정과,

(g) 상기 공정 (f)에서 얻어진 구조의 전체면에 도전막(9)을 형성하는 공정과,

(h) 상기 도전막을 선택적으로 제거해서 상기 볼록부와 접촉하는 제2 전극(90)을 형성하는 공정과,

(i) 상기 희생층을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
제 6 항에 있어서,

상기 공정 (a)는

(a-1) 상기 볼록부를 상기 반도체기판의 상기 표면에 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제 6 항에 있어서,

상기 공정 (b)와 상기 공정 (c)의 사이에 실행되고,

(j) 상기 배선의 중앙부 및 상기 볼록부의 중앙부를 노출하는 절연막(3)을 형성하는 공정을 더 구비하고,

상기 희생층은 상기 배선의 위쪽 및 상기 볼록부의 위쪽에서, 상기 절연막의 단부를 노출시키는 것을 특징으로 하는 반도체장치의 제조방법.
제 6 항에 있어서,

상기 공정 (e)는,

(e-1) 상기 도전성 반도체 상에 산화막(301)을 형성하는 공정과,

(e-2) 상기 제1 전극이 형성되어야 하는 위치를 덮는 포토레지스트(302)를 형성하는 공정과,

(e-3) 상기 포토레지스트를 제2 마스크로서 상기 산화막의 에칭을 행하고, 상기 제1 마스크를 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제 6 항에 있어서,

상기 배선의 표면은 상기 절연층의 표면과 거의 평탄하게 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
제 6 항에 있어서,

상기 제1 전극은 가속도 센서의 고정전극으로서 기능하고, 상기 제2 전극은 상기 가속도 센서의 기판전극으로서 기능하는 것을 특징으로 하는 반도체장치의 제조방법.
(a) 반도체기판(1) 상에 절연층(2)을 형성하는 공정과,

(b) 상기 절연층의 위쪽에, 제1 개구(83)를 갖는 제1 희생층(4)을 형성하는 공정과,

(c) 상기 희생층 상에 제1 전극(51, 53c)을 형성하는 공정과,

(d) 상기 공정 (c)에서 얻어진 구조의 전체면에 제2 희생막(11)을 형성하는 공정과,

(e) 적어도 상기 제2 희생막의 에치백을 행하는 공정과,

(f) 상기 공정 (e)에서 얻어진 구조를, 상기 제1 개구보다도 내측에서 개구하는 제2 개구(86)를 갖는 포토레지스트(305)로 덮는 공정과,

(g) 상기 포토레지스트를 마스크로서 상기 제2 희생막을 에칭하는 공정과,

(h) 상기 공정 (g)에서 개구한 범위에서 상기 반도체기판에 접촉하는 제2 전극(90)을 형성하는 공정과,

(i) 상기 제1 희생층 및 제2 희생층을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
제 12 항에 있어서,

상기 공정 (e)는,

(e-1) 상기 제2 희생막의 에치백을 행하고 나서, 전체면에 절연막(12)을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제 12 항에 있어서,

상기 공정 (h)는,

(h-1) 상기 공정 (g)에서 개구한 범위에서 상기 절연층을 에칭해서 상기 반도체기판을 노출시키는 공정과,

(h-2) 상기 공정 (h-1)에서 얻어진 구조의 전체면에 도전막(9)을 형성하는 공정과,

(h-3) 상기 도전막을 선택적으로 제거해서 상기 제2 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
제 12 항에 있어서,

상기 제1 전극은 가속도 센서의 고정전극으로서 기능하고, 상기 제2 전극은 가속도 센서의 기판전극으로서 기능하는 것을 특징으로 하는 반도체장치의 제조방법.
(a) 반도체기판(1) 상에 절연층(2)을 형성하는 공정과,

(b) 상기 절연층의 위쪽에, 제1 개구(83)를 갖는 제1 희생층(4)을 형성하는 공정과,

(c) 상기 희생층 상에 제1 전극(51, 53c)과, 상기 제1 전극과 상기 제1 개구의 사이에 설치되는 더미체(54)를 형성하는 공정과,

(d) 상기 공정 (c)에서 얻어진 구조 상에, 상기 제1 개구의 내측에서 개구하는 제2 개구(86)를 갖는 포토레지스트(307)를 형성하는 공정과,

(e) 상기 포토레지스트를 마스크로서 상기 절연층을 에칭하고, 상기 반도체기판을 노출시키는 공정과,

(f) 노출한 상기 반도체기판에 접촉하는 제2 전극(90)을 형성하는 공정과,

(g) 상기 희생층을 제거하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
반도체기판(1)과,

상기 반도체기판 상에 설치된 절연층(2)과,

상기 절연층의 위쪽에 설치된 고정전극(51)과,

상기 반도체기판에 접촉하는 기판전극(90)을 구비하고,

상기 반도체기판은 상기 기판전극과 접촉하는 볼록부(1a)를 가지며,

상기 절연층은 상기 볼록부의 정상면을 노출하고,

상기 기판전극은 상기 볼록부의 상기 정상면에서 상기 반도체기판과 접촉하는 것을 특징으로 하는 가속도 센서.
고정전극(51)과, 가동전극(53)을 갖고, 상기 고정전극(51)과, 가동전극(53)과의 사이의 거리가 4㎛ 이하인 것을 특징으로 하는 가속도 센서.