TW201501228A - 在經主動電路系統所封裝之微電子機械系統元件中進行屏蔽與偏壓之設備與方法 - Google Patents

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Abstract

於標準ASIC晶圓之鈍化頂層形成一或多個擋止構造(例如凸塊結構)，以預防在具有受ASIC晶圓直接覆蓋之MEMS元件之積體元件中MEMS元件發生垂直吸附之現象。可於該擋止構造上使用一氮化鈦塗層以防止吸附。可對該一或多個擋止構造之氮化鈦防吸附塗層施加一電勢。

Description

在經主動電路系統所封裝之微電子機械系統元件中進行屏蔽與偏壓 之設備與方法 相關申請交互參照
本專利申請與同日提出申請之美國專利申請「在經主動電路系統所封裝之微電子機械系統元件中進行屏蔽與偏壓之設備與方法」(代理人案號2550/E49)之所請主體相關，該案之整體內容於此合併參照。
本發明整體而言係關於在以特定應用積體電路(ASIC)晶圓覆蓋微電子機械系統(MEMS)晶圓之積體晶圓級晶片尺寸封裝中防止吸附之技術。
於MEMS元件中，可活動之MEMS結構通常易於側向及/或垂直吸附。在如加速度計及陀螺儀等表面微加工微電子機械系統元件中，MEMS晶圓通常包含側面及/或下方擋件(例如凸塊結構)，用以限制可動MEMS結構之移動幅度。此等擋件通常配置與可動MEMS結構僅為小面積接觸，以盡可能避免可動MEMS結構吸附於擋件。防吸附塗層亦是用以提升防吸附效能之常見方式。
為覆蓋MEMS元件(亦即將如「擋片」矽晶圓等之罩蓋黏著於MEMS元件晶圓)，亦常見於可動MEMS結構上方之封裝空腔上設置垂直擋件之作法，尤其是當MEMS晶圓與罩蓋間之空腔較淺，且可動MEMS結構緊鄰罩蓋上之結構時。
將一ASIC晶圓與一MEMS元件晶圓結合以形成一晶圓級晶片尺寸封裝係為習知技術。於此等積體晶圓級晶片尺寸封裝中，該ASIC晶圓係為有效之覆蓋晶圓。此等元件之空腔深度通常為約2-4微米(在此簡寫為「um」)，視其黏合密封材料厚度或排列間隔柱深度而定。於此等元件中，由於可動MEMS結構係緊鄰大致平直之ASIC表面，因此特別易於發生吸附。
於一第一實施例中，本發明提供一種在具有電路系統頂層之ASIC晶圓上形成擋止構造之方法。所述方法涉及於該電路系統頂層上方形成HDP-OX層；於該HDP-OX蝕刻擋止層上形成一鈍化層；以及選擇性地蝕刻該鈍化層以形成至少一擋止構造，其中該HDP-OX係一蝕刻擋止層，用以於該鈍化層形成圖形。
於各種替代實施例中，形成該鈍化層之步驟可能包括形成一氧化物底層、一氮化物中層以及一氧化物頂層，且選擇性地蝕刻該鈍化層之步驟可涉及使用一含氘之四氟化碳蝕刻劑選擇性地蝕刻穿透該氧化物頂層及該氮化物中層，並於該蝕刻劑中導入三氟甲烷或 二氟甲烷，藉以選擇性地蝕刻穿透該氧化物底層至該HDP-OX層。與上擇一或兼用，所述方法可涉及於至少一擋止構造上形成一氮化鈦防吸附塗層，在此情況下所述方法可進一步涉及形成配置為對該氮化鈦防吸附塗層施予一電勢之電路系統。於至少一擋止構造上形成一氮化鈦防吸附塗層之步驟可涉及在複數擋止構造之每一者上形成一氮化鈦防吸附塗層。於複數擋止構造之每一者上形成一氮化鈦防吸附塗層之步驟可涉及形成至少二具有氮化鈦防吸附塗層且彼此為電性相連之擋止構造，在此情況下所述方法可進一步涉及形成配置為對該等電性連接氮化鈦防吸附塗層施予一電勢之電路系統。與上擇一或兼用，於複數擋止構造之每一者上形成一氮化鈦防吸附塗層之步驟可涉及形成至少二具有彼此電性絕緣之氮化鈦防吸附塗層之擋止構造，在此情況下所述方法可進一步涉及形成能夠對該等電性絕緣氮化鈦防吸附塗層施予不同電勢之電路系統。在上述之任一實施例中，該方法可涉及形成複數鋁銅合金(AlCu)間隔柱。
於另一實施例中，本發明係提供一種ASIC晶圓，其係包含一電路頂層；一形成於該電路頂層上方之HDP-OX層；以及一形成於該HDP-OX層上且經選擇性蝕刻以包含至少一擋止構造之鈍化層。
於各種替代實施例中，該鈍化層可包括一氧化物底層、一氮化物中層以及一氧化物頂層。與上擇一或 兼用，該ASIC晶圓可包括一位於至少一擋止構造上之氮化鈦防吸附塗層，在此情況下該ASIC晶圓可包括配置為對該氮化鈦防吸附塗層施予一電勢之電路系統。該ASIC晶圓可包括一位於複數擋止構造每一者上之氮化鈦防吸附塗層。至少二擋止構造可具有彼此為電性相連之氮化鈦防吸附塗層，且該ASIC晶圓可包括配置為對該等電性連接氮化鈦防吸附塗層施予一電勢之電路系統。與上擇一或兼用，至少二擋止構造可具有彼此為電性絕緣之氮化鈦防吸附塗層，且該ASIC晶圓可包括能夠對該等電性絕緣氮化鈦防吸附塗層施予不同電勢之電路系統。於上述任一實施例中，該ASIC晶圓可包括複數鋁銅合金間隔柱。
於另一實施例中，本發明提供一種積體晶圓級晶片尺寸封裝元件，其係包含一耦接於一MEMS元件之ASIC晶圓，其中該MEMS元件包括至少一可動MEMS結構，且其中該ASIC晶圓包含一電路頂層、一形成於該電路頂層上方之HDP-OX層以及一形成於該HDP-OX層上且經選擇性蝕刻以包括至少一擋止構造之鈍化層，該至少一擋止構造係因其位置而可發揮垂直擋止可動MEMS結構之作用。
於各種替代實施例中，該鈍化層可包括一氧化物底層、一氮化物中層以及一氧化物頂層。與上擇一或兼用，該元件可包括一設於該至少一擋止構造上之氮化鈦防吸附塗層，在此情況下該元件可包括配置為對 該氮化鈦防吸附塗層施予一電勢之電路系統。該元件可包括設於複數擋止構造每一者上之氮化鈦防吸附塗層。所述至少二擋止構造可具有彼此電性連接之氮化鈦防吸附塗層，且該元件可包括配置為對該等電性連接氮化鈦防吸附塗層施予一電勢之電路系統。與上擇一或兼用，至少二擋止構造可具有彼此為電性絕緣之氮化鈦防吸附塗層，且該元件可包括能夠對該等電性絕緣氮化鈦防吸附塗層施予不同電勢之電路系統。於上述任一實施例中，該元件可包括複數鋁銅合金間隔柱。
本發明亦可包含並主張其他實施例。
100‧‧‧晶圓級晶片尺寸封裝
110‧‧‧MEMS晶圓
111‧‧‧MEMS結構
111a‧‧‧可動MEMS結構
111b‧‧‧可動MEMS結構
120‧‧‧ASIC晶圓
121‧‧‧電路系統頂層
122‧‧‧HDP-OX蝕刻擋止層
123‧‧‧鈍化層
124‧‧‧防吸附層；氮化鈦層
125‧‧‧間隔柱結構；間隔柱層；氮化鈦防吸附層
126‧‧‧擋止構造；導電屏蔽板
126a‧‧‧擋止構造
126b‧‧‧擋止構造
130‧‧‧黏著材料
140‧‧‧導電通孔
140a‧‧‧導電通孔
140b‧‧‧導電通孔
150‧‧‧電極
150a‧‧‧電極
150b‧‧‧電極
202‧‧‧電性絕緣體
204‧‧‧金屬接合墊
214‧‧‧間隔柱
216‧‧‧間隔柱
302~312‧‧‧方塊
本發明實施例之上述特徵將藉由以下詳細說明參照所附圖式加以陳明，附圖包括：圖1為概要方塊圖，顯示本發明一示範實施例中晶圓級晶片尺寸封裝之剖視圖；圖2包含圖2A至2G，其依據本發明之一種示範實施例概略顯示一種用以形成擋止構造之示範組建程序；圖3為邏輯流程圖，說明圖2所繪示範實施例中ASIC組建程序之相關步驟；圖4為概要圖，其依據本發明之一種示範實施例顯示由多重小型擋止構造組成之陣列，其可用以代替 一大型擋止構造而對應於可動MEMS結構；以及圖5為概要圖，其依據本發明之一種示範實施例顯示配置為可分別接受不同電勢之多重擋止構造。
應知上述圖式與其中所繪示之元件未必依據特定或任何比例繪製。除非上下文另有指定，否則相同之元件係以相同之示數標明。
於本發明之示範實施例中，於標準ASIC晶圓之鈍化頂層形成一或多個擋止構造(例如凸塊結構)，用以預防在具有受ASIC晶圓直接覆蓋之MEMS元件之積體元件中MEMS元件發生垂直吸附之現象。
如上所述，於一示範實施例中，於ASIC所覆蓋主動電路鈍化層表面形成擋止構造之程序涉及在ASIC晶圓之頂部主動電路系統層上方形成一高密度電漿氧化物(HDP-OX)蝕刻擋止層，接著在該HDP-OX蝕刻擋止層上形成一鈍化層(例如一氧化物-氮化物-氧化物鈍化層)，而後在該鈍化層上曝影以形成一擋止構造(在鈍化層曝影過程中利用下方之HDP-OX層做為蝕刻擋止層)。於特定示範實施例中，於形成該擋止構造之後，可隨選性於該擋止構造頂部進行標準ASIC頂部金屬層沉積(例如，氮化鈦+鋁銅合金)，之後再對頂部鋁銅合金施以化學蝕刻，僅於該擋止構造上留下該氮化鈦防吸附塗層。
圖1依據本發明之一種示範實施例以概要方塊圖 繪示晶圓級晶片尺寸封裝100之剖視圖。MEMS晶圓110具有MEMS結構111，以黏著材料131接著於CMOS ASIC晶圓120。如下文將詳述者，該ASIC晶圓120係形成為一層疊式結構，主要包括一電路系統頂層121、一形成於該電路系統頂層121上方之高密度電漿氧化物(HDP-OX)蝕刻擋止層122、一形成於該HDP-OX蝕刻擋止層122上方且其中具有擋止構造126之鈍化層123、一隨選性形成於該鈍化層123上之防吸附層124，以及一形成於該防吸附層124上或直接形成於該鈍化層123上之隨選間隔柱結構125(例如，於特定示範實施例中，可省略該防吸附層124，或於形成該等間隔柱之前從該等間隔柱之位置移除部分防吸附層124)。
與此示範實施例中，該鈍化層係由三層子層體構成，具體而言為一薄氧化物底層(例如二氧化矽，即SiO2)、一薄氮化物中層(例如氮化矽，即SiN)以及一厚氧化物頂層(OX)層(例如二氧化矽，即SiO2)。於其他實施例中，可使用其他鈍化材料。於此示範實施例中，該防吸附層之材質為氮化鈦(TiN)。於其他實施例中可使用其他防吸附材料，或者也可省略防吸附材料。於此示範實施例中，一導電通孔140將防吸附層124耦接至電路系統層121中之電極150，以利部分或全部防吸附塗層124接收電訊號(例如，於特定示範實施例中，該擋止構造上之防吸附塗層僅有部分接收 一電訊號)。
如下文將詳述者，該擋止構造126係形成於該ASIC晶圓鈍化頂層中，對應可動MEMS結構111。應知雖然此示範實施例僅顯示單一擋止構造126，然於其他實施例中可具有多重擋止構造，例如，針對多重可動MEMS結構之每一者提供一或多個擋止構造。
以下參照圖2，說明用以形成以下參照圖2，說明用以形成導電屏蔽板126及其他結構之示範組建程序相關步驟。之示範組建程序相關步驟。
圖2A顯示一ASIC晶圓之範例電路系統頂層121剖視圖。於此範例中，該電路系統頂層121包括金屬接合墊204(於本範例中為鋁銅合金接合墊)，該等金屬接合墊204係與下方電路系統(為求便利，圖中未示)耦接，且其彼此之間藉由電性絕緣體202(於本範例中為HDP-OX)達成電性絕緣。
如圖2B所示，於電路系統頂層121上形成一HDP-OX蝕刻擋止層122。於一示範實施例中，此HDP-OX層之形成方式係為沉積HDP-OX材料後使沉積之HDP-OX材料平坦化，反覆進行直到達成所需之HDP-OX厚度為止(不同實施例可能有所不同)。該HDP-OX蝕刻擋止層122之功能除為該鈍化層123曝影過程中之蝕刻擋止層外，亦具有將防吸附層124(若有)與金屬接合墊204隔離之作用。
如圖2C所示，該鈍化層123係形成於該HDP-OX 層122之上。如上所述，此示範實施例中之鈍化層123包括三層子層體，具體而言為一薄氧化物底層(例如SiO2)、一薄氮化物中層(例如SiN)以及一厚氧化物頂層(例如SiO2)。此氧化物-氮化物-氧化物(O-N-O)鈍化層123通常具有約0.25-0.3um之厚度。於特定示範實施例中，該該鈍化層123之氧化物子層體及氮化物子層體係以電漿輔助化學氣相沉積(PECVD)方式於約450攝氏度之溫度下製成。應知該HDP-OX蝕刻擋止層122之蝕刻速度遠較該氧化物-氮化物-氧化物鈍化層123之蝕刻速度為慢，例如約為氧化物-氮化物-氧化物鈍化層123蝕刻速度之10至30倍之久。
如圖2D所示，該鈍化層123係經選擇性蝕刻以形成該擋止構造126及其他結構。於此選擇性蝕刻程序中，HDP-OX層122係為蝕刻擋止層。於此使用氧化物-氮化物-氧化物鈍化層123之示範實施例中，係使用含氟之蝕刻劑以達成選擇性蝕刻該鈍化層123之目的，此係因為氟對於氧化物與氮化物兩者俱可蝕刻。於一示範實施例中，係以四氟化碳混合少量氘用於垂直向下蝕穿該氧化物頂層及該氮化物中層，且當抵達該氧化物底層時，加入三氟甲烷或二氟甲烷以減緩氧化物蝕刻速度，並當抵達該HDP-OX層時停止蝕刻(若氣體中含氟量較低，則蝕刻氧化物之能力較低，且蝕刻HDP-OX層之能力更低)。
如圖2E所示，經選擇性蝕刻該鈍化層123而形成 該擋止構造126後，可隨選性地於該蝕刻後鈍化層123之至少一部份暴露表面形成一氮化鈦防吸附層124(通常至少涵蓋該擋止構造126之頂部表面)。該氮化鈦防吸附層124之厚度通常為約50-100nm(奈米)，以接近50nm為佳。如上所述，於特定實施例中，該氮化鈦防吸附層124係省略不用。因此，應知該擋止構造126之高度主要取決於 該鈍化頂層之堆疊厚度(通常為約0.25-0.3um)及該氮化鈦防吸附塗層厚度(若有，通常為約50-100nm)。
如圖2F所示，於形成該氮化鈦防吸附層124後，在該氮化鈦防吸附層124上形成一間隔柱層125。於此示範實施例中，該間隔柱層125之材質係為鋁銅合金(AlCu)。該間隔柱層125之厚度通常為約2-4um。於特定替代實施例中，該間隔柱層125可略去不用。於省略該氮化鈦防吸附層之特定替代實施例中，該間隔柱層125可直接形成於該鈍化層123之上。於特定替代實施例中，可於形成該間隔柱層125前將防吸附層124之部分從該間隔柱位置移除。
如圖2G所示，該間隔柱層125係經化學蝕刻處理以形成間隔柱214及216，該等間隔柱214及216構成用以將ASIC晶圓120接合至MEMS晶圓110之接合表面，並於該ASIC晶圓120與MEMS晶圓110之間提供最小隔離作用。於包括該氮化鈦防吸附層124之示範實施例中，此蝕刻程序留下氮化鈦防吸附底層 124做為該擋止構造126上之最後表面材料。因此，該擋止構造126整體而言具有較小接觸面積，且具有防吸附塗層，可預防可動MEMS結構111接觸該擋止構造126時產生吸附現象。
圖3之邏輯流程圖描繪圖2所述示範實施例之ASIC組建程序各相關步驟。於方塊302中，在一ASIC晶圓之主動電路系統頂層上方形成一高密度電漿氧化物(HDP-OX)蝕刻擋止層。於方塊304中，在HDP-OX蝕刻擋止層上形成一鈍化層(例如一氧化物-氮化物-氧化物鈍化層)。於方塊306中，係對該鈍化層施以圖案，以形成一擋止構造，其中係運用下方之HDP-OX層為蝕刻擋止層。於方塊308中，隨選性地於包括該擋止構造頂面之鈍化層之至少一部份形成一氮化鈦防吸附層。於方塊310中，形成一鋁銅合金間隔柱層。於方塊312中，該ASIC晶圓係接著於一MEMS元件。
應知此涉及HDP-OX層、PECVD SiO2層、PECVD SiN層、氮化鈦層及鋁銅合金層之示範ASIC組建程序係為典型ASIC組建程序，因此本發明之示範實施例可運用現有ASIC製造機械於極少或無額外花費下實現。
由於導電通孔之形成係屬習知技藝，為求敘述之簡要，圖2及圖3中對於導電通孔140之形成步驟略而不提。整體而言，關於圖1及圖2所描繪之示範實施例，通孔140之製作係利用各種蝕刻及沉積步驟蝕穿該HDP-OX層122及該鈍化層123，以形成自該鈍 化層123頂部延伸至電極150之開口，再以導電材料填滿該等開口(例如W，即鎢金屬)；待該氮化鈦層124形成後，該氮化鈦層124即會與導電通孔140產生接觸。
於操作此具有受ASIC晶圓直接覆蓋之MEMS元件之積體元件時，通常會使用導電通孔140向該氮化鈦防吸附層125(若有)施予一固定或可變電勢，以幫助預防可動MEMS結構111對該擋止構造126產生靜電吸引力，藉此進一步降低可動MEMS結構111吸附於該擋止構造126之風險。
應知該擋止構造126之尺寸及/或形狀可依實際需要或特定應用要求而任意變化。此外，如上所述，可運用上述程序製成多重擋止構造；例如，對於多個MEMS結構中之每一者配以一對應擋止構造。於具備多重擋止構造之實施例中，該ASIC晶圓可配置為允許向不同擋止構造施予不同電勢，例如，適應不同擋止構造之不同偏壓。
圖4之概要圖係依據本發明之一種示範實施例顯示由多重小型擋止構造組成之陣列，其可用以代替一大型擋止構造而對應於可動MEMS結構。多重小型擋止構造所提供之接觸面積小於單一大型擋止構造所提供之接觸面積，因此有助於避免吸附現象發生。
圖5之概要圖係依據本發明之一種示範實施例顯示配置為可分別接受不同電勢之多重擋止構造。於此 範例中，二擋止構造126a及126b分別對應於二可動MEMS結構111a及111b。各擋止構造126a及126b包括一氮化鈦防吸附塗層，其中該二擋止構造之氮化鈦防吸附塗層係為彼此電性絕緣。各擋止構造126a及126b上之氮化鈦防吸附塗層係分別經由導電通孔140a及140b而分別與電極150a及150b電性相連。ASIC晶圓可配置為對該二擋止構造施加相同電勢，或者配置為對該二擋止構造施加不同電勢。
應知所述MEMS元件可為任何種類之MEMS元件，具有任何類型之可動MEMS結構。例如，MEMS元件可包括一具有一或多個可動質量塊之加速度計、一具有一或多個共振塊之陀螺儀、一具有一或多片振膜之擴音器，或具有其他類型其他種類可動MEMS結構之微電子機械系統元件。
本發明可在不脫離其真實發明範疇之前提下經由其他具體形式實施，且基於本發明教示之各種變化及修改對於熟悉此技藝人士而言應屬顯而易見之事。任何提及「發明」之處意即指稱本發明之示範實施例，且除非上下文另有指明，否則不應理解為指稱本發明之所有實施例。所述實施例僅為說明本發明之用，不應構成對於本發明之限制。
100‧‧‧晶圓級晶片尺寸封裝
110‧‧‧MEMS晶圓
111‧‧‧MEMS結構
120‧‧‧ASIC晶圓
121‧‧‧電路系統頂層
122‧‧‧HDP-OX蝕刻擋止層
123‧‧‧鈍化層
124‧‧‧防吸附層；氮化鈦層
125‧‧‧間隔柱結構；間隔柱層；氮化鈦防吸附層
126‧‧‧擋止構造；導電屏蔽板
130‧‧‧黏著材料
140‧‧‧導電通孔
150‧‧‧電極

Claims (19)

  1. 一種在特定應用積體電路(ASIC)晶圓上形成擋止構造之方法，該ASIC晶圓包括一電路系統頂層，該方法係包含以下步驟：於該電路系統頂層上方形成一高密度電漿氧化物(HDP-OX)層；於該HDP-OX蝕刻擋止層上形成一鈍化層；以及選擇性地蝕刻該鈍化層以形成至少一擋止構造，其中該HDP-OX係一蝕刻擋止層，用以於該鈍化層形成圖形。
  2. 如申請專利範圍第1項所述之方法，其中形成該鈍化層之步驟包含形成一氧化物底層、一氮化物中層以及一氧化物頂層，且其中選擇性地蝕刻該鈍化層之步驟包含：使用一含氘(H2)之四氟化碳(CF4)蝕刻劑選擇性地蝕刻穿透該氧化物頂層及該氮化物中層；以及於該蝕刻劑中導入三氟甲烷(CHF3)或二氟甲烷(CH2F2)，以選擇性地蝕刻穿透該氧化物底層至該HDP-OX層。
  3. 如申請專利範圍第1項所述之方法，其係進一步包含：於至少一該擋止構造上形成一氮化鈦防吸附塗層。
  4. 如申請專利範圍第3項所述之方法，其係進一步包含：形成一配置為對該氮化鈦防吸附塗層施予一電勢之電路系統。
  5. 如申請專利範圍第3項所述之方法，其中在該至少一擋止構造上形成氮化鈦防吸附塗層之步驟包含在複數擋止構造之每一者上形成一氮化鈦防吸附塗層。
  6. 如申請專利範圍第5項所述之方法，其係進一步包含：其中在複數擋止構造之每一者上形成氮化鈦防吸附塗層之步驟包含形成至少二具有彼此電性相連氮化鈦防吸附塗層之擋止構造，且其中該方法進一步包含形成一配置為對該等電性連接氮化鈦防吸附塗層施予一電勢之電路系統；或在複數擋止構造之每一者上形成氮化鈦防吸附塗層之步驟包含形成至少二具有彼此電性絕緣氮化鈦防吸附塗層之擋止構造，且其中該方法進一步包含 形成一能夠對該等電性絕緣氮化鈦防吸附塗層施予不同電勢之電路系統。
  7. 如申請專利範圍第1項所述之方法，其係進一步包含：形成複數鋁銅合金(AlCu)間隔柱。
  8. 一種特定應用積體電路(ASIC)晶圓，其係包含：一電路頂層；一形成於該電路頂層上方之高密度電漿氧化物(HDP-OX)層；以及一形成於該HDP-OX層上且經選擇性蝕刻處理而包括至少一擋止構造之鈍化層。
  9. 如申請專利範圍第8項所述之ASIC晶圓，其中該鈍化層包含：一氧化物底層；一氮化物中層；以及一氧化物頂層。
  10. 如申請專利範圍第8項所述之ASIC晶圓，其係進一步包含：一位於該至少一擋止構造上之氮化鈦防吸附塗層。
  11. 如申請專利範圍第10項所述之ASIC晶圓，其係進一步包含：一配置為對該氮化鈦防吸附塗層施予一電勢之電路系統。
  12. 如申請專利範圍第10項所述之ASIC晶圓，其係包含一位於該複數擋止構造每一者上之氮化鈦防吸附塗層，其中：至少二具有彼此電性相連氮化鈦防吸附塗層之擋止構造，且該ASIC晶圓包括一配置為對該等電性連接氮化鈦防吸附塗層施予一電勢之電路系統；或至少二具有彼此電性絕緣氮化鈦防吸附塗層之擋止構造，且該ASIC晶圓包括一能夠對該等電性絕緣氮化鈦防吸附塗層施予不同電勢之電路系統。
  13. 如申請專利範圍第8項所述之ASIC晶圓，其係進一步包含複數鋁銅合金(AlCu)間隔柱。
  14. 一種積體晶圓級晶片尺寸封裝元件，其係包含一耦接於 一微電子機械系統(MEMS)元件之特定應用積體電路(ASIC)晶圓，其中該MEMS元件包括至少一可動MEMS結構，且其中該ASIC晶圓係包含：一電路頂層；一形成於該電路頂層上方之高密度電漿氧化物(HDP-OX)層；以及一形成於該HDP-OX層上且經選擇性蝕刻處理而包括至少一擋止構造之鈍化層，該擋止構造係設置為構成該可動MEMS結構之一垂直擋件。
  15. 如申請專利範圍第14項所述之積體晶圓級晶片尺寸封裝元件，其中該鈍化層包含：一氧化物底層；一氮化物中層；以及一氧化物頂層。
  16. 如申請專利範圍第14項所述之積體晶圓級晶片尺寸封裝元件，其係進一步包含：一位於該至少一擋止構造上之氮化鈦防吸附塗層。
  17. 如申請專利範圍第16項所述之積體晶圓級晶片尺寸封裝元件，其係進一步包含：一配置為對該氮化鈦防吸附塗層施予一電勢之電路系統。
  18. 如申請專利範圍第16項所述之積體晶圓級晶片尺寸封裝元件，其係包含一位於該複數擋止構造每一者上之氮化鈦防吸附塗層，其中： 至少二具有彼此電性相連氮化鈦防吸附塗層之擋止構造，且該元件包括一配置為對該等電性連接氮化鈦防吸附塗層施予一電勢之電路系統；或至少二具有彼此電性絕緣氮化鈦防吸附塗層之擋止構造，且該元件包括一能夠對該等電性絕緣氮化鈦防吸附塗層施予不同電勢之電路系統。
  19. 如申請專利範圍第14項所述之積體晶圓級晶片尺寸封裝元件，其係進一步包含複數鋁銅合金(AlCu)間隔柱。
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