TWI419239B - 用於形成陀螺儀與加速度感測儀之方法和結構 - Google Patents

Description

用於形成陀螺儀與加速度感測儀之方法和結構

許多可攜式媒體設備和遊戲系統的製造逐漸的與加速度感測儀及/或陀螺儀整合製造在一起。該加速度感測儀和陀螺儀提供將它們併入之設備感測位移和方位的能力。依次，對於這樣的可攜式媒體設備及/或遊戲系統，這能夠使產品的製造和應用的提供者提供加強的特性給這些設備的特性。

在遊戲系統的領域裡，加速度感測儀和陀螺儀的整合已經開啟了遊戲應用的一個新的領域，該遊戲利用位移感測來提供強化遊戲位階，使該遊戲玩起來能達到真實感。在可攜式設備領域，加速度感測儀和陀螺儀已經能夠使類似搖晃特性之功能特用以改變媒體軌跡、點擊媒體播放器用以分享連結以及其它的資訊和依據該位置調整銀幕方位，等等。

依據本發明半導體製程技術所提供。更具體而言，本發明包含利用微機電結構(Micro-electro-mechanical structure；MEMS)製造加速度感測儀和陀螺儀之方法和結構。舉例而言，本發明所應用製造MEMS的方法是有利於位移感測上的應用。該方法和結構也可以應用於其它的實施應用，例如致動器(actuator)、感測器以及檢測器。

本發明之具體實施例，提供製造微機電設備的方法。該方法包含提供包含控制電路之第一基板。該第一基板具有一上表面和一下表面。該方法亦包含在第一基板的上表面形成一沉積層；移除該沉積層的一部分以便形成複數個柱型(standoff)結構；以及將第二基板接合至第一基板。該第二基板具有一個上表面以及一個下表面。該方法亦包含薄化該第二基板至一預 定的厚度並且於該第二基板中形成複數個溝槽。該些複數溝槽中的每一個延伸至該第一基板的上表面。並且，該方法包含利用導電材料填充該些複數溝槽之每一個的至少一部分；在該第二基板中形成微機電設備；以及將具有空腔之第三基板接合至第二基板，以形成一控制環境。

依據本發明另一個具體實施例，提供一種微機電設備。該微機電設備包含具有一上表面和一下表面的CMOS基板，並且包含配置在CMOS基板的上部的控制電路和複數個偶合至CMOS基板上表面的柱型結構，且以垂直方向延伸至CMOS基板的上表面。該些複數個柱型結構的每一個都具有接合區。該微機電設備亦包含接合至該些複數個柱型結構的第二基板。該第二基板具一上表面和與該些複數個柱型結構之每一個的接合區域相接觸的下表面，並且將該微機電設備之至少一部分設置於該第二基板。該微機電設備更進一步包含從該第二基板之上表面延伸至該COMS基板之上表面的複數個溝槽。該些溝槽通過該些複數個柱型結構。並且，該微機電設備包含接合至該第二基板之上表面的蓋基板。該蓋基板包含覆蓋該微機電設備之至少一部分的凹陷區。

依據本發明之另一具體實施例，提供用於製造微機電設備之方法。該方法包含提供含有控制電路之第一基板。該第一基板具有一第一表面和一相對的第二表面。該方法亦包含提供具有上表面和下表面之第二基板；沿著下表面移除第二基板的一部分以形成複數個柱型結構；以及將第一基板接合至該第二基板。第一基板的第一表面與第二基板的複數個柱型結構相接觸。該方法更進一步包含薄化該第二基板至預定的厚度。薄化過程包含沿著該第二基板的上表面移除該第二基板的一部分。並且，該方法包含在該第二基板形成複數個溝槽。該些複數溝槽從該第二基板之上表面延伸至該第一基板的第一表面。另外，該方法包含在該第二基板中形成一個或多個微機電設備之一部分，並且將具有空腔之第三基板接合至該第二基板，以形成一控制環境。

依據本發明之一具體實施例，提供製造設備之方法。該方法包含提供一CMOS基板，該CMOS基板具有一個或多個電極和在鄰近第一表面處形成的控制電路；形成第一光感測層覆蓋在CMOS基板之第一表面；以及圖 案化和蝕刻該第一光感測層以形成第一溝槽。該第一溝槽從一個或多個電極之中延伸至第一電極。該方法亦包含移除該第一光感測層之殘留部分並且形成覆蓋在第一基板上的第二光感測層。第二光感測層的一部分覆蓋在該第一溝槽上。該方法更進一步包含蝕刻該第二光感測層和第一基板的一部分以定義出複數個柱型結構，並且將第二基板接合至第一基板。該第二基板具有一上表面和一下表面。並且，該方法包含薄化該第二基板至一預定的厚度；形成第三光感測層覆蓋在該第二基板的上表面；以及蝕刻第三光感測層和該第二基板的一部分以定義出第二溝槽。將該第二溝槽對準該第一溝槽且該第二溝槽與第一溝槽相合併以形成從第二基板之上表面延伸至第一電極的連續溝槽。此外，該方法包含形成黏著層覆蓋在該第二基板的上表面以及覆蓋在該連續溝槽的側邊；形成覆蓋在該黏著層上的阻擋層；利用導電材料填充該連續溝槽；形成覆蓋在阻擋層上的鈍化層；以及圖案化和蝕刻該第二基板之一部分以形成微機電設備。

利用本發明來達到許多的益處以克服傳統的技術。例如，對照傳統設計，本發明之具體實施例提供縮短在感測元件和感測電路之間的相互連結。因此，寄生效應減少，產生較其它設計為高的訊號雜訊比(signal-to-noise ratio)。另外，本發明之具體實施例提供了適用於使用不同感測電路的實施應用。並且，在一些實施例中，於此描述的控制/感測的單片積體電路和MEMS結構的垂直配置提供用以減少或消除在中央控制晶片和加速度感測儀元件之間的線連接。

與傳統設計相比較，在本發明之實施例中，減少或消除犧牲層和材料，使質量塊(proof mass)區域增加，其中該傳統設計在製造期間為了能夠使反應產物氣體和流體從該結構移除，其在質量塊中形成孔洞。對於所給予的尺寸，因為質量塊區域的增加(該質量塊的質量亦增加)導致對於所給予的設備尺寸有較高的靈敏度。

用以下的內容及其附圖以更詳細的描述本發明的這些及其它實施例與其許多優點及特性。

依據本發明所提供之半導體製程技術。更具體而言，本發明包括依據MEMS製造技術，用於形成加速度檢測儀與陀螺儀之方法和結構。僅舉例說明，本發明應用於使用單片積體電路製程技術形成加速度檢測儀和陀螺儀的方法，其得以減少2倍的晶片底面積。該方法和結構亦可實施於其它的應用中，例如，致動器、感測器和檢測器。

圖1A為用於沿著三軸中的一軸，量測位移之加速度檢測儀系統的加速度檢測儀立體圖。例如，圖1A所示為依據本發明實施例之加速度檢測儀的X軸或Y軸。如圖1A所示，該加速度檢測儀包含質量塊(proof mass)101。質量塊101經由一個或多個彈簧(spring)103偶合至定錨點(anchor point)102。質量塊101包含用於梳狀物(comb)108和109的分離結構(cut-out)。每一個梳狀物108和109包含固定的複數可動質量塊梳狀指105和固定的複數非可動定子(stator)梳狀指對104和106。每一個可動質量塊梳狀指105交錯在一對定子梳狀指104、106之間。定子梳狀指104和106朝向在下方基板的預定位置固定，並且與定子梳狀指104、106的其它部分疊加在形成於基板下方之空腔上。在一種實施例中，定子梳狀指104、106固定在鄰近每一定子梳狀指端截面的位置。

彈簧103在一個或多個位置，連接於定錨點102與質量塊101。在一些實施例中，彈簧103以包含多個褶疊的彈簧構件的方式排列，其中該褶疊如同其行經一個或多個定錨點102與質量塊101之間。在一些實施例中，彈簧103褶疊在10到20之間。在一實施例中，彈簧103具有17個褶疊。在一些實施例中，彈簧構件的厚度在2μm到3μm之間，具有2μm到2.5μm之間的間距(pitch)。彈簧103作為質量塊101的位移限制器(motion limiter)。質量塊101能夠沿著在兩定錨點之間的直線做側向移動。實際操作中，在外部加速度的影響之下，質量塊101偏離中心位置。其導致質量塊梳狀指105的移動靠近定子梳狀指104或定子梳狀指106之其中一者，其隨著質量塊101的移動方向而決定。因此，改變了定子梳狀指104、106和質量塊梳狀指105之間的電容量。量測不同的電容變化量以測定加速度。

圖1A表示加速度檢測儀的一個軸。可以整合兩個這樣彼此相互垂直 的結構在單一個晶片上，以產生加速度檢測儀的兩個軸，例如X和Y軸。可以加入平面以外的第三結構至相同的晶片以量測在z方向上的加速度，因此產生一個3軸的加速度檢測儀。

圖1B是為本發明其它實施例之加速度檢測儀的簡易平面圖。如圖1B所示，依據本發明之實施例，結構150之平面圖的說明，依據本發明實施例，可以用於量測在Z方向的加速度。結構150包含供給兩質量塊110和113支撐的錨狀物112。扭力彈簧111和114分別作為用於質量塊110和113的位移限制器(motion limiter)。將複數個感測電極設置於質量塊110和113底下。在實際操作中，質量塊110和113以彼此相對的方向垂直移動。例如，假如質量塊110向上移動，則質量塊113則向下移動。量測在兩質量塊之間的電容差值以測定出Z方向上的加速度量。如上所述，結構150可以與如圖1A所示之結構整合於單一晶片上，以形成3軸加速度檢測儀。

如上述有關加速度檢測儀的描述。可以利用其它的結構來形成陀螺儀。

由於加速度檢測儀的3D結構(在這3D結構中移動構件垂直放置於控制電子設備上)，每一個晶圓的晶片數可以增加一倍、兩位或更多，其產生的效益為製造成本的降低、較小的封裝尺寸等等。

圖2A-2J為依據本發明實施例，製造封裝加速度檢測儀之方法的簡易側視圖。該製造方法由CMOS基板200開始。該CMOS基板包含驅動電路、感測電路等等。一般使用積體電路(ASIC)設計元件、類比及/或數位電路的實施運用可以使用於CMOS基板中。該CMOS基板200亦可稱之為電極基板。雖然在這些斷面圖中所示為單一設備，然其將該些複數個晶片製造於單一基板上亦是可以理解的。因此，在這些圖中所示的單一設備僅是用於描述，而非亦欲限制本發明用於單一設備的製造方法。更完全的描述如下所示，利用晶圓尺度(wafer-scale)製程，以在每一個基板上製造複數個晶片或設備。該設備製造完成之後，利用晶圓切割和分離技術，產生使用於各種不同應用中的單一設備封裝。

如圖所示，該CMOS基板200為具有複數個電極設備201之積體電路。該積體電路設備可以包含偶合至每一個電極的驅動設備(未示出)。在一應用 中，該驅動設備包含在複數個電極設備201形成之前於製程步驟(未示出)所製造出的CMOS電路。利用該驅動設備施加電壓於該電極以致動及/或感測所選取之機械元件之位移，其中該機械元件製造於設備基板，以下為更詳細的說明。為了提升現存的CMOS設備的能力，利用CMOS製程技術來製造包含有電極和連接導線的感測/驅動電路。較佳的實施方式，利用矽晶圓或其它類似的基板材料來製造該COMS基板。另外，對於CMOS基板之製程的詳細說明提供於共有的美國專利No.7,022,245，申請日2004年1月13日，其於此結合以用於參考之目的。

如圖2B所示，具有預定厚度之沉積層202，沉積於CMOS基板200上。在本發明之具體實施例中，沉積層202為二氧化矽層，然而其並非本發明所必需。其它適合的材料可用於本發明之領域。例如在其它可選擇的實施例中，藉由沉積氮化矽(silicon nitride；Si₃ N₄ )或氮氧化矽silicon oxynitride；SiON)層來形成沉積層202。此外，依據本發明，還可以於其它可選擇的實施例以多晶矽(包括非晶質多晶矽)的沉積以形成沉積層202。對於Si_x O_y 材料，具有適當特性的材料包含與CMOS基板形成強鍵結的結構；與CMOS基板200形成良好的附著力；以及機構的鋼性其是為可接受的替代品。

該沉積層202具有一預定的初始沉積厚度。在一具體實施例中，該初始厚度大約是2μm。在其它具體實施例，該厚度範圍大約為0.5μm到3μm。當然，該厚度將視各別的實施應用而定。在一些實施例中，沉積層202是利用複數的沉積步驟和拋光步驟形成，以形成最終的層。如範例所示，HDP(高密度電漿化學氣相沉積製程)沉積步驟可以用於形成該層的第一部分，然後使用CMP(化學機械研磨)將其拋光。因為設備排列特徵具有根據側向位置為函數所變化的密度，所以該沉積層可能沒有均勻的上表面。因此，利用多階沉積/拋光製程，可以製造出平整而均勻的表面。例如，沉積技術包含TEOS、HDP、CVD、LPCVD等等。另外，可以利用其它的材料，其覆蓋著最終層，例如氧化物。

如圖2B所示，沉積層202的上表面202a均勻的遍及CMOS基板200，以產生平坦表面。如上所述，本發明中的在沉積步驟之後的表面不需要是平坦的，因為可以用拋光步驟使之平坦。

利用CMP製程以使沉積層的上表面平坦化。藉由CMP製程產生的結果，藉由圖示2B所示之平坦上表面202a來表示。在一具體實施例中，該平坦表面202a粗糙度的均方根是少於或等於10-30Å。如下所述，在CMP製程期間所產生特別光滑平坦的表面有助於設備基板與CMOS基板的結合。依據本發明實施例，在沉積/CMP製程過後該沉積層202的最終厚度約為2.3μm。另外，在其它實施例中，高度範圍大約從0.5μm至3.0μm。當然，該厚度將視個別的實施應用而定。例如，在使用空氣阻力來抑制加速度檢測儀元件之位移的設計中，可以減少沉積層202的厚度以至於減低在各種不同的系統元件之間的間距。在這些實施應用中，可以使用小於1μm的厚度。

此外，在本發明的一些實施例中，依據呈現於CMOS基板上的結構，執行用於沉積該層或複數層的製程，其中該層形成沉積層202。例如，經由執行高溫沉積製程，可能使一些CMOS電路產生不利的影響，當這些高溫沉積製程可能損壞金屬或導致與CMOS電路相關連之接面的擴散。因此，在本發明的具體實施例中，利用低溫沉積、圖案化以及蝕刻製程(例如執行在溫度低於500℃的製程)來形成如圖2A-2J所示之複數層。在其它的一些具體實施例中，利用執行在溫度低於400℃的沉積層、圖案化以及蝕刻製程來形成各式各樣如圖所示之複數層。

圖2C所示為在蝕刻後，CMOS基板200和圖案化之柱型結構203。為達簡潔之目的，沉積光阻層並且圖案化以形成在沉積層202之上表面202a上之蝕刻遮罩(etch mask)的微影技術未顯示於本製程流程中。在微影製程期間可能需要嚴密的控制該蝕刻遮罩的維度，並且該蝕刻遮罩可以由任何適當的材料來形成，其中該適當材料為阻擋材料，用於蝕刻該沉積層的蝕刻製程。在一具體實施例中，利用如Al或TiN之金屬蝕刻遮罩。在一具體實施例中，光阻層可以用作為蝕刻遮罩。雖然圖2C所示為1維斷面，其在沉積層形成意欲之幾何的二維平面，將是熟悉該項技術者所顯而易知的。因此，圖案化該柱型結構203成為適於圖1A和1B所示之結構的製造物。

如圖2C所示，在蝕刻製程期間，移除沉積層202的部分，因此形成了圖案化之柱型結構203。柱型結構的側向尺寸為蝕刻光罩和蝕刻製程之幾 何圖形的函數。

本發明之實施例，其從氧化矽、氮化矽或氮氧化矽或其相互組合所製造的柱型結構，依據在製造期間所使用材料的電特性提供多項優點。例如，這些材料以及其它的材料提供高度的電性絕緣，從一個或多個製造位於該柱形結構203上方的其它層電性絕緣該CMOS基板。其它適當的柱型結構材料，例如多晶矽材料(包含非結晶多晶矽)可依該電特性在其它可選擇的實施例中提供多項優點。

如圖2C所示，該非等向性蝕刻用於定義圖案化之柱型結構203。該蝕刻外形所定義的垂直井區使得該柱型結構具有一預定的厚度。該蝕刻製程並非限定於非等向性蝕刻，也可以利用包含氧化蝕刻、RIE等等的其它蝕刻製程。該柱型結構的維度，部分的，藉由用作於支撐定子梳狀指、錨狀物等等函數所決定。如圖所示，該柱型結構之側面厚度從最小維度約2μm到最大維度數毫米。例如，支撐該定子梳狀指的定子島寬約8μm長約150μm。在其它實施例中，寬度和長度變化大約在2μm和2mm之間。如圖2C之具體實施例所示為終止於CMOS基板上表面的蝕刻製程，然其並非本發明所必需的。在其它實施例中，蝕刻製程終止於電極層曝露之前，使得該柱型結構非但提供機械支撐給覆蓋層，並且提供了鈍化處理以更有利於CMOS基板上的電極。

如上所述，在本發明之一些實施例中，該柱型結構是由沉積、圖案化以及蝕刻層或複數層所製造完成的，該些製程是在低溫下所執行的。例如，執行這些製程步驟需考量呈現於CMOS基板上的結構，在該沉積層形成之前，例如CMOS電路。由於藉由執行高溫沉積製程，可能會產生一些CMOS電路不利的影響，如該高溫沉積製程可能會損壞金屬偶合CMOS電晶體，或導致於與CMOS電路相關接面的擴散，因此，依據本發明一些實施，使用低溫沉積製程。此外，在本發明具體實施中，利用低溫沉積、圖案化以及蝕刻製程(例如執行在溫度低於500℃)來形成該層或複數層，由該層中製造出柱型結構。在本發明具體實施中，利用執行在溫度低於400℃之沉積、圖案化以及蝕刻製程來形成該層，由該層中製造出柱型結構。熟悉該項技術領域者可以識別出在低溫製程領域中的多種不同的變化、修改以及轉用。

圖2D所示為接合一設備基板205至CMOS基板200以形成複合式基板結構的製程步驟。在一具體實施例中，該設備基板205是為厚度介於500μm至700μm之間的矽晶圓。如圖所示，該蝕刻遮罩已經被移除，並且經由沉積層202之上表面202a與該設備基板之底面將該CMOS基板200與該設備基板205接合在一起，以形成設置於該些柱型結構之間的空腔。接合可以利用各種技術來產生。在一些具體實施中，該接合的產生是利用室內溫度共價接合製程。潔淨並活化每一個面，例如藉由電漿活化或藉由濕式清洗製程。該些活化表面造成彼此間的相互接觸而產生黏著作用。在一些接合製程，在每一個基板結構提供機械應力以將該些面壓合在一起。在一些實施例中，應用接合後的退火(annealing)製程以增加最後的接合強度。在一些具體實施例中，這種退火的溫度範圍在250℃至400℃之間。這種退火製程可以包含批次或單一個晶圓的技術。在一些具體中，該設備基板為矽以及圖案化之柱型結構為氧化矽，矽承載接合產生於兩表面之間。在另外的實施例中，沒有原生氧化層，氧化層在接合之前形成於該設備基板的接合面以提供氧化物與氧化物的接合界面。如上所述，該柱型結構形成於該沉積層的上表面，在一具體實施例中，藉由CMP製程將其拋光，然而也同時將設備基板拋光，以提供極其光滑的表面，其有助於共價接合製程。當然，熟悉該項技術領域者可以識別多種其它的變化、修改以及轉用。

圖2E所示為薄化該設備基板205至厚度約為100μm之製程。如圖所示，在接合該些基板以形成結合的基板結構或複合基板結構之後，利用研磨製程、CMP製程等等，移除該設備基板的頂端部分。熟悉該項技術領域者可以識別多種變化、修改以及轉用。圖2F所示為更進一步薄化該設備基板至厚度約為35μm的製程。設備基板上方的箭頭所示為蝕刻製程，例如RIE。也可以利用其它的製程。例如，在一具體實施例中，該設備基板205為離子植入或其它不同方式的摻雜區域，以形成平行於基板表面之重摻雜區域。該重摻雜區域(例如，摻雜等及約為1x10²⁰ /cm³ 的硼)作為蝕刻終止層，能夠使化學蝕刻用於薄化該基板，如圖2F所示。利用大於摻雜離子的補償摻雜質也可以用於減少基板中的張力。熟悉該項技術領域者可以識別多種變化、修改以及轉用。

在本發明的具體實施例中，在如圖2F所示之製程後，該設備基板的厚度範圍約為25μm至50μm。對於一些陀螺儀的應用，該厚度可以更薄，例如約5μm。在一具體實施例中，利用反應式離子蝕刻(reactive ion etching；RIE)製程來薄化該設備基板至想要的厚度。在其它的實施例中，利用其它的化學製程、機械製程及其結合、或其它適當的材料移除製程來減少該設備基板的厚度。在一些實施例中，為了使形成於薄化設備基板的圖案化結構能夠準確的對準至位於CMOS基板上的圖案化結構，因此可以應用背側校準(back-side alignment)標記形成、前側校準(front-side alignment)標記轉換或紅外線晶圓穿透式校準(infrared through-wafer alignment)標記識別的技術。

如圖2G所示為在設備基板205和柱型結構203之中形成複數個溝槽，然後將該些溝槽之至少一部分填充導電材料。利用經由成形製程，例如圖案化和蝕刻，形成複數個溝槽206。隨著使用於設備基板和柱型結構之中的特定材料，一種或多種蝕刻的使用，將是熟悉該項技術者所熟知的。在複數個溝槽的形成之後，可以用一種或多種沉積/拋光製程以形成導電元件，該導電元件於CMOS基板之電性元件和形成於設備基板中的一種或多種電性元件之間提供電性連接。在加速度檢測儀中，該填充金屬化製程所產生的接頭(via)提供用於電性連接於呈現在CMOS基板中的電子設備和該些可移動元件之間。例如，在該些可移動梳狀指和定子梳狀指之間的電容變化可以經由填充金屬化製程所產生的接頭，傳送至感測電路。

於如圖2G所示之實施例中，該溝槽分別利用Ti/TiN/W填充保角黏著層/阻擋層/栓塞金屬化。在金屬沉積之後，執行回蝕(etchback)或CMP製程以平面化該表面。在其它實施例中，可以利用電性活化TiN薄膜作為填充金屬製程所產生的接頭。另外以下有更詳盡的討論有關接頭蝕刻以及填充。

如圖2H所示為設備基板的圖案化和蝕刻製程以形成可移動的元件，其中該元件適用於加速度檢測儀和陀螺儀的應用。為了形成如圖所示之結構(例如圖1A)，該設備基板表面利用二維來做圖案化，然後蝕刻以呈現該加速度檢測儀之元件，使其與定子做相關連的運動。範例包含梳狀指105，該梳狀指的移動如圖1A所示。雖然只有一個這樣圖案的單一維度圖示於 圖2H中，然其包含於本發明範圍之二維圖案化的技術將為熟悉該項技術領域者所知悉的。如圖2H所示，一個或多個圖案化/蝕刻步驟可以用於釋放該可移動的元件。

如圖2I所示，將蓋晶圓(cap wafer)黏合至該結合的基板結構。蓋晶圓209包含複數個形成於該蓋晶圓之一側的凹處。可以圖案化以及蝕刻該蓋晶圓209(一般是由矽基板所製造)以形成如圖2I所示之空腔。在其它實施例中，可以利用其它適合的基板，例如玻璃基板。在一實施例中，該空腔具有一深度，該深度的範圍約1μm至10μm，一具體實施例中，具有5μm的空腔深度。選擇該空腔的垂直維度使該MENS設備的可移動部分可以移動而不受阻礙。同時，為了做為該可移動元件之位移停止裝置，可以提供突出物(protrusion)於預定的位置。例如，對於加速度檢測儀，其經由移動於與圖2I相關的水平平面中，可以在空腔或該可移動元件之下方提供位移停止裝置，以阻擋在垂直方向的位移，使其在預定的位置上。

依據藉由蓋晶圓(cover wafer)所覆蓋之MEMS設備的形狀，選擇該空腔的側面維度。如圖2I所示，一般在包含蓋晶圓之周邊部分的預定位置上提供環狀黏著區，其中蓋晶圓之周邊部分接合於該設備基板的上面部分。因此，提供控制環境給依據本發明實施例所製造的MEMS設備。在一些實施例中，該控制環境(可以在加速度檢測儀操作的生命週期中提供)可以包含空氣、乾空氣、氮、惰性氣體等等諸如此類的氣體在大氣中或減壓中。在一具體實施例中，提供真空環境作為該控制環境。在一些實施應用中，利用各種壓力的SF₆ 或其它高介電常數氣體。熟悉該項技術領域者可以識別多種變化、修改以及轉用。

利用晶圓接合技術來接合該蓋晶圓至該複合基板結構。例如，可以利用共價鍵結製程、玻璃熔合(glass frit)接合製程、共晶(eutectic)接合製程等等，來接合各種不同的基板。該設備基板和蓋晶圓均為矽基板的實施例中，形成於該晶圓表面上的原生氧化層將提供適用於多種應用的氧化物-氧化物鍵結。有關基板鍵結技術的其它描述提供於共有的U.S.Patent No.7585747中，其藉由相互結合於此作為參考資料。如圖2J所示為將於圖2I中所示之基板的切割及分割為單一設備封裝。

在如圖2J所示之實施例中，在控制環境封裝中提供一種或多種加速度檢測儀，其中該封裝為一種包含呈現於本CMOS基板中的驅動/感測電子設備的整合封裝。因此，利用3D結構所製成的積體裝置，其以縮小尺寸的方式形成於整合電子設備和相匹配機構的基板上。在一些實施例中，利用這些製程形成多數個晶片，以增加製造量率。在該CMOS基板之側邊緣提供電極結構，如焊墊210A/B，使其它延伸到封裝設備外的系統元件能夠互相整合。如圖2J所示，提供焊墊(bond pad)210A和210B以形成連接至外部控制/驅動/感測的電路。參閱圖1A和1B，其將可以了解，可以將複數個加速度檢測儀包含在如圖2J所示之單一控製環境中。因此，在本文中所述及之單一設備封裝，其該單一設備可以是三維加速度檢測儀，量測在x、y和z維度的加速度。如圖1A所示之兩個側邊維度的加速度檢測儀(x和y方向)可以與如圖1B所示之垂直加速度檢測儀(z方向)整合在一起。

圖3A和3B所示為依據本發明實施例之用於製造圖2A-2J之MEMS設備之流程圖。如圖3A所示，該方法包含提供具有控制電路的第一基板(301)。該第一基板(其亦可稱之為CMOS基板)，具有一上表面以及下表面。該方法亦包含在該第一基板之上面形成絕緣層(302)。該絕緣層，其用於形成柱型結構之製程中，一般是覆蓋沉積，然後在單一步驟或多步驟沉積製程中利用CMP或其它適當的拋光製程使其平整。

該方法亦包含沉積光阻層(303)並且圖案化該光阻層以形成蝕刻遮罩(304)。該方法更進一步包含移除該絕緣層的第一部分以形成複數個柱型結構(305)。在平面上沉積該柱型結構，從而在相鄰的柱型結構之間，形成一個或多個空腔。

該方法包含接合一第二基板至該第一基板(306)。該第二基板具有一上表面和一下表面並且可以是矽基板、SOI基板、摻雜用以提供蝕刻停止層的基板等等。隨著實際的實施應用，可以利用包含共價接合、玻璃熔合(glass frit)、共晶接合或其它適當的晶圓接合技術的一些接合技術中的其中一種。薄化該第二基板至一預定厚度，一般是利用CMP製程(307)和像RIE的蝕刻製程(308)。該方法亦包含在該第二基板中形成複數個溝槽(309)。該些複數溝槽的每一個延伸至該第一基板之上表面，例如，從該第二基板的上表 面至該第一基板的上表面。至少該複數溝槽之每一個的一部分填充如Ti/TiN/W的導電材料或其它適當的經由金屬化製程所填充出的接頭。在該第二基板中形成該MEMS設備元件，例如，加速度檢測儀或陀螺儀元件(311)。接合第三基板(例如，蓋晶圓)至第二基板以形成控制環境(312)。隨著實際的實施應用，可以利用包含共價接合、玻璃熔合(glass frit)、共晶接合或其它適當的晶圓接合技術的一些接合技術中的其中一種。在晶圓接合之後，切割為單一個晶片並且單獨形成獨立的設備(313)。每一個單獨的設備可以包含數個加速度檢測儀和陀螺儀。

這是可以理解的，圖3A和3B所示之具體步驟，提供製造本發明具體實施例之MEMS設備之詳細方法。其它的步驟流程亦可依據可選擇的具體實施例來執行。例如，本發明之可選擇的實施例，可以執行上述不同順序所描述的步驟。並且，如圖3A和3B中的各自步驟可以包含多數個次步驟(sub-step)，該次步驟可以用各種不同次序來作為適用於該各自步驟。此外，也可以加入另外的步驟或依據該各自實施應用移除步驟。尤其，可以在一些具體實施例中省略一些步驟。熟悉該項技術者可以識別多種變化、修改以及轉用。

該第一基板可以是單獨從其它於此討論的製程步驟所製造的CMOS基板。

這是應當注意的，本發明之具體實施例沒有使用犧牲層(sacrificial layer)，該犧牲層是沉積後續層(subsequent layer)或接合後續層之後被移除。因此，沒有必要提供額外的氣體孔洞(gas vent hole)，其中在使用犧牲層的設計中，該氣體孔洞是用於移除反應副產品。例如，在一些犧牲層的設計中，形成支撐層(support layer)，沉積後續層(subsequent layer)或接合後續層，然後移除該所有支撐層的一部分，例如，使該後續層可以自由的移動。為了移除該犧牲層，在後續層中形成氣體孔洞，為了使該反應副產品能從該結構中移除。在一些實施應用中，在質量塊中製造孔洞以形成該氣體孔洞。因此，減少質量塊的重量，將不利的影響設備性能。

依據本發明之具體實施例，該質量塊沒有與反應副產生排氣相關聯的 孔洞。相反的，質量塊的部分，是為連續的，除了與梳狀指有關的區域之外，因此增加該質量塊的重量。在一具體實施例中，在質量塊中沒有面積小於100μm² 的孔洞被使用，因為，在質量塊中僅有的孔洞被用於梳狀指，其中該梳狀指用於感測或附著導向定錨點的彈簧。在其它具體實施例中，所使用的孔洞沒有小於50μm² 、40μm² 、30μm² 、20μm² 或10μm² 。

圖4A-4I所示為在依據本發明第二具體實施例之製造製程期間中的微機電(MEMS)設備的斷面圖。利用在該描述中的流程和製程，其中該製程分享一個或多個與圖2A-2J相關討論的製程。因此，對於類似的製程，因此，對於類似的製程，將不再贅述。

圖4A，提供包含電極401之CMOS基板。加工製程該設備基板以形成圖案化之柱型結構403和圖4B所示之空腔404。雖然如圖所述之該些空腔為分離的柱型結構所形成，在其它斷面中，該柱型結構在該圖的平面中延伸一大距離。接合該CMOS基板400與該設備基板402以形成如圖4C所示之複合基板結構。相較於其它實施例，藉由加工處理該設備基板，以形成該柱型結構。該空腔404的製造能夠使MEMS設備被製造，其中該設備基板厚度的變化為側向位置的函數。因此，可以製造具有厚度不同於梳狀指的彈簧，其提供不同的彈性係數(spring constant)以及元件彈性。藉由製造能力所提供，在設備基板之較低的位置製造這種不同深度之空腔，是無法利用其它製程技術所製造的。

在晶圓接合之後，該設備基板初始薄化如圖4D並且另外薄化如圖4E所示。雖然，在圖4D(CMP)與4E(RIE)中，這些薄化製程所示為各自獨立的步驟，但是他它在其它實施例中，可以結合至單一薄化製程中。如圖4F所示，鑿開一孔洞並填充形成接頭404，其提供在電極401和MEMS元件之間的電連接，其將依序形成於如圖4G所示之設備基板中。接合該蓋晶圓407至複合基板結構，如圖4H所示，然後切割該晶片並且使該晶片為單一的，如圖4I所示。

圖5A和5B所示為依據本發明實施例之用於製造圖4A-4I之微機電設備的方法流程圖。步驟500包含提供具有控制電路之第一基板，該第一基 板具有第一表面以及相對的第二表面(501)。在一些實施例中，該第一基板為CMOS基板。該方法更進一步包含提供具有一上表面和一下表面之第二基板，並且沿著該下表面移除該第二基板之一部分，以形成複數個柱型結構(503)。在一些實施例中，該第二基板為單一矽晶體基板。在其它實施例中，該第二基板可以是具有矽覆蓋絕緣結構基板(SOI)基板矽層，其中移除該矽覆蓋絕緣結構基板(SOI)之矽層的部分以形成空腔。然後接合該第二基板至該第一基板以致於該第一基板的第一表面與該第二基板的柱型結構有相接觸(504)。然後，薄化該第二基板至一預定厚度(505)。在一些具體實施例中，藉由沿著該第二基板之上表面移除該第二基板之一部分，以完成薄化製程，例如利用化學機械研磨技術。在薄化之後，在該第二基板中形成複數個溝槽(506)。在一些實施例中，該些複數溝槽從該第二基板之上表面延伸至該第一基板的第一表面。利用導電材料填充該些複數溝槽(509)，例如Ti/TiN/W。之後，形成一個或多個微機電設備之一部分於該第二基板中(508)。

在一些實施例中，接合第三基板至該第二基板以包覆形成在第三基板中的空腔中的微機電設備(509)。在一些實施例中，該第三基板包含玻璃並且利用玻璃熔合(glass frit)或共晶接合技術將該第三基板接合至該第二基板。

這是可以理解的，在圖5A和5B中所示的特定步驟提供依本發明實施例之製造MEMS設備的特定方法。其它的步驟順序亦可以依據可選擇的實施例來執行。例如，本發明可選擇的實施例可以執行上述所描述不同次序的步驟。並且，如圖5A和5B中所示之各各單獨的步驟包含多個次步驟(multiple sub-step)，其中該多個次步驟可以執行在各種不同的次序做為適於該各自獨立的步驟。此外，可以隨著實施的特殊應用，加入或移除另外的步驟。特別是，可以在一些實施中，略過幾個步驟。熟悉該項技術者可以識別多種不同的變化、修改以及轉用。

圖6A-6T所示為依據本發明第三實施例在製造製程期間，微機電設備之斷面圖。如下所述，該製程分享一個或多個與圖2A-2J相關討論的製程。因此，對於類似的製程，因此，對於類似的製程，將不再贅述。

在圖6A-6T中所述之實施例，利用二步驟溝槽蝕刻製程於與單一接頭填充製程相接合以提供在該CMOS基板和製造於該設備基板之元件之間的電性連接。將包含一個或多個電極和控制電路601的CMOS基板600以如圖6A所示之光阻層602覆蓋。圖案化該光阻層以開啟如圖6B所示之區域603，其中該區域提供開口，在該開口中，蝕刻接頭孔以曝露出電極604(圖6C)。一旦蝕刻該接頭孔，光阻層則被剝除(圖6D)並且沉積一個新的光阻層605(圖6E)並且圖案化(圖6F)然後蝕刻以形成如圖6G中所示之空腔606。剝除該第二光阻層605，如圖6H所示。在一些實施例中，將兩道光阻沉積/光阻圖案化/特性蝕刻的次序，如圖6A-6C以及6G所示，結合至單一次序中。熟悉該項技術者可以識別多種不同的變化、修改以及轉用。

參閱圖6H，柱型結構608所示為位於該結構和止擋(stop)607之週邊部分，其中該止擋是沉積於空腔606中並且用於限制MEMS元件在垂直方向上的位移。這些止擋是位移停止點的範例，其中該位移停止點可以置於其它的位置，用於限制避免出於平面的位移，其中出平面位移會導致不利的影響而衝擊設備的性能。

接合設備基板609至該製程的CMOS基板600，如圖6I所示。上述所討論的晶圓接合技術可以應用於此所示之基板接合製程。如圖6I所示，為了提給不同的彈性係數等等，預圖案化(prepattern)該設備基板。該設備基板可以是單一的矽晶體晶圓(crystal silicon wafer)、多晶矽晶圓、其相互結合等等。在圖61所示之實施例中，利用重摻雜P型層形成摻雜蝕刻終止層，雖然也可以利用其它方法來薄化該設備基板。利用研磨、蝕刻、其相互結合等等，如圖6J所示來薄化該設備基板609，以減少該設備的厚度，其將於隨後被製造。

沉積並且圖案化光阻層610以提供用於溝槽蝕刻製程的遮罩，如圖6M所示。該些溝槽611延伸至CMOS基板中的電極並且校準以致於圖6M中所示之該第二溝槽蝕刻製程校準於圖6C中所示之第一溝槽蝕刻製程。一般，第二溝槽之寬度是較寬於第一溝槽，以確保在兩蝕刻製程之間的重疊部分。剝除光阻層(圖6N)並且沉積Ti黏著層作為保角(comformal)層，以提供在CMOS基板中的電極與設備之間的電性連接，其中該設備將形成於設 備基板中(圖60)。在一些實施例中，黏著層612用於幫助後續層的黏著至設備基板。沉積一TiN阻擋層613作為保角層(圖6P)以及W層為沉積用以填充該溝槽的導電材料614，如圖6Q所示。在溝槽填充之後，利用回蝕製程以平坦化該設備基板的上表面並且沉積一TiN鈍化層615以密封該接頭結構(圖6S)。

圖6T所示為設備基板蝕刻以形成定錨點620；梳狀指621、623；彈簧；質量塊622以及其它MEMS設備之元件。如圖所示，一些元件(例如，可移動的梳狀指)具有小於質量塊厚度之厚度，從而增加設備靈敏度。該些置於質量塊下方的止擋，避免了質量塊在垂直方向之位移超出所欲之位移，從而避免損壞該設備。

依據本發明實施例，提供MEMS設備。該MEMS設備包含控制基板(例如，CMOS基板)以及複數個偶合至控制基板之柱型結構。該MEMS設備亦包含第一組經由可彎曲的構件偶合至柱型結構的可移動元件，以及第二組偶合至柱型結構的元件。該第一組可移動元件的特點是第一厚度以及第二組元件的特點是不同於第一厚度的第二厚度。

該第一組可移動的構件可以包含具有厚度範圍從約5μm至約40μm的質量塊，在特定實施例中之厚度為30μm。該第二組元件可以是可移動並且經由可彎曲構件偶合至柱型結構，例如，彈簧。該些彈簧可以具有厚度範圍約5μm至約40μm，在特定實施例中之厚度為20μm。另外可選擇的，該第二組元件可以固定至柱型結構，例如，定錨點。該第一組和第二組均可以包含單一元件。

該MEMS設備之各種元件的不同厚度所提供的優勢，是無法利用傳統技術所達成的，因為該些材料特性可以依各種不同元件所變化。例如，連接質量塊至定錨點的彈簧可以有一個相較於梳狀指之縮小的厚度，導致於額外的設計變因，其中該設計變因可以用於提供適用於特定應用之彈簧係數和共振反應。因此，該MEMS設備的各種元件(例如，加速度檢測儀)，可以具有包含質量塊、彈簧、質量塊梳狀指、定子梳狀指等等的各種不同的厚度。在一特定實施例中，該彈簧的不同部位可以有不同的厚度，為了 微調彈性係數。熟悉該項技術者可以識別多種變化、修改以及轉用。

圖7A-7C所示為用於製造圖6A-6T所示之MEMS設備之製程700流程圖。製程700包含提供一第一基板，其中該第一基板具有一個或多個電極以及延著第一表面所形成的控制電路(701)。在一些實施例中，該第一基板為CMOS基板。第一光阻層形成於第一基板之上表面(702)。圖案化該第一光阻層以定義第一溝槽，並且藉由蝕刻該第一光阻層和第一基板之一部分來形成第一構槽(704)。在一些實施例中，該第一溝槽從一個或多個電極中延伸至第一電極。然後移除該第一光感測層的剩餘部分(705)。因此，在該第一基板之上表面形成第二光阻層，以致於該第二光阻之一部分覆蓋該第一溝槽(706)。圖案化該第二光阻層，並且沿著該第一基板之一部分蝕刻以形成複數個柱型結構(707)。

其後，將第二基板附著於第一基板(709)。該第二基板具有一上表面和一下表面。然後，薄化該第二基板至一預定厚度(710)。形成一第三光阻層至整個第二基板的上表面(711)。圖案化該第三光阻層，並且沿著第二基板之一部分蝕刻，以形成第二溝槽(712)。該第二溝槽校準於該第一溝槽，並且將第二溝槽與第一構槽相合併以形成一連續的溝槽，其從第二基板之上表面延伸至第一電極。隨後，在第二基板之整個上表面以及連續溝槽之整個側壁形成黏著層(714)。在一些實施例中，該黏著層包含Titanium並且利用傳統半導體技術來形成。在整個黏著層上形成阻擋層。在一些實施例中，該阻擋層包含titanium nitride(TiN)。利用導電材料，填充合併的連續溝槽(716)。在一些實施例中，該導電材料為tungsten。之後在整個阻擋層上形成鈍化/蓋(passivation/cap)層(717)。蝕刻一部分的第二基板以形成微機電設備(718)。在一些實施例中，鈍化/蓋層包含利用PVD或CVD技術所形成的TiN。在一些實施例中，將第三基板接合至第二基板以包覆該微機電設備(719)。

這應當是可以理解的，如圖7A-7C所示之特定步驟提供依據本發明實施例所製造MEMS設備之獨特方法。其它步驟次序也可以依據可選擇的實施例來執行。例如，本發明可選擇的實施例可以執行上述不同順序所描述的步驟。再者，額外的步驟可以隨著特定的應用來增加或移除。熟悉該項 技術者能夠識別多種變化、修改以及轉用。

圖SA-8G所示為依據本發明第四實施例，在製造製程期間之微機電設備的斷面圖。在如圖8A-8G所示之製程中，為了在CMOS基板和MEMS元件之間提供電性連接，利用二步驟製程來形成並且填充接頭。有關圖8A-8F所執行的製程，其具有一個或多個類似於有關圖2A-2J所討論的製程被使用。因此，對於類似的製程，於此將不再贅述。

圖8A所示為在接頭803蝕刻之後的CMOS基板800，其利用光阻塗佈/長成製程以及接頭蝕刻製程。因而，曝露電極801。圖8B所示為利用Ti/TiN(804/805)阻擋以及W接頭(806)所填充的接頭(via)。剝除Ti阻擋層，如圖8C所示。利用第二光阻塗佈/長成製程以及空腔蝕刻製程來形成柱型結構以及位移止擋808，如圖8D所示。沉積額外的氧化層807以幫助晶圓接合至CMOS基板800。利用基板接合製程以形成包含CMOS基板800和設備基板810的複合基板結構(圖8E)。該設備基板810已經被預先處理以包含在基板表面的空腔。雖然圖8E所示為摻雜的基板，但其它適合的設備基板也可以被用於本發明。

圖8F所示為在薄化的設備基板中接頭的形成以及填充。Ti/TiN阻擋層813/814亦如圖所示，參閱圖8G，沉積TiN覆蓋層以閉封接頭結構，並且蝕刻設備基板以形成各種MEMS設備元件。如圖6T相關的討論，由於空腔在晶圓接合製程之前形成於設備基板中，所以一些元件具有縮小的厚度。因此，在本發明的一些實施例中，可以利用二步驟接頭填充製程來製造MEMS設備。

圖9A和9B所示為用於依據本發明實施例，製造圖8A-8G之MEMS設備的製程900流程圖。製程第一基板以形成電極層(901)。沉積第一光阻層並且圖案案以提供用於蝕刻複數溝槽的蝕刻光罩(903)。利用電漿灰化(plasma ashing)或其它適合的製程，將第一光阻層剝除。在第一基板上沉積黏著層(例如Ti)，並且作為溝槽中的內襯(905)。在整個黏著層上沉積阻擋層，例如TiN。然後利用導電材料(例如W)，填充溝槽(907)。在一些實施例中，可選擇的接頭填充製程是可以被使用的。熟悉貢項技術者能夠識別 多種變化、改變以及轉用。

從第一基板的表面移除黏著層和阻擋層，並且利用第二光阻沉積(909)、圖案化和蝕刻(910)製程來形成柱型結構以及在第一基板中相關聯的空腔。在第一基板上沉積絕緣層，以提供用於晶圓接合製程的接合表面。利用晶圓接合製程以接合第二基板至第一基板(912)。為了完成MEMS設備的製造程序，需另外執行如圖7B和7C所討論的相關部分。

這應當可以理解的，如圖9A和9B所示的特定步驟提供依據本發明實施例之製造MEMS設備的特定方法。其它步驟次序也可以依據可選擇的實施例所執行。例如，本發明之可選擇的實施例可以執行上述以不同順序所描述的步驟。此外，如圖9A和9B所示的各各單獨的步驟可以包含多個次步驟，其中該多個次步驟可以用不同的次序執行作為適當的單獨步驟。此外，額外的步驟可以隨著特定的應用而增加或移除。熟悉該項技術者能夠識別多種變化、修改以及轉用。

圖10A-10B所示為依據本發明實施例，在製造製程期間之微機電設備的斷面圖。利用在該描述中的流程和製程，其中該製程分享一個或多個與圖2A-2J相關討論的製程。因此，對於類似的製程，因此，對於類似的製程，將不再贅述。

如圖10A和10B所示，可以利用單一接頭蝕刻和填充製程來製造MEMS設備。參閱10A，圖案化CMOS基板1000和設備基板1001並將其接合在一起以形成複合基板結構。為了曝露在CMOS基板中的電極，蝕刻接頭從設備基板進入到CMOS基板。在利用導電材料填充接頭之後，呈現MEMS結構的元件以形成加速度檢測儀。

圖11所示為依據本發明實施例，用於製造圖10A-10B之MEMS設備的製程1100流程圖。製程第一基板(例如，CMOS基板)以形成電極層(1101)。一般，從其它製程步驟單獨執行這種CMOS基板的製造，並且提供完成的CMOS基板至代工廠為了更進一步處理成於此所描述之製程。在第一基板之表面沉積(1102)並且圖案化光阻層。然後，利用蝕刻製程以形成柱型結構以及在第一基板中的空腔(1103)。

在移除光阻層之後，利用晶圓接合製程以形成複合基板結構(1105)。為了形成並且填充接頭，執行如圖7B和7C相關討論的附加步驟。

這應當是可以理解的，如圖11所示之特定步驟提供依據本發明實施例之製造MEMS設備之特定方法。其它的步驟次序也可以依據可選擇實施例來執行。例如，本發明之可選擇的實施例可以執行上述以不同次序所描述的步驟。並且，另外附加的步驟可以隨著特定應用而增加或移除。熟悉該項技術者能夠識別多種變化、修改以及轉用。

這是可以理解的，於此所描述的該些範例和實施例只是用於說明之目的，並且根據本發明之各種些微修改或改變，將為熟悉該項技術者所能輕易思及，並且被包含在本發明應用的精神和權利範圍中以及所附加之權利請求的範圍中。

101‧‧‧質量平板

102‧‧‧定錨點

103‧‧‧彈簧

104、106‧‧‧定子梳狀指

105‧‧‧梳狀指

108、109‧‧‧梳狀物

150‧‧‧結構

110、113‧‧‧質量塊

112‧‧‧支撐錨狀物

111、114‧‧‧扭力彈簧

200‧‧‧CMOS基板

201‧‧‧電極設備

202‧‧‧沉積層

202a‧‧‧上表面

203‧‧‧柱型結構

205‧‧‧設備基板

206‧‧‧溝槽

209‧‧‧蓋晶圓

210A、210B‧‧‧焊墊

400‧‧‧CMOS基板

401‧‧‧電極

402‧‧‧設備基板

403‧‧‧柱型結構

404‧‧‧空腔

405‧‧‧接頭

407‧‧‧蓋晶圓

600‧‧‧CMOS基板

601‧‧‧控制電路

602‧‧‧光阻層

603‧‧‧區域

604‧‧‧電極

605‧‧‧光阻層

606‧‧‧空腔

607‧‧‧止擋

608‧‧‧柱型結構

609‧‧‧設備基板

610‧‧‧光阻層

611‧‧‧溝槽

612‧‧‧黏著層

613‧‧‧阻擋層

614‧‧‧導電材料

615‧‧‧鈍化層

620‧‧‧定錨點

621、623‧‧‧彈簧

622‧‧‧質量塊

800‧‧‧CMOS基板

801‧‧‧電極

803‧‧‧接頭

804‧‧‧Ti

805‧‧‧TiN

806‧‧‧W

807‧‧‧氧化層

808‧‧‧止擋

810‧‧‧設備基板

813‧‧‧Ti阻擋層

814‧‧‧TiN阻擋層

1000‧‧‧CMOS基板

1001‧‧‧設備基板

圖1A為依據本發明實施例之加速度感測儀的立體圖。

圖1B為依據本發明之另一實施例之加速度感測儀的簡單平面圖。

圖2A-2J為依據本發明之實施例，在製造過期期間所示之微機電(MEMS)設備的剖面圖。

圖3A及3B所示為依據本發明實施例之製造圖2A-2J之微機電設備製程的流程圖。

圖4A-4I所示為依據本發明之第二實施例，在製造過程期間之微機電設備的剖面圖。

圖5A和5B所示為依據本發明實施例之製造圖4A-4I之MEMS設備製程的流程圖。

圖6A-6T所示為依據本發明第三實施例，在製造過程期間，微機電設備之剖面圖。

圖7A-7C所示為依據本發明實施例之製造圖6A-6T之微機電設備製程的流程圖。

圖8A-8G所示為依據本發明第四實施例，在製造過程期間，微機電設備之剖面圖。

圖9A和9B所示為依據本發明實施例之製造圖8A-8Y之設備製程的流程圖。

圖10A-10B所示為依據本發明第五實施例，在製造程程期間，微機電設備的剖面圖。

圖11所示為依據本發明實施例之製造圖10A-10L之MEMS設備製程的流程圖。

Claims (25)

1. 一種用於製造微機電設備之方法，該方法包含：提供一包含控制電路之第一基板，第一基板具有一上表面以及一下表面；在該第一基板之上表面形成一沉積層；移除該沉積層的一部分以形成複數個柱型結構；接合一第二基板至該第一基板，該第二基板具有一上表面以及一下表面；薄化該第二基板至一預定厚度；在該第二基板中形成複數個溝槽，該複數溝槽之每一個延伸至該第一基板的上表面；利用導電材料填充該些複數溝槽之每一個的至少一部分；在該第二基板中形成該微機電設備；以及接合具有空腔之一第三基板至該第二基板，以形成一控制環境。
2. 如申請專利範圍第1項所述之方法，其中第一基板包含一CMOS基板。
3. 如申請專利範圍第1項所述之方法，其中該複數個溝槽從該第二基板之上表面延伸至該第一基板之上表面。
4. 如申請專利範圍第1項所述之方法，其中該第二基板包含一矽覆蓋絕緣(SOI)基板。
5. 如申請專利範圍第1項所述之方法，其中該微機電設備包含一陀螺儀元件或一加速度檢測儀元件。
6. 如申請專利範圍第1項所述之方法，利用共價接合、玻璃熔接或共晶接合技術之至少其中一種，接合一第二基板至該第一基板。
7. 一種微機電設備，其包含：一CMOS基板，其具有一上表面以及一下表面，並且包含配置於該CMO基板之上面部分的控制電路； 偶合至該CMOS基板之該上表面的複數個柱型結構，並且以垂直該CMOS基板之上表面的方向延伸；該複數個柱型結構之每一個具有一接合區域；一接合至該複數個柱型結構的第二基板，其中該第二基板具有一上表面和一下表面與該複數個柱型結構之每一個接合區域相接觸，並且其中配置該微機電設備之至少一部分於該第二基板中；延伸複數溝槽，從該第二基板之上表面至該CMOS基板之上表面，該些溝槽穿越該複數個柱型結構；以及一接合至該第二基板之上表面的蓋基板(cover substrate)，其中該蓋基板包含覆蓋該微機電設備之至少一部分的凹陷區。
8. 如申請專利範圍第7項所述之設備，其中該複數個柱型結構包含一絕緣材料。
9. 如申請專利範圍第7項所述之設備，其中該第二基板包含矽覆蓋絕緣(SOI)基板。
10. 如申請專利範圍第9項所述之設備，其中該矽覆蓋絕緣(SOI)基板之矽層是與該複數個柱型結構之每一個的接合區相接觸的。
11. 如申請專利範圍第7項所述之設備，其中該微機電設備是為陀螺儀。
12. 如申請專利範圍第7項所述之設備，其中該微機電設備是為加速度檢測儀。
13. 如申請專利範圍第7項所述之設備，其中該蓋基板包含矽。
14. 一種用於製造一微機電設備之方法，該方法包含：提供一包含控制電路之第一基板，該第一基板具有一第一表面以及一相對的第二表面；提供一具有一上表面以及一下表面之第二基板；沿著該第二基板下表面移除該第二基板之一部分，以形成複數個柱型結 構；接合該第一基板至該第二基板，其中該第一基板之第一表面與該第二基板的該複數個柱型結構相接觸；薄化該第二基板至一預定的厚度，該薄化製程包含沿著該第二基板之上表面移除該第二基板的一部分；在該第二基板中形成複數個溝槽，該複數個溝槽從該第二基板的上表面延伸至該第一基板的第一表面；在該第二基板中，形成一個或多個微機電設備的一部分；以及接合具有空腔之一第三基板至第二基板，以形成一控制環境。
15. 如申請專利範圍第14項所述之方法，其中該第二基板是為一矽覆蓋絕 緣(SOI)基板。
16. 如申請專利範圍第15項所述之方法，其中更進一步包含形成該些複數個空腔在該矽覆蓋絕緣基板之矽層中。
17. 如申請專利範圍第14項所述之方法，其中該第一基板是為一CMOS基 板。
18. 一種製造一設備之方法，該方法包含：提供一CMOS基板，其具有一個或多個電極以及形成於鄰近於第一表面之控制電路；形成一覆蓋CMOS基板整個第一表面的第一感光層；圖案化並且蝕刻該第一感光層以形成一第一溝槽，該第一溝槽從該些一個或多個電極中延伸至第一電極；移除該第一感光層之殘留的部分；在整個第一基板上形成一第二感光層，其中該第二感光層的一部分覆蓋該第一溝槽；蝕刻該第二感光層和該第一基板之一部分以定義複數柱型結構；接合一第二基板至該第一基板，該第二基板具有一上表面和一下表面； 薄化該第二基板至一預定的厚度；在該第二基板之整個上表面形成一第三感光層；蝕刻該第三感光層和該第二基板之一部分以定義一第二溝槽；將該第二溝槽對準該第一溝槽，其中合併該第二溝槽與該第一溝槽以形成從該第二基板之上表面至該第一電極的連續溝槽；在該第二基板之整個上表面和該連續溝槽之整個周邊，形成黏著層；在整個該黏著層上形成一阻擋層；利用導電材料填充該連續溝槽；在整個該阻擋層上形成一鈍化層；以及圖案化和蝕刻該第二基板之一部分以形成微機電設備。
19. 如申請專利範圍第18項所述之方法，其中該第一光感測層包含一光阻層。
20. 如申請專利範圍第18項所述之方法，該第二基板之薄化包含執行一CMP製程。
21. 如申請專利範圍第18項所述之方法，其中該第二基板之薄化包含執行一RIE製程。
22. 如申請專利範圍第18項所述之方法，其中該微機電設備包含一加速度檢測儀。
23. 如申請專利範圍第22項所述之方法，其中該加速度檢測儀包含一質量塊、定子梳狀指以及可移動梳狀指。
24. 如申請專利範圍第18項所述之方法，其中更進一步包含：接合一蓋晶圓至該第二基板之一部分以形成一封裝結構；以及切割該封裝結構以形成單個晶片。
25. 如申請專利範圍第24項所述之方法，其中該單個晶片包含複數個加速度檢測儀。