CN101837944B - 用于制备陀螺仪和加速度计的方法 - Google Patents

Abstract

本发明提供一种用于制备陀螺仪和加速度计的方法。其中，用于制备微机电装置的方法包括提供包括控制电路的第一衬底。该第一衬底具有上表面和下表面。该方法也包括在第一衬底的上表面上形成绝缘层，去除绝缘层的第一部分，从而形成多个突起结构，以及结合第二衬底至第一衬底。该方法进一步包括薄化第二衬底成预定厚度，以及在第二衬底中形成多个沟槽。多个沟槽的每一个延伸至第一衬底的上表面。此外，该方法包括将多个沟槽的每一个的至少一部分填充导电材料，在第二衬底中形成微机电装置，以及结合第三衬底至第二衬底。

Description

用于制备陀螺仪和加速度计的方法

相关申请的交叉参考

本申请要求于2008年11月19日申请的，名称为“A 3D architecture forgyro and accelerometer MEMS devices”的U.S.临时专利申请No.61/116,283的优先权，其公开内容因此被意图整体参照结合于此。本发明也是于2007年2月1日申请的U.S.专利申请No.11/670,362的部分接续案，其要求于2005年1月3日申请的U.S.专利申请No.11/028,946的优先权，其公开内容因此被意图整体参照结合于此。

背景技术

利用集成的加速度计和/或陀螺仪，多种便携式的媒体装置和游戏系统被日益增加地制造。该加速度计和陀螺仪为包含有它们的装置提供了传感运动和方向的能力。这依次使得制造商和应用提供者能够为这种便携式媒体装置和/或游戏系统提供增强的特征，以用于这些装置。

在游戏系统领域中，集成的加速度计和陀螺仪已经开辟了游戏应用的新领域，其利用运动传感来提供增强水平的游戏玩耍，以接近现实。在便携式媒体装置领域中，加速度计和陀螺仪已能够利用特征例如摇动来改变媒体轨迹，利用冲击媒体参与者来共享接触和其他信息，根据位置调节屏幕方向等等。

发明内容

依据本发明提供半导体处理技术。更具体地，本发明包括利用微机电结构(MEMS)来制备加速度计和/或陀螺仪的方法和结构。仅通过例子，本发明已被应用于制备有用于运动传感应用的MEMS的方法。该方法和结构也可被应用于其他应用，比如制动器、传感器和探测器。

在本发明的具体实施例中，提供一种制备微机电装置的方法。该方法包括提供包括控制电路的第一衬底。该第一衬底具有上表面和下表面。该方法也包括在第一衬底的上表面上形成绝缘层，去除绝缘层的第一部分，从而形成多个突起结构；以及结合第二衬底至第一衬底。第二衬底具有上表面和下表面。该方法也包括薄化第二衬底成预定厚度，以及在第二衬底中形成多个沟槽。多个沟槽的每一个延伸至第一衬底的上表面。此外，该方法包括将多个沟槽的每一个的至少一部分填充导电材料，在第二衬底中形成微机电装置，以及结合第三衬底至第二衬底。

依据本发明的另一实施例，提供一种微机电装置。该微机电装置包括CMOS衬底，该CMOS衬底具有上表面和下表面，并包括设置在CMOS衬底的上部中的控制电路，以及被耦合至CMOS衬底的上表面的多个柱状物，并且在垂直于CMOS衬底的上表面的方向上延伸。多个柱状物的每一个具有结合区域。该微机电装置也包括被结合至多个柱状物的第二衬底。第二衬底具有上表面和与多个柱状物的每一个的结合区域相接触的下表面，并且在第二衬底中设置微机电装置的至少一部分。该微机电装置进一步包括从第二衬底的上表面延伸至CMOS衬底的上表面的多个沟槽。沟槽通过多个柱状物。此外，该微机电装置包括被结合至第二衬底的上表面的盖衬底。盖衬底包括覆盖微机电装置的至少一部分的凹进区域。

依据本发明的又一具体实施例，提供一种用于制备微机电装置的方法。该方法包括提供包括控制电路的第一衬底。第一衬底具有第一表面和相对的第二表面。该方法也包括提供具有上表面和下表面的第二衬底，去除沿着下表面的第二衬底的一部分，以便形成多个突起结构，以及结合第一衬底至第二衬底。第一衬底的第一表面与第二衬底的突起结构相结合。该方法进一步包括薄化第二衬底成预定厚度。该薄化包括去除沿着第二衬底的上表面的第二衬底的一部分。此外，该方法包括在第二衬底中形成多个沟槽。多个沟槽从第二衬底的上表面延伸至第一衬底的第一表面。此外，该方法包括在第二衬底中形成一个或多个微机电装置的一部分以及结合第三衬底至第二衬底。

依据本发明的具体实施例，提供一种制备装置的方法。该方法包括提供CMOS衬底，该CMOS衬底具有一个或多个电极以及靠近第一表面形成的控制电路，在CMOS衬底的第一表面之上形成第一光敏层，以及图案化和蚀刻第一光敏层，以便形成第一沟槽。第一沟槽从一个或多个电极中延伸至第一电极。该方法也包括去除第一光敏层的剩余部分，以及在第一衬底之上形成第二光敏层。第二光敏层的一部分覆盖第一沟槽。该方法进一步包括蚀刻第二光敏层以及第一衬底的一部分，以便限定多个突起结构，以及结合第二衬底至第一衬底。该第二衬底具有上表面和下表面。此外，薄化第二衬底成预定厚度，在第二衬底的上表面之上形成第三光敏层，以及蚀刻第三光敏层以及第二衬底的一部分，以便限定第二沟槽。第二沟槽与第一沟槽对准，并且第二沟槽与第一沟槽相结合，以便形成从第二衬底的上表面延伸至第一电极的连续沟槽。此外，该方法包括在第二衬底的上表面之上和连续沟槽的侧壁之上形成保形粘合层，在粘合层之上形成保形阻挡层，将连续沟槽填充导电材料，在阻挡层之上形成钝化层；以及图案化和蚀刻第二衬底的一部分，以便形成微机电装置。

利用基于传统技术的本发明实现多个优点。例如，相比较传统的设计，本发明的实施例提供了传感元件和传感电路之间缩短的互连。结果，减小了寄生效应，导致比其他设计更高的信噪比。此外，本发明的实施例提供了适用于微分传感电路的实施方式。此外，在一些实施例中，于此所述的垂直结构中的控制/传感电路和MEMS结构的单片电路集成减小或消除了中央控制芯片和加速度计的元件之间的引线连接。

在本发明的实施例中，减小或消除了牺牲层和材料的使用，相比于在检验质量板中形成孔的传统设计，允许检验质量面积被增大，从而允许在制备过程中，反应产品气体和流出物从结构被移除。因为增大了检验质量面积，检验质量板的质量也增大，导致对给定的装置尺寸的较高灵敏度。

结合下文和相关附图，更详细地描述本发明的这些和其他实施例，以及它的许多优点和特征。

附图说明

图1A是依据本发明的一个实施例的加速度计的透视描述；

图1B是依据本发明的另一实施例的加速度计的简化平面图；

图2A-2J示出了依据本发明的一个实施例的制备处理过程中微机电(MEMS)装置的横截面图；

图3A和3B描述了依据本发明的实施例用于制备图2A-2J的MEMS装置处理的流程图；

图4A-4I示出了在依据本发明的第二实施例的制备处理过程中微机电(MEMS)装置的横截面图；

图5A和5B示出了依据本发明的实施例用于制备图4A-4I的MEMS装置的处理流程图；

图6A-6T示出了在依据本发明的第三实施例的制备处理过程中微机电(MEMS)装置的横截面图；

图7A-7C示出了依据本发明的实施例用于制备在图6A-6T中所述的MEMS装置的处理流程图；

图8A-8G示出了在依据本发明的第四实施例的制备处理过程中微机电(MEMS)装置的横截面图；

图9A和9B描述了依据本发明的实施例用于制备图8A-8Y的MEMS装置的处理流程图；

图10A-10B示出了在依据本发明的第五实施例的制备处理过程中微机电(MEMS)装置的横截面图；

图11描述了依据本发明的实施例用于制备图10A-10L的MEMS装置的处理流程图。

具体实施方式

依据本发明提供半导体处理技术。更具体地，本发明包括用于根据制备技术而形成加速度计和陀螺仪的方法和结构。仅通过例子，本发明已被应用于利用单片电路集成处理而形成加速度计和陀螺仪的方法，从而通过两者的至少一个因素而减小芯片覆盖区。该方法和结构也可被应用于其他应用，比如致动器、传感器和探测器。

图1A是有用于测量沿着三个轴加速度计系统的一个轴的运动的加速度计的透视描述。例如，图1A描述了依据本发明的一个实施例的加速度计的X或Y轴。如图1A中所述，加速度计包括检验质量板101。经由一个或多个弹簧103，检验质量板101被耦合至锚定点102。检验质量板101包括用于梳状物108和109的切掉部。每一个梳状物108和109包括固定数量的可移动检验质量梳形指状物105和固定数量的不移动定子梳形指状物对104和106。可移动检验质量梳形指状物105的每一个被插在一对定子梳形指状物对104和106之间。通过覆盖形成在下面的衬底中的空腔的其余定子梳形指状物104和106，定子梳形指状物104和106在预定位置处被锚定至下面的衬底上。在一个实施例中，定子梳形指状物104和106被锚定在靠近每一个定子梳形指状物末段的位置处。

弹簧103在一个或多个位置处被连接至锚定点102和检验质量板101。在一些实施例中，弹簧103被以这种方式布置：当它在一个或多个锚定点102和检验质量板101之间移动时，使弹簧元件包括多个折痕。在一些实施例中，弹簧103具有10至20个折痕。在一个实施例中，弹簧103具有17个折痕。在一些实施例中，弹簧元件的厚度在2微米和3微米之间，具有2微米和2.5微米之间的节距。弹簧103充当检验质量板101的运动限制器。检验质量板101能够沿着两个固定点之间的线横向移动。在操作中在外部加速度的影响下，检验质量板101从它的中间位置偏斜。这导致取决于检验质量板101的运动方向，检验质量梳形指状物105移动到更靠近定子梳形指状物104或定子梳形指状物106。结果，定子梳形指状物104、106和检验质量梳形指状物105之间的电容改变该电容的差分变化，以便确定加速度的量。

图1A表示加速度计的一个轴。两个这种结构在单独的管芯上可被彼此垂直地集成，以便生成加速度计的两个轴，例如x和y轴。第三个向外的平面结构可被添加至相同的管芯，以便测量z方向上的加速度，因此生成3轴加速度计。

图1B是依据本发明的另一实施例的加速度计的简化平面图。如图1B中示出的，结构150的平面图被描述，依据本发明的一个实施例，其可以用于测量z方向上的加速度。结构150包括锚状物112，该锚状物112对两个检验质量板110和113提供支持。扭转弹簧111和114分别充当于检验质量板110和113的运动限制器。多个传感电极被定位在检验质量板110和113之下。在操作中，检验质量板110和113在垂直方向上移动，但是彼此相对。例如，如果检验质量板110在向上的方向上移动，则检验质量板113在向下的方向上移动。测量两个检验质量板之间的电容的差分，以便确定z方向上加速度的量。如上面所述的，在单独的管芯上，结构150可被图1A中所述的结构集成，以便形成3轴加速度计。

需要指出，上面的描述涉及加速度计。其他结构可以用于形成陀螺仪。

由于加速度计的3D体系结构，其中在控制电子元件上垂直定位移动元件，通过一个因素或两个或多个因素，可以增加每一晶片上的管芯数量，导致减小的制造成本，较小的包装尺寸等等。

图2A-2J是简化的示意性侧面图描述，示出了依据本发明的一个实施例制备被封装的加速度计的方法。该制备方法开始于CMOS衬底200。该CMOS衬底200包括驱动电子元件，传感电子元件等。典型地利用ASIC设计部件来被实施，在CMOS衬底中可以采用模拟和/或数字电路。该CMOS衬底200可被称作电极衬底。尽管在这些横截面图中描述了单独的装置，可以理解，在单独的衬底上可以制备多个管芯。因此，在这些附图中描述的单独的装置仅是描述性的，并且不试图限制本发明于用于单独装置的制备方法。如下面更全面地描述的，晶片划线处理被采用来制备每一衬底上的多个管芯或装置。在装置的制备之后，划片和单一化技术被采用来制造用于各种应用的单独的装置封装。

CMOS衬底200是具有如示出的多个电极装置201的集成电路装置。该集成电路装置可以包括耦合至电极(未示出)的每一个驱动装置。在一个应用中，该驱动装置包括在多个电极装置201的形成之前，在处理步骤(未示出)中制备的CMOS电路。该驱动装置可以用于施加电压至电极，以便驱动和/或传感在装置衬底中被选择制备的机械元件的运动，在下面将更详细地讨论。利用CMOS技术制备包括电极和互连的传感/驱动电路，从而杠杆作用当前的CMOS装置的容量。优选地，利用硅晶片或其他类似的衬底材料获取CMOS衬底。在共同拥有的于2004年1月13日申请的U.S.专利No.7,022,245中提供用于CMOS衬底的制备处理的附加细节，因此其被意图参照结合于此。

如在图2B中所述的，在CMOS衬底200上沉积具有预定厚度的层202。在本发明的具体实施例中，层202是二氧化硅(SiO2)层，但是其不被本发明所需要。其他合适的材料可被用于本发明的范围中。例如，在可替代的实施例中，通过氮化硅(Si₃N₄)或氮氧化硅(SiON)层的沉积形成层202。此外，在依据本发明的又一可替代的实施例中，包括无定形多晶硅的多晶硅材料被沉积来形成层202。具有合适的特性的材料，包括与CMOS衬底的强结合的形成、对衬底200好的粘合、以及机械刚性，是用于Si_xO_y材料的可接受的衬底。

沉积层202具有如初始被沉积的预定厚度。在一个具体实施例中，初始厚度是大约2μm。在其他实施例中，厚度范围从大约0.5μm至大约3μm。当然，厚度将取决于具体的应用。在一些实施例中，利用多个沉积和磨光步骤来形成层102，以便形成最后的层。作为例子，HDP沉积处理可被用来形成层的第一部分，利用CMP，其然后被磨光。因为装置特征已经改变了密度，作为横向位置的函数，沉积层可以不具有均匀的上表面。因此，利用多步骤沉积/磨光处理，可以制备平坦和均匀的表面。沉积技术的例子包括TEOS、HDP、CVD、LPCVD等。此外，可以采用被最后层覆盖的其他材料，例如氧化物。

如图2B中所述的，沿着CMOS衬底200，沉积层202的上表面202a是均匀的，形成平坦的表面。如上面讨论的，不通过本发明获取沉积步骤之后的平坦表面，因为可以采用磨光步骤。

利用CMP处理平整沉积层的上表面202a。通过在图2B中描述的平坦上表面202a描述通过CMP处理产生的结果。在具体的实施例中，平坦化表面202a的均方根(RMS)粗糙度小于或等于大约10-30

如下面将讨论的，在CMP处理过程中制造的极其平滑的表面有助于结合装置衬底至CMOS衬底。在依据本发明的实施例中，沉积/CMP处理之后沉积层202的最后厚度大约是2.3μm。可替代地，在其他的实施例中，高度范围从大约0.5μm至大约3.0μm。当然，厚度将取决于具体的应用。作为例子，在其中空气阻力被用于衰减加速度计元件的运动的设计中，沉积层202的厚度可被减小，以便减小系统的各个元件之间的分离。在这些实施方式中，可以采用小于1μm的厚度。

此外，在本发明的一些实施例中，考虑到存在于CMOS衬底上的结构，执行沉积用于形成沉积层202的一个或多个层的处理。例如，通过执行高温沉积处理会不利地影响一些CMOS电路，因为这些高温沉积处理会损坏金属，或导致与CMOS电路相关的接点扩散。因此，在本发明的具体实施例中，低温沉积、图案形成和蚀刻处理，比如在小于500℃的温度处执行的处理，被用于形成在图2A-2J中所述的层。在其他具体实施例中，在小于400℃处执行的沉积，图案形成和蚀刻处理被用于形成各种所述的层。

图2C描述了在蚀刻处理之后的衬底200和被图案化的突起结构203。为了清楚之用途，没有在该处理流程中示出其中光致抗蚀剂层被沉积和图案化来形成沉积层202的表面202a上的蚀刻掩模的照相平版印刷处理。在照相平版印刷过程中可以紧密控制蚀刻掩模的尺寸，并且可以由对用于蚀刻沉积层的蚀刻处理有抵抗力的任何合适的材料形成蚀刻掩模。在具体实施例中，采用比如Al或TiN的金属的蚀刻掩模。在其他实施例中，光致抗蚀剂层可以充当蚀刻掩模。尽管在图2C中描述了一维的横截面，对本领域熟练技术人员明显地，在沉积层中形成期望几何形状的两维图案。因此，突起结构203被图案化为适合于在图1A和1B中所述的结构的制备。

如图2C中所述，在蚀刻处理过程中已经去除沉积层202的一部分，导致被图案化的突起结构203的形成。突起结构的横向尺寸是蚀刻掩模和刻掩处理的几何形状的函数。

根据在制备过程中使用的材料的电特性，其中由氧化硅、氮化硅或氮氧化硅或其组合制备突起结构的本发明的实施例提供了优点。例如，这种材料，尤其是提供了高度的电绝缘的材料，电绝缘CMOS衬底与在突起结构203之上被定位的其他层中被制备的一个或多个元件。其他合适的突起区域材料，比如多晶硅材料，包括无定形多晶硅，被在可替代的实施例中提供优点的电特性所特征化。

如图2C中所述，各向异性的蚀刻已被用于限定被图案化的突起结构203。蚀刻轮廓以预定厚度限定了突起结构的垂直壁。蚀刻处理不局限于各向异性的蚀刻，而是可以采用其他蚀刻处理，包括氧化物蚀刻，RIE等。部分通过在支持定子梳形指状物、锚状物等中执行的功能确定突起结构的尺寸。在该描述中，突起结构的横向厚度范围从作为最小尺寸的大约2μm至作为最大尺寸的几毫米。作为例子，支持定子梳形指状物的定子支撑岛宽度是大约8μm，并且长度大约是150μm。在其他实施例中，宽度和长度在大约2μm和2mm之间变化。在图2C中所述的实施例中示出在CMOS衬底的上表面处终止的蚀刻处理，但是其不被本发明所需要。在另一实施例中，在电极层的暴露之前终止蚀刻处理，允许突起结构不仅提供用于覆盖层的机械支持，而且对CMOS衬底上的电极提供附加的钝化帮助。

如上面讨论的，在本发明的一些实施例中，在低温处执行沉积、图案化和蚀刻一个或多个层的处理，从该一个或多个层制备突起结构。例如，在沉积层的形成之前，利用对存在于CMOS衬底上的结构的观察可以执行这些处理步骤，比如CMOS电路。因为通过执行高温沉积处理会被不利地影响一些CMOS电路，其会损坏耦合CMOS晶体管的金属或者导致与CMOS电路相关的连接的扩散，依据本发明的一些实施例采用低温沉积处理。此外，在本发明的具体实施例中，低温沉积、图案化和蚀刻处理，比如在小于500℃的温度处执行的处理，被用于形成一个或多个层，从该一个或多个层制备突起结构。在另一具体实施例中，在小于400℃处执行的沉积、图案化和蚀刻处理被用于形成一个或多个层，从该一个或多个层制备突起结构。本领域的熟练技术人员将认识到低温处理的范围中的多种变形，修改和替代。

图2D描述了结合装置衬底205至CMOS衬底200来形成合成物衬底结构的处理步骤。在一个实施例中，装置衬底205是厚度为500μm和700μm之间的硅晶片。如所述的，已经去除蚀刻掩膜，并且经由沉积层202的表面202a和装置衬底的下表面，CMOS衬底200和装置衬底205被结合在一起，以便形成突起结构之间布置的空腔。可以利用多种技术进行结合。在具体实施例中，利用室温共价键结合处理进行结合。表面的每一个被清洗和活化，例如通过等离子活化或通过湿处理。被活化的表面开始彼此相接触以产生粘附作用。在一个结合处理中，在每一个衬底结构上提供机械力来将表面按压在一起。在一些实施例中，后结合退火处理被采用来增加最后的结合强度。在一些实施例中，用于这种退火的温度范围在250℃至400℃之间。这种退火处理可以包括成批或单独的晶片技术。在其中装置衬底是硅并且被图案化的突起结构是氧化硅的实施例中，在两个表面之间产生轴承结合。在其中不存在天然的氧化物层的可替代的实施例中，在结合之前，在装置衬底的结合表面上形成氧化物层，以便提供氧化物-氧化物结合界面。如上面所述的，在一个实施例中，通过CMP处理磨光从其形成突起结构的沉积层的上表面，同时也磨光装置衬底的结合表面，提供有助于共价键结合处理的极其平滑的表面。当然，本领域熟练技术人员将认识到多种其他变形，修改和替代。

图2E描述了薄化装置衬底205至大约100μm的厚度处理。如所述的，在用以形成结合或合成物衬底结构的衬底的结合之后，利用研磨处理，CMP处理等移走装置衬底的上部。本领域熟练技术人员将认识到多种变形，修改和替代。图2F描述了进一步薄化装置衬底至大约35μm厚度的处理。装置衬底上的箭头描述了蚀刻处理，比如RIE。也可以采用其他处理。例如，在具体实施例中，装置衬底205被离子注入或另外掺杂，以便形成与衬底的表面平行的重掺杂区域。该重掺杂区域，例如在大约1×1020/cm3的水平处掺杂硼，充当蚀刻终止层，允许化学蚀刻将被用于薄化衬底，如图2F中所述的。掺杂大于掺杂剂原子的原子补偿也可以用于减小衬底中的应力。本领域熟练技术人员将认识到多种其他变形，修改和替代。

在本发明的实施例中，在图2F中所述的处理之后的装置衬底的厚度范围从大约25μm至大约50μm。对于一些陀螺仪应用，厚度可以相当地较小，例如大约5μm。在具体实施例中，活性离子蚀刻(RIE)处理被用于薄化装置衬底至期望的厚度。在其他实施例中，其他化学处理、机械处理、其组合、或者其它合适的材料去除处理被采用来减小装置衬底的厚度。在一些实施例中，为了允许薄化的装置衬底上形成的图案化结构与CMOS上的图案化结构的精确对准，采用背侧对准掩膜形成技术、前侧对准掩膜转移技术或红外通过晶片对准掩膜识别技术。

图2G描述了在装置衬底205和突起结构203中形成多个沟槽，并且然后将沟槽的至少一部分填充导电材料的处理。利用比如图案化和蚀刻的经由形成处理形成多个沟槽206。根据在装置衬底和突起结构中采用的具体材料，一个或多个蚀刻处理可被使用，如对本领域熟练技术人员明显的。在多个沟槽的形成之后，一个或多个沉积/磨光处理可被采用来形成导电元件，该导电元件提供CMOS衬底的电子元件和在装置衬底中形成的一个或多个电子元件之间的电连通性。通孔填充金属化提供存在于CMOS衬底中的电子元件和加速度计中的可移动元件之间的电连通性。例如，通过通孔填充金属化，可移动的梳形指状物和定子梳形指状物之间的电容的变化可被传送至传感电路。

在图2G中所述的实施例中，沟槽被填充Ti/TiN/W保形粘合层/阻挡层/填料金属化。在金属沉积之后，深腐蚀或CMP处理被执行来平坦化表面。在其他实施例中，电活性TiN薄膜可被用作通孔填充金属化。下面更具体地提供涉及通孔蚀刻和填充的另外讨论。

图2H描述了用以形成适用于加速度计和陀螺仪应用的可移动元件的装置衬底的图案化和蚀刻处理。为了形成所述的结构，例如在图1A中，利用两维图案图案化装置衬底的表面，并且然后被蚀刻来释放关于定子移动的加速度计的元件。例子包括如图1A中所述移动的梳形指状物105。尽管在图2H中仅描述了单维的这种图案，对本领域熟练技术人员明显地，两维图案化被包括在本发明的范围中。一个或多个图案化/蚀刻步骤可被用于释放在图2H中描述的可移动元件。

图2I描述了盖晶片至组合的衬底结构的结合。盖晶片209包括形成于盖晶片的一侧中的多个凹槽。该盖晶片209，典型地由硅衬底制备，可被图案化和蚀刻来形成如在图2I中所述的空腔。在其他实施例中，可以利用其它合适的衬底，例如玻璃衬底。在一个实施例中，空腔具有深度范围从大约1μm至大约10μm的深度，具体的实施例具有5μm的空腔深度。空腔的垂直尺寸被选择成允许MEMS装置的可移动部分不受阻碍地移动。同时，在预定位置处可以提供突起，从而充当用于可移动元件的运动停止物。作为例子，为了被设计成通过在关于图2I的水平平面中移动来操作的加速度计，在空腔中或在可移动元件之下可以提供运动停止物，以便阻止在预定位置处在垂直方向上的运动。

根据被盖晶片覆盖的MEMS装置的几何形状选择空腔的横向尺寸。如图2I中所述的，在预定位置处提供通常环形的结合区域，包括被结合至装置衬底的上部的盖晶片的外围部分。因此，受控环境被提供用于依据本发明的实施例制备的MEMS装置。在一些实施例中，受控环境，其可以在加速度计的工作寿命过程中被提供，可以包括大气或减小的压力处的空气、干空气、氮、惰性气体等。在具体实施例中，真空环境被提供作为受控环境。在一些应用中，各种压力的SF6或其它高介电常数气体被采用。本领域熟练技术人员将认识到多种其他变形，修改和替代。

晶片结合技术被采用来结合盖晶片至合成物衬底结构。作为例子，共价键结合处理、玻璃熔合结合处理、共晶结合处理等可被采用来结合各种衬底。在其中装置衬底和盖晶片都是硅衬底的实施例中，在晶片表面上形成的天然氧化物将提供适用于多种应用的氧化物至氧化物结合。在共同拥有的U.S.专利No.7,585,747中提供了涉及衬底结合技术的另外描述，因此其公开内容被参照结合。图2J描述了在图2I中所述的衬底成为单独的装置包装的划片和单一化。

在图2J所述的实施例中，在受控环境包装中提供一个或多个加速度计，该受控环境包装是包括存在于CMOS衬底中的驱动/传感电子元件的集成包装。因此，形成采用3D体系结构的集成装置，其中电子元件和匹配机械结构整体地与减小尺寸的覆盖区集成。利用这些处理形成多个管芯，在一些实施例中，增大了制造产率。在CMOS衬底的横向边缘处提供电极结构210A/B，允许对封装装置外部的其它系统元件的集成。如图2J中所述的，结合衬垫210A和210B被提供来形成至外部控制/驱动/传感电路的连接。涉及图1A和B，可以理解，多个加速度计可被包括在图2J中所述的单独受控环境中。因此，涉及单独的装置包装，单独的装置可以是三维加速度计，测量x-、y-和z-方向上的加速度。如图1A中所述的两个横向加速度计(x-和y-方向)可被与如图1B中所述的垂直加速度计(z-方向)集成。

图3A和3B描述了依据本发明的实施例用于制备图2A-2J的MEMS装置处理的流程图。如图3A中所述，该方法包括提供包括控制电路的第一衬底(301)。第一衬底，其也被称作CMOS衬底，具有上表面和下表面。该方法也包括在第一衬底的上表面上形成绝缘层(302)。绝缘层，其被用于形成突起结构的步骤中，典型地被覆盖沉积，并然后被平滑，利用在单独步骤或多个步骤沉积处理中的CMP或其它合适的磨光处理。

该方法也包括沉积光致抗蚀剂层(303)和图案化光致抗蚀剂来形成蚀刻掩膜(304)。该方法进一步包括去除绝缘层的第一部分，以便形成多个突起结构(305)。在一个平面中沉积突起结构，从而形成相邻突起结构之间的一个或多个空腔。

该方法包括结合第二衬底至第一衬底(306)。第二衬底具有上表面和下表面，并且可以是硅衬底，SOI衬底，掺杂的衬底，以便提供蚀刻终止层等。取决于实施方式，几种结合技术的一个可被采用，包括共价键结合、玻璃熔合结合、共晶结合、或者其它合适的晶片结合技术。第二衬底被薄化成预定厚度，典型地利用CMP处理(307)和蚀刻处理，比如RIE(308)。该方法也包括在第二衬底中形成多个沟槽(309)。多个沟槽的每一个延伸至第一衬底的上表面，例如从第二衬底的上表面至第一表面的上表面。多个沟槽的每一个的至少一部分被填充导电材料(310)，比如Ti/TiN/W或其它合适的通孔填充金属化。在第二衬底中形成MEMS装置元件，例如加速度计或陀螺仪元件(311)。第三衬底(例如盖晶片)被结合至第二衬底，以便形成受控环境(312)。根据实施方式，可以采用几种结合技术的一个，包括共价键结合、玻璃熔合结合、共晶结合、或者其它合适的晶片结合技术。在晶片结合之后，划片单独的管芯，并被单一化，以便形成单独的装置(313)。每一个单独的装置可以包括几个加速度计或陀螺仪。

可以理解，在图3A和3B中所述的具体步骤提供了依据本发明的实施例制备MEMS装置的具体方法。依据可替代的实施例也可以执行其他顺序的步骤。例如，本发明的可替代的实施例可以执行以不同的次序在上面概括的步骤。此外，在图3A和3B中所述的各个步骤可以包括多个子步骤，可以以如适于各个步骤的各种顺序执行所述多个子步骤。进一步地，根据具体的应用，可以添加或去除附加的步骤。具体地，在一些实施例中可以省略几个步骤。本领域熟练技术人员将认识到多种其他变形，修改和替代。

第一衬底可以是从于此讨论的其它处理步骤分别制备的CMOS衬底。

需要指出，本发明的实施例不采用在沉积或结合随后的层之后被去除的牺牲层。结果，不需要提供另外的气体出口孔，该气体出口孔用于利用牺牲层移除设计中的反应副产品。作为例子，在一些牺牲层设计中，形成支持层，沉积或结合随后的层，并然后去除支持层的一部分或全部，例如用于允许随后的层可以自由地移动。为了去除牺牲层，在随后的层中形成气体出口孔，从而允许反应副产品从该结构逃逸。在一些实施例中，在检验质量板中获得孔，以便形成气体出口孔。结果，减小了检验质量板的重量，不利地影响装置性能。

依据本发明的一个实施例，检验质量板不具有与反应副产品消除相关的孔。相反，不是与梳形指状物相关的区域的检验质量板的一部分是连续的从而增大了检验质量板的重量。在一个实施例中，在面积小于100μm2的检验质量板中没有采用孔，因为仅在检验质量板中的孔被用于梳形指状物，该梳形指状物用于传感或用于通向锚定点的弹簧的连接。在其它实施例中，在小于50μm²，小于40μm²，小于30μm²，小于20μm²或小于10μm²的检验质量板中没有采用孔。

图4A-4I示出了在依据本发明第二实施例的制备处理过程中微机电(MEMS)装置的横截面图。在随后的描述中，采用共享与涉及图2A-2J讨论的处理类似性的处理。因此，对于类似的处理，将感兴趣地简短限制描述。

在图4A中，提供包括电极401的CMOS衬底400。装置衬底402被处理成形成如图4B中所述的被图案化的突起结构403和空腔404。尽管如分离突起结构地描述了空腔，在其它横截面中，突起结构在附图的平面中延伸更大的距离。CMOS衬底400和装置衬底402被连接形成如图4C中所述的合成物衬底结构。相比较其他实施例，通过处理装置衬底形成突起结构。空腔404的制备允许MEMS装置被制备，其中装置衬底的厚度作为横向位置的函数变化。结果，可以制备具有与梳状指形物不同厚度的弹簧，提供了不同的弹簧常数和元件柔性。这种改变装置衬底的下部中的深度的空腔的制备提供了利用其它处理技术所不可用的制造能力。

在晶片结合之后，装置衬底被如图4D中所述地初始薄化，并且如图4E中所述地附加薄化。尽管这些薄化处理被描述为图4D(CMP)和4E(RIE)中的各个步骤，在其它实施例中，它们可被组合成单独的薄化步骤。通孔404是开放的，并且如图4F所述地被填充，提供电极401和随后如图4G中所述地在装置衬底中形成的MEMS元件之间的电连通性。如图4H中所述的，盖晶片407被结合至合成物衬底结构，并且如图4I中所述的，管芯被划片和单一化。

图5A和5B示出了依据本发明的实施例用于制备图4A-4I的微机电装置的方法的处理500的流程图。处理500包括提供包括控制电路的第一衬底，第一衬底具有第一表面和相对的第二表面(501)。在一些实施例中，第一衬底是CMOS衬底。该方法进一步包括提供具有上表面和下表面的第二衬底(502)，以及沿着下表面去除第二衬底的一部分，以便形成多个突起结构(503)。在一些实施例中，第二衬底是单晶硅衬底。在其他实施例中，第二衬底可以是绝缘体上硅结构(SOI)衬底，具有被去除用以形成空腔的SOI衬底的硅层的一部分。第二衬底然后被结合至第一衬底，以使第一衬底的第一表面与第二衬底的突起结构相接触(504)。第二衬底然后被薄化成预定厚度(505)。在一些实施例中，通过去除沿着第二衬底的上表面的第二衬底的一部分进行薄化，例如利用化学机械磨光技术。在薄化之后，在第二衬底中形成多个沟槽(506)。在一些实施例中，多个沟槽从第二衬底的上表面延伸至第一衬底的第一表面。多个沟槽被填充导电材料(509)，例如Ti/TiN/W。接着，在第二衬底中形成一个或多个微机电装置的一部分(508)。

在一些实施例中，第三衬底被结合至第二衬底，以便在形成于第三衬底中的空腔中封装微机电装置(509)。在一些实施例中，第三衬底包括玻璃，并利用玻璃熔合结合或共价键结合技术被结合至第二衬底。

可以理解，在图5A和5B中描述的具体步骤提供了依据本发明的实施例制备MEMS装置的具体方法。依据可替代的实施例也可以执行其他顺序的步骤。例如，本发明的可替代的实施例可以执行以不同的次序在上面概括的步骤。此外，在图5A和5B中所述的各个步骤可以包括多个子步骤，可以以适于各个步骤的各种顺序执行所述多个子步骤。进一步地，根据具体的应用，可以添加或去除附加的步骤。具体地，在一些实施例中可以省略几个步骤。本领域熟练技术人员将认识到多种其他变形，修改和替代。

图6A-6T示出了在依据本发明的第三实施例的制备处理过程中微机电(MEMS)装置的横截面图。在随后的描述中，采用共享与涉及图2A-2J讨论的处理类似性的处理。因此，对于类似的处理，将感兴趣地简短限制描述。

在图6A-6T中所述的实施例中，与单独的通孔填充处理相结合至利用两步骤通孔蚀刻处理，以便提供CMOS衬底和在装置衬底中制备的元件之间的电连通性。如图6A中所述的，包括一个或多个电极和控制电路601的CMOS衬底600被光致抗蚀剂层602所覆盖。光致抗蚀剂层被图案化呈现出区域603，如图6B中所示，其提供开口，其中通孔被蚀刻，以便暴露电极604(图6C)。一旦通孔被蚀刻，光致抗蚀剂被剥去(图6D)，并沉积新的光致抗蚀剂层605(图6E)和图案化(图6F)，以及蚀刻，以便形成空腔606，如图6G中所述的。第二光致抗蚀剂层605被剥去，如图6H中所述的。在一些实施例中，在图6A-6C和图6E-6G中所述的两个光致抗蚀剂沉积/光致抗蚀剂图案化/特征蚀刻顺序被组合成单独的顺序。本领域熟练技术人员将认识到多种其他变形，修改和替代。

参照图6H，在结构的外围部分处描述突起区域608、以及停止物607，其被设置在空腔606中，并用于限制在垂直方向上MEMS元件的运动。这些停止物是可被定位在其他位置中，以便限制离开平面运动的示范性的运动停止物。该离开平面运动会不利地影响装置工作。

装置衬底609被结合至被处理的CMOS衬底600，如图6I中所述的。上面讨论的晶片结合技术可用于在这里描述的衬底结合处理。如图6I中所示的，预先图案化装置衬底，从而提供弹簧常数等方面的差别。装置衬底可以是单晶硅晶片、多硅晶片、其组合等等。在图6I中所述的实施例中，利用重掺杂p-类型层形成掺杂物蚀刻停止层，尽管可以利用用于薄化装置衬底的其他方法。利用研磨、蚀刻，、组合等薄化装置衬底609，如图6J中所述的，以便减小随后将被制备的装置厚度。

沉积(图6K)和图案化(图6L)光致抗蚀剂层610，以便提供用于在图6M中描述的通孔蚀刻处理的掩膜。通孔延伸至CMOS衬底中的电极，并被对准，从而使在图6M中描述的第二通孔蚀刻处理与在图6C中描述的第一通孔蚀刻处理对准。典型地，第二通孔的宽度将宽于第一通孔，以便确保两个蚀刻处理之间的重叠。剥去光致抗蚀剂(图6N)，并且沉积Ti粘合层612作为保形层，以便提供CMOS衬底中的电极和将形成于装置衬底中的装置之间的电连通性(图6O)。在一些实施例中，粘合层612有助于随后的层至装置衬底的粘合。TiN阻挡层613被沉积作为保形层(图6P)，并且覆盖沉积钨(W)层614，以便填充通孔，如图6Q中所述的。在通孔填充之后，深蚀刻处理被用于平坦化装置衬底的上表面(图6R)，并且TiN覆盖层615被沉积来密封通孔结构(图6S)。

图6T描述了用以形成锚定点620，梳形指状物621，623，弹簧，检验质量板622以及MEMS装置的其他元件的装置衬底的蚀刻。如所述的，一些元件(例如可移动的梳形指状物)具有小于检验质量板的厚度的厚度，从而增大了装置灵敏度。通过，在检验质量板之下被定位的停止物避免了检验质量板在垂直方向上大于期望量的运动，从而避免了对装置的损坏。

依据本发明的实施例，提供MEMS装置。该MEMS装置包括控制衬底(例如CMOS衬底)和被耦合至控制衬底的多个突起结构。该MEMS装置也包括经由柔性元件被耦合至突起结构的第一组可移动元件，以及耦合至突起结构的第二组元件。通过第一厚度特征化该第一组可移动元件，并且通过不同于第一厚度的第二厚度特征化第二组元件。

第一组可移动元件可以包括检验质量板，该检验质量板具有范围从大约5μm至大约40μm的厚度，在具体实施例中具有30μm的厚度。第二组元件可以是可移动的，并经由柔性元件被耦合至突起结构，例如弹簧。该弹簧可以具有范围从大约5μm至大约40μm的厚度，在具体实施例中具有20μm的厚度。可替代地，第二组元件可被固定至突起结构，例如锚定点。第一和第二组可以包括单独的元件。

MEMS装置的各个元件的不同厚度提供了利用传统的技术所不可利用的优点，因为材料特性可被改变用于各种元件。作为例子，相比较于梳形指状物，连接检验质量板至锚定点的弹簧可以具有减小的厚度，导致可以用于提供弹簧常数的附加的设计变量和适用于具体应用的共振行为。因此，MEMS装置的各个元件，例如加速度计，可以具有改变的厚度，包括检验质量板、弹簧、检验质量板梳形指状物、定子梳形指状物等等。在具体实施例中，弹簧的不同部分可以具有不同的厚度，从而修改弹簧常数。本领域熟练技术人员将认识到多种其他变形、修改和替代。

图7A-7C示出了依据本发明的实施例用于制备在图6A-6T中所述的MEMS装置的处理700的流程图。处理700包括提供具有一个或多个电极和沿着第一表面形成的控制电路的第一衬底(701)。在一些实施例中，第一衬底是CMOS衬底。在第一衬底的表面之上形成第一光致抗蚀剂层(702)。该第一光致抗蚀剂层被图案化成限定第一沟槽，并通过蚀刻第一光致抗蚀剂层和第一衬底的一部分来形成第一沟槽(704)。在一些实施例中，第一沟槽从一个或多个电极之中延伸至第一电极，然后去除第一光致抗蚀剂层的剩余部分(705)。其后，在第一衬底的表面之上形成第二光致抗蚀剂层，从而使第二光致抗蚀剂层的一部分重叠第一沟槽(706)。第二光致抗蚀剂层和第一衬底的一部分一起被图案化和蚀刻，以便形成多个突起结构(707)。

其后，第二衬底被连接至第一衬底(709)。第二衬底具有上表面和下表面。第二衬底然后被薄化成预定厚度(710)。在第二衬底的上表面上形成第三光致抗蚀剂层(711)。第三光致抗蚀剂层和第二衬底的一部分一起被图案化和蚀刻，以便形成第二沟槽(712)。第二沟槽被与第一沟槽对准，并且第二沟槽与第一沟槽结合，以便形成从第二表面的上表面延伸至第一电极的连续沟槽。随后，在第二衬底的上表面之上可连续沟槽的侧壁之上形成保形粘合层(714)。在一些实施例中，粘合层包括钛，并利用传统的半导体技术来形成。在粘合层之上形成保形阻挡层(715)。在一些实施例中，阻挡层包括氮化钛(TiN)。被结合的连续沟槽被填充导电材料(716)。在一些实施例中，导电材料是钨。其后，在阻挡层之上形成钝化/盖层(717)。第二衬底的一部分被蚀刻，以便形成微机电装置(718)。在一些实施例中，钝化/盖层包括利用PVD或CVD技术形成的TiN。在一些实施例中，第三衬底被结合至第二衬底，以便封装微机电装置(719)。

可以理解，在图7A-7C中所述的具体步骤提供了制备依据本发明的实施例的MEMS装置的具体方法。依据本发明的可替代的实施例，也可以执行其他次序的步骤。例如，本发明的可替代的实施例可以执行以不同的次序在上面概括的步骤。此外，在图3A和3B中所述的各个步骤可以包括多个子步骤，可以以适于各个步骤的各种顺序执行所述多个子步骤。进一步地，根据具体的应用，可以添加或去除附加的步骤。本领域熟练技术人员将认识到多种其他变形，修改和替代。

图8A-8G示出了在依据本发明的第四实施例的制备处理工程中微机电(MEMS)装置的横截面图。在图8A-8G中所述的处理中，两步骤处理被用于形成和填充通孔，从而提供CMOS衬底和MEMS元件之间的电连通性。涉及图8A-8F执行的处理共享与涉及图2A-2J讨论的处理的一个或多个类似性被利用。因此，对于类似的处理，将感兴趣地简短限制描述。

图8A描述了利用了光致抗蚀剂涂层/开发处理和通孔蚀刻处理的通孔803的蚀刻之后的CMOS衬底800。因此暴露电极801。在图8B中描述了利用Ti/TiN屏蔽(804/805)和W插塞(806)的通孔填充。剥去Ti阻挡层，如图8C中所述的。第二光致抗蚀剂涂层/开发处理和空腔蚀刻处理被用于形成突起结构和运动停止物808，如图8D中所示的。沉积附加的氧化层807，以便有助于至CMOS衬底800的晶片结合。衬底结合处理用于形成合成物衬底结构，包括CMOS衬底800和装置衬底810(图8E)。装置衬底810已被预先处理，以便包括衬底的表面中的空腔。尽管在图8E中描述了掺杂衬底，可以利用其他合适的装置衬底，如贯穿本说明书所期望的。

图8F描述了在薄化的装置衬底中通孔的形成和填充。也描述了Ti/TiN阻挡层813/814。参照图8G，沉积TiN重叠层(811)，以便密封通孔结构，并且蚀刻装置衬底以形成MEMS装置的各个元件。如关于图6T中讨论的，由于在晶片结合处理之前在装置衬底中形成空腔，一些元件具有减小的厚度。因此，在本发明的一些实施例中，两步骤通孔填充处理可以用于制备MEMS。

图9A和9B描述了依据本发明的实施例用于制备图8A-8G的MEMS装置的处理900的流程图。第一衬底被处理成形成电极层(901)。沉积第一光致抗蚀剂层(902)并被图案化，以便产生用于多个沟槽的蚀刻的蚀刻掩膜(903)。利用等离子灰化或其他合适的处理剥去第一光致抗蚀剂层(904)。在第一衬底的表面上沉积保形粘合层，例如Ti，并且作为沟槽中的衬垫(905)。在粘合层之上沉积保形阻挡层(906)，例如TiN。沟槽然后被填充导电材料(907)，例如钨插塞。在其他实施例中，利用替代的通孔填充处理。本领域熟练技术人员将认识到多种其他变形，修改和替代。

从第一衬底(908)和第二光致抗蚀剂层(909)的表面去除粘合层和阻挡层，图案化和蚀刻(910)处理被用于形成突起结构和第一衬底中相关的空腔。在第一衬底上沉积保形绝缘层(911)，以便提供用于晶片结合处理的结合界面。晶片结合处理被用于结合第二衬底至第一衬底(912)。为了完成MEMS装置的制备，执行附加的步骤，如关于图7B和7C讨论的。

可以理解，在图9A--9C中所述的具体步骤提供了制备依据本发明实施例的MEMS装置的具体方法。依据本发明的可替代实施例，也可以执行其他次序的步骤。例如，本发明的可替代实施例可以执行以不同的次序在上面概括的步骤。此外，在图9A和9B中所述的各个步骤可以包括多个子步骤，可以以适于各个步骤的各种顺序执行所述多个子步骤。进一步地，根据具体的应用，可以添加或去除附加的步骤。本领域熟练技术人员将认识到多种其他变形，修改和替代。

图10A-10B示出了在依据本发明的第五实施例的制备处理工程中微机电(MEMS)装置的横截面图。在随后的描述中，采用共享与涉及图2A-2J讨论的处理类似性的处理。因此，对于类似的处理，将感兴趣地简短限制描述。

如图10A-10B中所述的，单独的通孔蚀刻和填充处理可以用于制备MEMS装置。参照图10A，CMOS衬底1000和装置衬底1001被图案化和结合在一起，以便形成合成物衬底结构。通孔被蚀刻通过装置衬底，并且进入CMOS衬底，从而暴露CMOS衬底中的电极。在将通孔填充导电材料之后，释放MEMS结构的元件，以便形成例如加速度计。

图11描述了依据本发明的实施例用于制备图10A-10L的MEMS装置的处理1100的流程图。例如CMOS衬底的第一衬底被处理成形成电极层(1001)。典型地，从其他处理步骤独立地执行这种CMOS衬底的制备，并且提供完成的CMOS衬底来用于进一步处理的铸造，如于此所述的。在第一衬底的表面上沉积(1102)和图案化光致抗蚀剂层。蚀刻处理然后用于形成突起结构和第一衬底中的空腔(1103)。

在去除光致抗蚀剂层之后(1104)，晶片结合处理被采用来形成合成物衬底结构(1105)。为了形成和填充通孔，执行附加的步骤，如关于图7B和7C讨论的。

可以理解，在图11中所述的具体步骤提供了制备依据本发明实施例的MEMS装置的具体方法。依据本发明的可替代实施例，也可以执行其他次序的步骤。例如，本发明的可替代实施例可以执行以不同的次序在上面概括的步骤。此外，在图11中所述的各个步骤可以包括多个子步骤，可以以适于各个步骤的各种顺序执行所述多个子步骤。进一步地，根据具体的应用，可以添加或去除附加的步骤。本领域熟练技术人员将认识到多种其他变形，修改和替代。

也可以理解，于此描述的例子和实施例仅用于描述性用途，并且基于其的各种修改或改变将被建议给本领域的熟练技术人员，并将被包括在本申请的精神和权限中以及附加权利要求的范围中。

Claims (26)

1.一种用于制备微机电装置的方法，该方法包括：

提供包括控制电路的第一衬底，该第一衬底具有上表面和下表面；

在所述第一衬底的所述上表面上形成绝缘层；

去除所述绝缘层的第一部分，从而形成多个突起结构；

结合第二衬底至所述第一衬底，所述第二衬底具有上表面和下表面；

薄化所述第二衬底成预定厚度；

在所述第二衬底中形成多个沟槽，所述多个沟槽的每一个通过所述突起结构延伸至所述第一衬底的所述上表面；

将所述多个沟槽的每一个的至少一部分填充导电材料；

在所述第二衬底中形成所述微机电装置；以及

结合第三衬底至所述第二衬底。

2.根据权利要求1所述的方法，其中所述第一衬底为CMOS衬底。

3.根据权利要求1所述的方法，其中所述多个沟槽从所述第二衬底的所述上表面延伸至所述第一衬底的所述上表面。

4.根据权利要求1所述的方法，其中所述第二衬底为绝缘体上硅结构衬底。

5.根据权利要求1所述的方法，其中所述微机电装置包括陀螺仪或加速度计的元件。

6.根据权利要求1所述的方法，其中结合所述第二衬底至所述第一衬底包括利用共价键结合、玻璃熔合结合或共晶结合技术的至少一个。

7.一种微机电装置，包括：

CMOS衬底，具有上表面和下表面，并包括设置在所述CMOS衬底的上部中的控制电路；

多个柱状物，耦合至所述CMOS衬底的所述上表面，并且在垂直于所述CMOS衬底的所述上表面的方向上延伸；所述多个柱状物的每一个具有结合区域；

结合至所述多个柱状物的第二衬底，其中所述第二衬底具有上表面和与所述多个柱状物的每一个的所述结合区域相接触的下表面，并且其中在所述第二衬底中设置微机电装置的至少一部分；

从所述第二衬底的所述上表面延伸至所述CMOS衬底的所述上表面的多个沟槽，所述沟槽穿过所述多个柱状物；以及

结合至所述第二衬底的所述上表面的盖衬底，其中所述盖衬底包括覆盖所述微机电装置的至少一部分的凹进区域。

8.根据权利要求7所述的装置，其中所述多个柱状物为绝缘材料。

9.根据权利要求7所述的装置，其中所述第二衬底为绝缘体上硅结构衬底。

10.根据权利要求9所述的装置，其中所述绝缘体上硅结构衬底的硅层与所述多个柱状物的每一个的所述结合区域相接触。

11.根据权利要求7所述的装置，其中所述微机电装置是陀螺仪。

12.根据权利要求7所述的装置，其中所述微机电装置是加速度计。

13.根据权利要求7所述的装置，其中所述盖衬底的材料包括硅。

14.一种用于制备微机电装置的方法，该方法包括：

提供包括控制电路的第一衬底，所述第一衬底具有第一表面和相对的第二表面；

提供具有上表面和下表面的第二衬底；

沿着所述下表面去除所述第二衬底的一部分，以便形成多个突起结构；

结合所述第一衬底至所述第二衬底，其中所述第一衬底的所述第一表面与所述第二衬底的所述突起结构相结合；

薄化所述第二衬底成预定厚度；该薄化包括沿着所述第二衬底的所述上表面去除所述第二衬底的一部分；

在所述第二衬底中形成多个沟槽，所述多个沟槽从所述第二衬底的所述上表面通过所述突起结构延伸至所述第一衬底的所述第一表面；

在所述多个沟槽中填充导电材料；

在所述第二衬底中形成一个或多个微机电装置的一部分；以及

结合第三衬底至所述第二衬底。

15.根据权利要求14所述的方法，其中所述第二衬底是绝缘体上硅结构衬底。

16.根据权利要求14所述的方法，进一步包括在绝缘体上硅结构衬底的硅层中形成多个空腔。

17.根据权利要求14所述的方法，其中所述第一衬底是CMOS衬底。

18.根据权利要求14所述的方法，其中所述第三衬底包括凹进区域。

19.一种制备微机电装置的方法，该方法包括：

提供CMOS衬底，所述CMOS衬底具有一个或多个电极以及靠近第一表面形成的控制电路；

在所述CMOS衬底的所述第一表面之上形成第一光敏层；

图案化和蚀刻所述第一光敏层，以便形成第一沟槽，所述第一沟槽延伸到所述一个或多个电极中的第一电极；

去除所述第一光敏层的剩余部分；

在所述CMOS衬底之上形成第二光敏层，其中所述第二光敏层的一部分覆盖所述第一沟槽；

蚀刻所述第二光敏层以及所述CMOS衬底的一部分，以便限定多个突起结构；

结合第二衬底至所述CMOS衬底，所述第二衬底具有上表面和下表面；

薄化所述第二衬底成预定厚度；

在所述第二衬底的所述上表面之上形成第三光敏层；

蚀刻所述第三光敏层以及所述第二衬底的一部分，以便限定第二沟槽；所述第二沟槽与所述第一沟槽对准，其中所述第二沟槽与所述第一沟槽相结合，以便形成从所述第二衬底的所述上表面延伸至所述第一电极的连续沟槽；

在所述第二衬底的所述上表面之上和所述连续沟槽的侧壁之上形成保形粘合层；

在所述粘合层之上形成保形阻挡层；

将所述连续沟槽填充导电材料；

在所述阻挡层之上形成钝化层；以及

图案化和蚀刻所述第二衬底的一部分，以便形成所述微机电装置。

20.根据权利要求19所述的方法，其中所述第一光敏层为光致抗蚀剂层。

21.根据权利要求19所述的方法，其中薄化所述第二衬底包括执行CMP处理。

22.根据权利要求19所述的方法，其中薄化所述第二衬底包括执行RIE处理。

23.根据权利要求19所述的方法，其中所述微机电装置为加速度计。

24.根据权利要求23所述的方法，其中所述加速度计包括检验质量板、定子梳形指状物和可移动的梳形指状物。

25.根据权利要求19所述的方法，进一步包括：

结合盖晶片至所述第二衬底的一部分，以便形成封装结构；以及

划片所述封装结构，以便形成各个管芯。

26.根据权利要求25所述的方法，其中所述各个管芯包括多个加速度计。

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