JP2004502302A - 半導体デバイス及び製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 claims description 17
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 2
- 229910010293 ceramic material Inorganic materials 0.000 claims 1
- 238000000429 assembly Methods 0.000 abstract description 2
- 230000000712 assembly Effects 0.000 abstract description 2
- 238000012858 packaging process Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 22
- 239000000919 ceramic Substances 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 238000010849 ion bombardment Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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Abstract
半導体デバイスを製造する方法が、半導体ウェーハ(8)を取り、非導電性領域(11)及び導電性領域(15)を構成し、導電性領域に電気接触手段(10)を準備し、ウェーハを複数のダイに分離する段階を含む。ウェーハスケールの組立部品を使用することによって、何千のデバイスが、在来のパッケージング工程に比べてかなりの作業者の介入なしに、単一の加工ステップで同時にパッケージングされる。絶縁ウェーハ(12)が半導体ウェーハ上に配置され、そこに接着されるのがよく、絶縁ウェーハは、半導体ウェーハの導電性領域と整合する複数のテーパー付きの開口(13)を有する。
Description
【0001】
本発明は半導体パッケージングに関し、特に、限るわけではないが、放射線源のような自動レーダー装置に使用されるようなガンダイオードのパッケージングに関する。
【0002】
ガンダイオードのような半導体デバイスを封入するための従来周知の構成がピコピルパッケージの横断面図である図1に概略的に示されている。これは、半導体ダイ1のための工業標準封入である。それは、比較的重く金めっきされた銅のねじ山付き主本体2を含み、本体2は、図示されているように、その上面から突出している小さな円筒刑のペデスタル3を有する。円筒形のセラミックリング4が主本体1の上面にろう付けされ、そしてペデスタル3を取り囲む。半導体ダイ1はペデスタル3上に配置され、そしてセラミックリング4によって取り囲まれている。金めっきされたコバールキャップ5が、パッケージをシールするためにセラミックリング4の上面にろう付けされている。電気接続がダイ1とキャップ5との間の細い金リード線6によって半導体ダイになされている。使用中、直流電圧が、陽極として作用するキャップ5と陰極である主本体2との間に加えられる。構成部品の組立は熟練した、労働集約作業であり、実際の構成部品は比較的高価であるため、その結果、封入されたデバイスもまた高価である。
【0003】
本発明は、特にガンダイオードの製造をどのように改良するのかを考えたときに生まれた。
本発明の第1の側面によれば、半導体デバイスを製造する方法が、半導体ウェーハを取り、非導電性領域及び導電性領域を構成し、導電性領域に電気接触手段を準備し、ウェーハを複数のダイに分離する段階を含む。
【0004】
本発明は、特に、ダイオードデバイスの製造、特にガンダイオードに適用できる。ウェーハースケールの組立部品を使用することによって、何千のデバイスが、在来のパッケージ工程に比べてかなりの作業者の介入なしに、単一の加工ステップで同時にパッケージされる。例えば、共通のウェーハから得られるすべてのダイオードに関する電気接触が単一のステップでなされてもよい。ダイをキャップ付きの周囲セラミック構成部品で包囲し、且つ細い金のリード線を取り付ける必要が完全に回避される。後組立用のキャップ、セラミックリングのような個々の構成部品の製造が不要となる。
【0005】
電気接触手段は、導電性又は非導電性領域が構成される前に準備されるのがよい。その場合、電気接触手段は、加工ステップ中1つの領域を遮蔽するマスクとして使用されるのがよい。このことにより、導電性領域との電気接続とその領域によって占有されるボリュームとの間で自動位置合わせを成し遂げることができる。好ましい1つの方法では、非導電性領域はイオン注入を使用して構成とされるが、他の技術を使用してもよい。
【0006】
ある有利なステップでは、絶縁ウェーハが半導体ウェーハ上に配置され、そしてそこに接着され、絶縁ウェーハは、半導体ウェーハの導電性領域と整合する複数の開口を有する。次いで、電気接触手段の部分は絶縁ウェーハ上にあるのがよい。これは、回路又は導電性トラック又はリード線に容易に接続される最終デバイスの有効部品のまわりに比較的大きい導電性領域を提供する。好ましくは、絶縁ウェーハの開口はテーパー付き側面を有し、それによって、半導体ウェーハの導電性領域との接続のための導電性層の蒸着を容易にする。
【0007】
本発明の第2の側面によれば、半導体ダイオードが、導電性領域及びこれを取り囲む非導電性領域を有する半導体材料からなり、電気絶縁又は半絶縁材料の層が非導電性領域上にあり、電気接触手段が導電性領域の表面及び層上にある。好ましくは、ダイオードはガンダイオードである。
【0008】
本発明の第2の側面によるダイオードは、非支持結合リード線がダイオードとの接続に必要とされる従来入手できるデバイスに比べて特に堅牢である。本発明はまた、製品輸送中、回路への組み込み中及び使用時、例えば、製品が相当な振動を経験する環境で使用される場合でも、取り扱いの軽減につながる。したがって、本発明によるデバイスは大量消耗製品の使用に特に適している。層は、例えば、ガラス又はセラミックのものでもよいし、半絶縁ヒ化ガリウム材料のような半絶縁材料のものでもよい。
【0009】
本発明を実施する1つの方法を今添付図面を参照して例示として説明する。
図2は本発明によるパッケージされた半導体デバイスを概略的に示す。
図2を参照すると、ガンダイ7が概略断面図で示されている。それは、この場合には、ヒ化ガリウムでできた単一の半導体ウェーハ8に形成された多くの何千もの同様な構造のうちの1つの構造にすぎない。
【0010】
製造工程では、まず、ウェーハ8はその下面が電気めっきされ、電気接触子9及びヒートシンクを与えるために数ミクロンの厚さまで化学的に薄くされる。次いでウェーハの各ガンダイに関して、第2の環状電気接触子10がウェーハ8の上面に置かれる。引き続いて、ウェーハは環状接触子10の下でない領域を電気的に絶縁にするためにイオン衝撃にさらされ、この打込み絶縁領域を11で示す。次いで、一列のテーパー孔13を有する、例えばガラス又はセラミックの絶縁ウェーハ12が半導体ウェーハ8に結合され、環状接触子10は位置合わせの補助として役立ち、孔13は接触子10と整合する。次いで、他の金属被膜層14が絶縁ウェーハ12の上面に蒸着され、環状接触子10と接続する。最後に、個々のダイは標準的なダイシング技術を使用して分離される。打込み絶縁領域11は、イオン衝撃にさらされていない半導体ウェーハ8の部分のまわりに横方向のシールドを提供し、この非損傷領域15は完成したデバイスの環状移行領域である。
【0011】
他の方法では、半絶縁材料の層が、別々に加工されるガラス又はセラミックウェーハを使用する代わりに使用される。このことは、例えば、最初のヒ化ガリウムウェーハの構成部分として形成される半絶縁ヒ化ガリウムであってもよい。その場合、バイアホールが半導体ウェーハの導電性領域を示す半絶縁材料にエッチングされる。
他の実施形態では、図示していないが、ガンダイの移行領域は図2に示す環状形態の代わりに円形断面領域を有する。
【図面の簡単な説明】
【図1】ガンダイオードのような半導体デバイスを封入するための従来周知の装置である。
【図2】本発明によるパッケージされた半導体デバイスを示す。
本発明は半導体パッケージングに関し、特に、限るわけではないが、放射線源のような自動レーダー装置に使用されるようなガンダイオードのパッケージングに関する。
【0002】
ガンダイオードのような半導体デバイスを封入するための従来周知の構成がピコピルパッケージの横断面図である図1に概略的に示されている。これは、半導体ダイ1のための工業標準封入である。それは、比較的重く金めっきされた銅のねじ山付き主本体2を含み、本体2は、図示されているように、その上面から突出している小さな円筒刑のペデスタル3を有する。円筒形のセラミックリング4が主本体1の上面にろう付けされ、そしてペデスタル3を取り囲む。半導体ダイ1はペデスタル3上に配置され、そしてセラミックリング4によって取り囲まれている。金めっきされたコバールキャップ5が、パッケージをシールするためにセラミックリング4の上面にろう付けされている。電気接続がダイ1とキャップ5との間の細い金リード線6によって半導体ダイになされている。使用中、直流電圧が、陽極として作用するキャップ5と陰極である主本体2との間に加えられる。構成部品の組立は熟練した、労働集約作業であり、実際の構成部品は比較的高価であるため、その結果、封入されたデバイスもまた高価である。
【0003】
本発明は、特にガンダイオードの製造をどのように改良するのかを考えたときに生まれた。
本発明の第1の側面によれば、半導体デバイスを製造する方法が、半導体ウェーハを取り、非導電性領域及び導電性領域を構成し、導電性領域に電気接触手段を準備し、ウェーハを複数のダイに分離する段階を含む。
【0004】
本発明は、特に、ダイオードデバイスの製造、特にガンダイオードに適用できる。ウェーハースケールの組立部品を使用することによって、何千のデバイスが、在来のパッケージ工程に比べてかなりの作業者の介入なしに、単一の加工ステップで同時にパッケージされる。例えば、共通のウェーハから得られるすべてのダイオードに関する電気接触が単一のステップでなされてもよい。ダイをキャップ付きの周囲セラミック構成部品で包囲し、且つ細い金のリード線を取り付ける必要が完全に回避される。後組立用のキャップ、セラミックリングのような個々の構成部品の製造が不要となる。
【0005】
電気接触手段は、導電性又は非導電性領域が構成される前に準備されるのがよい。その場合、電気接触手段は、加工ステップ中1つの領域を遮蔽するマスクとして使用されるのがよい。このことにより、導電性領域との電気接続とその領域によって占有されるボリュームとの間で自動位置合わせを成し遂げることができる。好ましい1つの方法では、非導電性領域はイオン注入を使用して構成とされるが、他の技術を使用してもよい。
【0006】
ある有利なステップでは、絶縁ウェーハが半導体ウェーハ上に配置され、そしてそこに接着され、絶縁ウェーハは、半導体ウェーハの導電性領域と整合する複数の開口を有する。次いで、電気接触手段の部分は絶縁ウェーハ上にあるのがよい。これは、回路又は導電性トラック又はリード線に容易に接続される最終デバイスの有効部品のまわりに比較的大きい導電性領域を提供する。好ましくは、絶縁ウェーハの開口はテーパー付き側面を有し、それによって、半導体ウェーハの導電性領域との接続のための導電性層の蒸着を容易にする。
【0007】
本発明の第2の側面によれば、半導体ダイオードが、導電性領域及びこれを取り囲む非導電性領域を有する半導体材料からなり、電気絶縁又は半絶縁材料の層が非導電性領域上にあり、電気接触手段が導電性領域の表面及び層上にある。好ましくは、ダイオードはガンダイオードである。
【0008】
本発明の第2の側面によるダイオードは、非支持結合リード線がダイオードとの接続に必要とされる従来入手できるデバイスに比べて特に堅牢である。本発明はまた、製品輸送中、回路への組み込み中及び使用時、例えば、製品が相当な振動を経験する環境で使用される場合でも、取り扱いの軽減につながる。したがって、本発明によるデバイスは大量消耗製品の使用に特に適している。層は、例えば、ガラス又はセラミックのものでもよいし、半絶縁ヒ化ガリウム材料のような半絶縁材料のものでもよい。
【0009】
本発明を実施する1つの方法を今添付図面を参照して例示として説明する。
図2は本発明によるパッケージされた半導体デバイスを概略的に示す。
図2を参照すると、ガンダイ7が概略断面図で示されている。それは、この場合には、ヒ化ガリウムでできた単一の半導体ウェーハ8に形成された多くの何千もの同様な構造のうちの1つの構造にすぎない。
【0010】
製造工程では、まず、ウェーハ8はその下面が電気めっきされ、電気接触子9及びヒートシンクを与えるために数ミクロンの厚さまで化学的に薄くされる。次いでウェーハの各ガンダイに関して、第2の環状電気接触子10がウェーハ8の上面に置かれる。引き続いて、ウェーハは環状接触子10の下でない領域を電気的に絶縁にするためにイオン衝撃にさらされ、この打込み絶縁領域を11で示す。次いで、一列のテーパー孔13を有する、例えばガラス又はセラミックの絶縁ウェーハ12が半導体ウェーハ8に結合され、環状接触子10は位置合わせの補助として役立ち、孔13は接触子10と整合する。次いで、他の金属被膜層14が絶縁ウェーハ12の上面に蒸着され、環状接触子10と接続する。最後に、個々のダイは標準的なダイシング技術を使用して分離される。打込み絶縁領域11は、イオン衝撃にさらされていない半導体ウェーハ8の部分のまわりに横方向のシールドを提供し、この非損傷領域15は完成したデバイスの環状移行領域である。
【0011】
他の方法では、半絶縁材料の層が、別々に加工されるガラス又はセラミックウェーハを使用する代わりに使用される。このことは、例えば、最初のヒ化ガリウムウェーハの構成部分として形成される半絶縁ヒ化ガリウムであってもよい。その場合、バイアホールが半導体ウェーハの導電性領域を示す半絶縁材料にエッチングされる。
他の実施形態では、図示していないが、ガンダイの移行領域は図2に示す環状形態の代わりに円形断面領域を有する。
【図面の簡単な説明】
【図1】ガンダイオードのような半導体デバイスを封入するための従来周知の装置である。
【図2】本発明によるパッケージされた半導体デバイスを示す。
Claims (14)
- 半導体ウェーハを取り、非導電性領域及び導電性領域を構成し、導電性領域に電気接触手段を準備し、ウェーハを複数のダイに分離する段階を含む、半導体デバイス製造方法。
- 電気接触手段が、非導電性領域及び導電性領域を構成する段階中ウェーハの領域を遮蔽するためのマスクを含む、請求項1に記載の方法。
- 非導電性領域がイオン注入によって構成される、請求項1又は請求項2に記載の方法。
- 少なくとも部分的に絶縁しているウェーハを半導体ウェーハに結合する段階をさらに含む、請求項1ないし請求項3のいずれか1項に記載の方法。
- 絶縁ウェーハが導電性領域と整合するように配置された開口を有する、請求項4に記載の方法。
- 開口がテーパーしている、請求項5に記載の方法。
- 電気接触手段の部分を絶縁ウェーハに置く段階をさらに含む、請求項4ないし請求項6のいずれか1項に記載の方法。
- 少なくとも部分的に絶縁しているウェーハはガラス材料を含む、請求項4ないし請求項7のいずれか1項に記載の方法。
- 少なくとも部分的に絶縁しているウェーハはヒ化ガリウムを含む、請求項4ないし請求項7のいずれか1項に記載の方法。
- 少なくとも部分的に絶縁しているウェーハはセラミック材料を含む、請求項4ないし請求項7のいずれか1項に記載の方法。
- 添付図面を参照して実質的に以下に説明されるような方法。
- 請求項1ないし請求項11のいずれか1項に記載の方法によって製造される半導体ダイオード。
- 導電性領域及び周囲非導電性領域を有する半導体材料からなり、少なくとも部分的に絶縁している材料が非導電性領域上にあり、電気接触手段が導電性領域の表面及び層上ある、半導体ダイオード。
- 添付図面の図2を参照して、又は添付図面の図2に示されるような実質的に以下に説明されるような半導体ダイオード。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0015775A GB2368970A (en) | 2000-06-28 | 2000-06-28 | Semiconductor packaging |
PCT/GB2001/002849 WO2002001629A1 (en) | 2000-06-28 | 2001-06-28 | Semiconductor device and method of manufacturing |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004502302A true JP2004502302A (ja) | 2004-01-22 |
Family
ID=9894536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002505675A Withdrawn JP2004502302A (ja) | 2000-06-28 | 2001-06-28 | 半導体デバイス及び製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20040087145A1 (ja) |
EP (1) | EP1297570A1 (ja) |
JP (1) | JP2004502302A (ja) |
AU (1) | AU2001267688A1 (ja) |
GB (1) | GB2368970A (ja) |
TW (1) | TW502343B (ja) |
WO (1) | WO2002001629A1 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4033788A (en) * | 1973-12-10 | 1977-07-05 | Hughes Aircraft Company | Ion implanted gallium arsenide semiconductor devices fabricated in semi-insulating gallium arsenide substrates |
FR2346854A1 (fr) * | 1975-10-02 | 1977-10-28 | Thomson Csf | Circuit integre comportant une source d'ondes millimetriques, et procede de fabrication dudit circuit |
FR2373879A1 (fr) * | 1976-12-07 | 1978-07-07 | Thomson Csf | Structure semiconductrice a dielectrique epais, procede de fabrication et dispositifs a tres haute frequence comportant une telle structure |
FR2538616B1 (fr) * | 1982-12-28 | 1986-01-24 | Thomson Csf | Procede de fabrication collective de diodes hyperfrequence avec encapsulation incorporee et diodes ainsi obtenues |
US6214733B1 (en) * | 1999-11-17 | 2001-04-10 | Elo Technologies, Inc. | Process for lift off and handling of thin film materials |
-
2000
- 2000-06-28 GB GB0015775A patent/GB2368970A/en not_active Withdrawn
-
2001
- 2001-06-28 AU AU2001267688A patent/AU2001267688A1/en not_active Abandoned
- 2001-06-28 WO PCT/GB2001/002849 patent/WO2002001629A1/en not_active Application Discontinuation
- 2001-06-28 JP JP2002505675A patent/JP2004502302A/ja not_active Withdrawn
- 2001-06-28 EP EP01945474A patent/EP1297570A1/en not_active Withdrawn
- 2001-06-28 TW TW090115758A patent/TW502343B/zh not_active IP Right Cessation
- 2001-06-28 US US10/311,628 patent/US20040087145A1/en not_active Abandoned
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Publication number | Publication date |
---|---|
EP1297570A1 (en) | 2003-04-02 |
GB2368970A (en) | 2002-05-15 |
WO2002001629A1 (en) | 2002-01-03 |
US20040087145A1 (en) | 2004-05-06 |
TW502343B (en) | 2002-09-11 |
AU2001267688A1 (en) | 2002-01-08 |
GB0015775D0 (en) | 2000-08-16 |
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