CN117352468A - 功率芯片及其封装方法 - Google Patents

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CN117352468A CN202311393501.6A CN202311393501A CN117352468A CN 117352468 A CN117352468 A CN 117352468A CN 202311393501 A CN202311393501 A CN 202311393501A CN 117352468 A CN117352468 A CN 117352468A
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陈少俭
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Abstract

本公开涉及一种功率芯片及其封装方法。该功率芯片，包括：基板、一个或多个子芯片以及多个导电柱。基板设有导电结构。子芯片靠近基板的一侧设有多个电极。多个导电柱分别设置于对应电极的表面，并与导电结构电性连接；其中，导电柱复用为散热柱。本公开利于缩短功率芯片中的散热传导路径、降低热阻并提高散热效率。

Description

功率芯片及其封装方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种功率芯片及其封装方法。
背景技术
氮化镓（GaN）作为第三代半导体材料的典型代表，具有禁带宽度大、击穿电场强、电子迁移率高、导热率高，导通电阻低等优点，是制备高温、高压、射频、功率领域器件的理想材料。氮化铝镓（AlGaN）和氮化镓（GaN）异质结构由于具有显著的自发极化效应，能够在界面处形成高浓度的二维电子气。
目前，基于氮化铝镓/氮化镓异质结形成的二维电子气制备的高电子迁移率晶体管（High Electron Mobility Transistor，简称HEMT）在射频和功率领域应用前景广阔，是电力电子、无线通信和雷达等领域的核心器件。
然而，随着半导体器件集成度的提高，氮化镓基功率芯片的功率密度显著提升。由于氮化镓HEMT器件具有明显的自热效应，导致器件栅极沟道处的温度显著升高，从而降低器件的可靠性，严重时可能会造成器件失效，影响其使用寿命，阻碍了氮化镓器件在功率和射频领域的应用。
发明内容
基于此，本公开实施例提供了一种功率芯片及其封装方法，以有效提升功率芯片的散热效率。
为了实现上述目的，一方面，本公开一些实施例提供了一种功率芯片。功率芯片包括：基板，设有导电结构。一个或多个子芯片，子芯片靠近基板的一侧设有多个电极。多个导电柱，分别设置于对应电极的表面，并与导电结构电性连接；其中，导电柱复用为散热柱。
在一些实施例中，子芯片包括：外延层，各电极设置于外延层靠近基板的表面。钝化层，覆盖于外延层靠近基板的表面并具有多个开口，开口暴露出对应的电极；其中，至少部分导电柱的一端位于开口内并与电极电性连接；钝化层的导热率大于或等于200W/m·K。
在一些实施例中，钝化层包括金刚石层。
在一些实施例中，子芯片还包括：钝化保护层，设置于钝化层靠近外延层的表面；其中，钝化层中的开口还延伸贯穿钝化保护层。
在一些实施例中，导电柱在基板上的正投影与对应相连的电极在基板上的正投影大致重叠。
在一些实施例中，多个电极包括栅极、源极和漏极；其中，导电柱、栅极、源极和漏极的材料均为金属。
在一些实施例中，相邻导电柱之间具有间隔。功率芯片还包括：绝缘填充层，填充于任相邻导电柱之间的间隔内。
在一些实施例中，子芯片包括衬底及设置于衬底靠近基板一侧的晶体管；多个电极包括晶体管的栅极、源极和漏极；其中，衬底的厚度的取值范围包括50μm~1500μm。
另一方面，本公开还根据一些实施例，提供一种功率芯片的封装方法，包括如下步骤。
制备一个或多个子芯片，子芯片的一侧形成有多个电极。
于各电极的表面分别形成导电柱，导电柱复用为散热柱。
提供基板，基板上形成有导电结构。
将各导电柱与导电结构电性连接。
在一些实施例中，子芯片包括衬底及设置于衬底靠近基板一侧的外延层；各电极设置于外延层靠近基板的表面，包括栅极、源极和漏极。其中，制备一个或多个子芯片，包括如下步骤。
提供衬底，于衬底上依次形成外延层及位于外延层背离衬底一侧的源极和漏极。
形成覆盖外延层及源极、漏极的钝化层，钝化层的导热率大于或等于200W/m·K。
于钝化层中形成多个开口，多个开口分别暴露出源极、漏极以及位于源极和漏极之间的部分外延层。
于暴露出外延层的开口内形成栅极。
其中，于各电极的表面分别形成导电柱，包括如下步骤：于暴露出源极和漏极的开口内以及栅极背离外延层的表面，分别形成导电柱。
本公开实施例可以/至少具有以下优点：
本公开实施例中，将子芯片靠近基板一侧设有的多个电极通过多个导电柱与基板的导电结构电性连接，以形成倒装封装结构；并且，导电柱复用为散热柱，这样不仅缩短了各子芯片与基板上导电结构的互连路径和散热传导路径，还能同时兼顾了各子芯片与基板上导电结构之间的电气互连和散热功能，使各子芯片内部产生的热量可以通过散热柱（即导电柱）直接传导至基板处进行散热。由此，本公开实施例提供的功率芯片，其整体封装热阻较小，散热效率高，在满足自身散热需求的同时，对衬底的厚度及热导率的要求低，从而有利于延长功率芯片的使用寿命，提高功率芯片的性能及可靠性，进而促进半导体功率芯片的进一步发展。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一些实施例中提供的一种功率芯片的结构示意图；
图2为一些实施例中提供的三种不同芯片封装方式的示意图；
图3为一些实施例中提供的一种功率芯片的封装方法的流程图；
图4为一些实施例中提供的一种子芯片的制备方法的流程图；
图5为一些实施例中提供的一种形成外延层、源极和漏极后所得结构的示意图；
图6为一些实施例中提供的一种形成钝化层后所得结构的示意图；
图7为一些实施例中提供的一种形成多个开口后所得结构的示意图；
图8为一些实施例中提供的一种形成栅极后所得结构的示意图；
图9为一些实施例中提供的一种形成导电柱后所得结构的示意图；
图10为一些实施例中提供的一种将各导电柱与导电结构电性连接所得结构的示意图；
图11为一些实施例中提供的一种形成绝缘填充层后所得结构的示意图。
附图标记说明：
1-基板，11-导电结构，2-子芯片，21-衬底，22-晶体管，221-电极，S-源极，D-漏极，G-栅极，222-外延层，222a-缓冲层，222b-势垒层，223-钝化层，H-开口，224-钝化保护层，3-导电柱，4-绝缘填充层。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在…上”、“与…相邻”或“与…相连接”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例（和中间结构）的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。
请参阅图1，本公开一些实施例提供了一种功率芯片。功率芯片包括：基板1、一个或多个子芯片2以及多个导电柱3。基板1上设有导电结构11。子芯片2靠近基板1的一侧设有多个电极221。多个导电柱3分别设置于对应电极221的表面，并与导电结构11电性连接；其中，导电柱3复用为散热柱。
此处，导电柱3复用为散热柱，是指：导电柱3同时具备导电功能以及散热功能，能够在实现子芯片2与基板1之间的电性互连的同时，还能够将子芯片2内部产生的热量直接传导至基板1，以实现散热。
示例地，子芯片2包括但不限于氮化镓基芯片，例如包含有一个或多个高电子迁移率晶体管（High Electron Mobility Transistor，简称HEMT）器件。
示例地，基板1的材料包括但不限于氮化铝（AlN）或三氧化二铝（Al2O3）。
示例地，基板1可以是单层结构，也可以是叠层结构。
示例地，导电结构11包括但不限于重布线结构或图案化的金属框架（例如金属走线），图1中以导电结构11为图案化的金属框架进行了示例。但可以理解，导电结构11也可以是其他形式的结构，本公开对此不作限制。
在一些实施例中，导电结构11例如可以为驱动电路或导电走线，例如信号线引线等，便于子芯片2与外界进行电性连接。
在一些示例中，多个电极221的形状和/或材料，可以相同也可以不相同，本公开对此不做限制。示例地，电极221的材料可以是钛（Ti）、铝（Al）、镍（Ni）、铜（Cu）或金（Au）中至少一种的单质或其合金。
在一些示例中，导电柱3与电极221一一对应地设置。
在一些示例中，请继续参阅图1，多个导电柱3设置于基板1表面，且各导电柱3的高度（即沿垂直基板1表面方向的尺寸）匹配对应电极221的接触面设置，以确保子芯片2的无源面（即子芯片2背离基板1的表面）平行于基板1表面。
示例地，导电柱3采用金属材料形成，例如可以是铜（Cu）柱。
本公开实施例中，将子芯片2靠近基板1一侧的多个电极221分别通过导电柱3与基板1上的导电结构11电性连接，即将子芯片2倒扣于基板1上并与基板1上的导电结构11电性连接，形成倒装封装结构，并复用导电柱3为散热柱。这样不仅能够有效缩短子芯片2与基板1上导电结构的互连路径和散热传导路径，减小封装寄生电感，以解决功率芯片封装结构正装工艺中较长互连路径导致散热较差且寄生电感参数较大的问题，还能有效基于导电柱3较高的热导率提升功率芯片封装结构的散热效率，从而解决低导热系数衬底上的功率芯片散热问题。
此外，本公开实施例中，将子芯片2上的各电极221与能够复用为散热柱的导电柱3对应接触连接，还利于增大功率芯片的散热面积，以降低功率芯片整体的封装热阻并进一步提升功率芯片散热效率。
由上，本公开实施例有效减小了为满足功率芯片散热需求而对衬底厚度和衬底热导率所产生的限制，从而利于提高功率芯片的性能及可靠性，以促进半导体技术的进一步发展。
需要补充的是，在一些实施例中，子芯片2包含有HEMT器件，HEMT器件的内部结构可以采用不同实施，例如，HEMT器件可采用横向结构或垂直结构；其中，横向结构和垂直结构中各电极及对应外延层内部叠层结构的设置方式不同。本公开以下实施例以采用横向结构的HEMT器件为例，对功率芯片结构进行了示意。但可以理解，本公开实施例提供的功率芯片也可以采用其他器件结构，本公开实施例对此不做限制。
在一些示例中，请继续参阅图1，子芯片2包括衬底21及设置于衬底21靠近基板1一侧的晶体管22。晶体管22例如为HEMT器件。
示例地，衬底21的材料包括但不限于硅、碳化硅、蓝宝石、氮化镓或金刚石中的至少一种。
示例地，衬底21的厚度的取值范围包括50μm~1500μm，衬底21的厚度例如可以为50μm、200μm、500μm、1000μm或1500μm。
在一些实施例中，衬底21的材料可以采用低导热率材料（例如蓝宝石），且厚度可以达1000μm左右。
需要说明的是，相较于现有技术中要求功率芯片的衬底具有较高的导热率以及采用减薄工艺将衬底厚度减薄至目标厚度（例如厚度至少为100μm以下）以满足子芯片的散热需求，本公开实施例提供的功率芯片，通过形成倒装封装结构以及设置可复用为散热柱的导电柱3，利于在确保散热效率的同时降低对衬底厚度及衬底导热率的限制，从而可以使得低导热率材料形成的衬底也可以满足功率芯片的散热需求，且避免了因减薄衬底厚度而导致的功率芯片可靠性较差的问题。
在一些示例中，请继续参阅图1，子芯片2包括外延层222，外延层222例如包括层叠设置于衬底21上的缓冲层222a和势垒层222b。相应地，各电极221设置于外延层222靠近基板1的表面，子芯片2中的多个电极221可以为晶体管22的栅极G、源极S和漏极D；其中，源极S和漏极D间隔设置于缓冲层222a背离衬底21的表面，栅极G设置于势垒层222b背离衬底21的表面，且栅极G位于源极S和漏极D之间的间隔内。
示例地，势垒层222b在缓冲层222a上的正投影面积大于或等于栅极G在缓冲层222a上的正投影面积。
示例地，缓冲层222a的材料包括但不限于氮化镓（GaN）。势垒层222b的材料包括但不限于氮化铝镓（AlGaN）。
在一些示例中，缓冲层222a为氮化镓（GaN）层，势垒层222b为氮化铝镓（AlGaN）层，缓冲层222a和势垒层222b之间可以形成AlGaN/GaN异质结。
相应地，源极S和漏极D与对应的缓冲层222a之间形成欧姆接触，栅极G与势垒层222b之间形成肖特基接触。
示例地，栅极G、源极S和漏极D的材料均为金属。
在一些示例中，源极S和漏极D的材料可以是钛（Ti）、铝（Al）、镍（Ni）、铜（Cu）或金（Au）中至少一种的单质或其合金。栅极G的材料可以是镍（Ni）、铜（Cu）或金（Au）中至少一种的单质或其合金。
示例地，栅极G可以为T型栅结构，且栅极G的T型头部与导电柱3接触连接。
本公开实施例中，导电柱3及各电极221（即：栅极G、源极S和漏极D）的材料均为金属，可以确保导电柱3及各电极221均具有良好的导电性及导热性，以利于热量在各电极221和导电柱3中有效传导，从而提高散热效率，以及减小为满足功率芯片散热需求而对衬底厚度和衬底热导率产生的限制，进而提高了功率芯片的性能及可靠性。
在一些示例中，请继续参阅图1，子芯片2还包括：钝化层223。钝化层223覆盖于外延层222靠近基板1的表面并具有多个开口H，开口H暴露出对应的电极221；其中，至少部分导电柱3的一端位于开口H内并与对应的电极221电性连接；钝化层223的导热率大于或等于200W/m·K。
示例地，如图1中所示，钝化层223于形成晶体管22的源极S和漏极D之后且形成晶体管22的栅极G之前形成。相应地，钝化层223还可以覆盖于源极S和漏极D的侧壁，甚至于源极S和漏极D背离外延层222的部分表面。
由此，钝化层223覆盖于外延层222靠近基板1的表面，具体可以表现为：覆盖于缓冲层222a未被势垒层222b、源极S和漏极D覆盖的表面，以及势垒层222b背离缓冲层222a的表面。
相应地，钝化层223中用于暴露出栅极G的开口H暴露出势垒层222b的至少部分表面即可，栅极G可以形成于该开口H内并伸出于该开口H。
相应地，至少部分导电柱3的一端位于开口H内并与对应的电极221电性连接，具体可以表现为：与源极S或漏极D对应连接的导电柱3伸入钝化层223的对应开口H内并与对应的源极S或漏极D接触连接，而与栅极G对应连接的导电柱3无需伸入钝化层223的对应开口H内。
示例地，钝化层223的导热率大于或等于200W/m·K。钝化层223的导热率例如可以大于或等于金刚石的导热率。
示例地，钝化层223的热导率的取值范围包括200W/m·K~2600W/m·K。钝化层223的热导率例如可以为200W/m·K、500W/m·K、1000W/m·K、1500W/m·K、2000W/m·K、2200W/m·K、2400W/m·K或2600W/m·K。
在一些示例中，钝化层223包括金刚石层。金刚石层的热导率的取值范围包括2000W/m·K~2200W/m·K。
在一些实施例中，钝化层223的厚度的取值范围包括0.5μm~2μm，钝化层223的厚度例如可以为0.5μm、0.8μm、1μm、1.5μm或2μm。
此处，钝化层223的厚度可以定义为平均厚度，或最大厚度。并且，钝化层223背离衬底21的表面平坦化，例如平行于衬底21表面设置。
本公开实施例中，采用较高热导率（例如热导率大于或等于200W/m·K）的钝化层223，利于显著降低子芯片2的整体封装热阻，并将子芯片2内部产生的热量通过钝化层223有效传导基板1以进行散热，进一步提高了散热效率，并能够进一步减小了为满足功率芯片散热需求而对衬底厚度和衬底热导率所产生的限制，从而能够进一步提高功率芯片性能及可靠性。
在一些实施例中，请继续参阅图1，子芯片2还包括：钝化保护层224。钝化保护层224设置于钝化层223靠近外延层222的表面；其中，钝化层223中的开口H还延伸贯穿钝化保护层224。
需要说明的是，在功率芯片的封装过程中，钝化保护层224可以在形成钝化层223时保护外延层222，避免外延层222受到损伤。
可以理解，钝化保护层224作为钝化层223和外延层222之间的连接层，钝化保护层224和钝化层223具有近似一致的轮廓形貌。示例地，钝化保护层224和钝化层223在衬底21上的正投影重合或大致重合。
示例地，钝化保护层224的材料包括但不限于氮化硅（SiN）。
示例地，钝化保护层224的厚度的取值范围包括5nm~10nm。例如，钝化保护层224的厚度可以为5nm、6nm、7nm、7.5nm、8nm、9nm或10nm。
在一些实施例中，请继续参阅图1，导电柱3在基板1上的正投影与对应相连的电极221在基板1上的正投影大致重叠。
需要补充的是，在一些示例中，子芯片2包含多个晶体管22，且相邻晶体管22之间存在电极221互连的情况。相应地，在相邻晶体管22中相邻电极221互连的情况下，任一晶体管22所包含的电极221可以按照对应导电柱3的所在位置予以确定，即导电柱3在基板1上的的正投影与等效划分入对应晶体管22的电极221在基板1上的正投影大致重叠，导电柱3在基板1上的的正投影并不覆盖相邻晶体管22之间相邻电极221的互连部分。
本公开实施例中，通过使导电柱3在基板1上的正投影与对应相连的电极221在基板1上的正投影大致重叠，方便于对准连接子芯片2和基板1，以简化倒装封装工艺。
在一些实施例中，请继续参阅图1，相邻导电柱3之间具有间隔。功率芯片还包括：填充于任相邻导电柱3之间的间隔内的绝缘填充层4。
需要说明的是，绝缘填充层4可以起到支撑保护导电柱3的作用，保证各导电柱3和电极221和导电结构11形成可靠性连接。
示例地，绝缘填充层4的材料包括但不限于环氧模塑料。
本公开实施例提供的功率芯片如上所述。为了清楚说明本公开实施例提供的功率芯片的散热效果，以下以衬底21为蓝宝石衬底为例，针对图2中（a）图、（b）图和（c）图所示的三种不同封装方式（即方式一、方式二和方式三），对相应地功率芯片进行了热仿真验证。
请参阅图2中的（a）图，在该功率芯片中，封装方式采用了方式一，具体为：采用正面封装工艺，将子芯片2的衬底21通过烧结工艺与基板1进行接地和散热。
请参阅图2中的（b）图，在该功率芯片中，封装方式采用了方式二，具体为：采用倒装封装工艺，利用导电柱3实现子芯片2与基板1的电性连接和散热，其中，钝化层223材料采用氮化硅（SiN）。
请参阅图2中的（c）图，在该功率芯片中，封装方式采用了方式三，具体为：采用倒装封装工艺，利用导电柱3实现子芯片2与基板1的电性连接和散热，其中，钝化层223材料采用金刚石。
由此，对采用了上述方式一、方式二和方式三进行封装的功率芯片进行热仿真，可以分别检测获取热仿真结果如表1所示。
表1 热仿真结果
根据表1可知，在采用方式一进行封装的功率芯片中，器件的结温和外壳温度均较高，且器件热阻较大，其散热效率相对方式二和三较低。在采用上述方式二进行封装的功率芯片中，器件热阻相对于采用上述方式一进行封装的功率芯片下降接近50％，且器件的结温和外壳温度也均有所下降。可见，相对于采用正面封装工艺进行封装，采用倒装封装工艺进行封装能够有效降低功率芯片整体的封装热阻，并提高散热效率。
并且，在采用上述方式三进行封装的功率芯片中，器件热阻相对于采用上述方式二进行封装的功率芯片下降接近50％，且器件结温和外壳温度也均有所下降。可见，相对于在功率芯片中采用SiN形成钝化层，采用金刚石材料形成钝化层，能够进一步降低功率芯片整体的封装热阻，以进一步提高散热效率。
由上，本公开实施例在功率芯片中采用倒装封装工艺及金刚石钝化层，均可以显著降低器件的结温、外壳温度以及热阻。本公开实施例提供的各实施例有助于将器件内部（例如GaN HEMT沟道处）产生的热量有效传导至基板进行散热，以有效提高功率芯片的散热效率，从而提高功率芯片的性能及可靠性，进而促进半导体功率芯片的进一步发展。
本公开一些实施例还提供了一种功率芯片的封装方法，用于对上述一些实施例中的功率芯片进行封装。前述功率芯片所具有的技术优势，该封装方法也均具备。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
在一些实施例中，请参阅图3，功率芯片的封装方法，包括如下步骤S100~S400。
S100，制备一个或多个子芯片，子芯片的一侧形成有多个电极。
S200，于各电极的表面分别形成导电柱，导电柱复用为散热柱。
S300，提供基板，基板的一侧形成有导电结构。
S400，将各导电柱与导电结构电性连接。
在一些实施例中，请结合图1理解，子芯片2包括衬底21及设置于衬底21靠近基板1一侧的外延层222；各电极221设置于外延层222靠近基板1的表面，且包括栅极G、源极S和漏极D。其中，请参阅图4，制备一个或多个子芯片，包括如下步骤S110~S140。
S110，提供衬底，于衬底上依次形成外延层及位于外延层背离衬底一侧的源极和漏极。
S120，形成覆盖外延层及源极、漏极的钝化层，钝化层的导热率大于或等于200W/m·K。
S130，于钝化层中形成多个开口，多个开口分别暴露出源极、漏极以及位于源极和漏极之间的部分外延层。
S140，于暴露出外延层的开口内形成栅极。
相应地，步骤S200中于各电极的表面分别形成导电柱，包括如下步骤：S210。
S210，于暴露出源极和漏极的开口内以及栅极背离外延层的表面，分别形成导电柱。
应该理解的是，虽然图3和图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3和图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
为了更清楚地说明上述一些实施例中的功率芯片的封装方法，以下一些实施例请结合图5~图11予以理解。
在步骤S100中，请参阅图5，制备一个或多个子芯片2，子芯片2的一侧形成有多个电极221。
示例地，步骤S100可以包括S110~S140。
在步骤S110中，请继续参阅图5，提供衬底21，于衬底21上依次形成外延层222及位于外延层222背离衬底21一侧的源极S和漏极D。
示例地，衬底21的材料包括但不限于硅、碳化硅、蓝宝石、氮化镓或金刚石中的至少一种。
示例地，衬底21的厚度的取值范围包括50μm~1500μm。例如，衬底21的厚度可以为50μm、200μm、500μm、1000μm或1500μm。
示例地，如图5中所示，外延层222包括层叠设置于衬底21上的缓冲层222a和势垒层222b。步骤S110还包括：S111~S113。
在步骤S111中，于衬底21的表面形成覆盖衬底21的缓冲层222a。
在步骤S112中，于缓冲层222a背离衬底21的表面形成势垒材料层。
示例地，缓冲层222a和/或势垒材料层可以通过化学气相淀积技术（ChemicalVapor Deposition，简称CVD）或外延生长工艺（epitaxy growth technology）制备得到。
示例地，缓冲层222a为氮化镓（GaN）层，势垒材料层为氮化铝镓（AlGaN）层，缓冲层222a和势垒材料层之间可以形成AlGaN/GaN异质结。
在步骤S113中，于势垒材料层中刻蚀出沟槽，形成势垒层222b，并于各沟槽内对应制备源极S和漏极D。
此处，沟槽贯穿势垒层222b，形成势垒层222b即为图案化势垒材料层的过程。
示例地，源极S和/或漏极D可以通过物理气相淀积技术（Physical VaporDeposition，简称PVD）制备得到，例如电子束蒸发工艺。
在步骤S120中，请参阅图6，形成覆盖外延层222及源极S、漏极D的钝化层223，钝化层223的导热率大于或等于200W/m·K。
此处，钝化层223覆盖于外延层222，具体可以表现为：覆盖于缓冲层222a未被势垒层222b、源极S和漏极D覆盖的表面，以及势垒层222b背离缓冲层222a的表面。
示例地，钝化层223可以通过化学气相淀积技术（Chemical Vapor Deposition，简称CVD）制备得到，例如微波等离子体化学气相淀积（Microwave Plasma Chemical VaporDeposition，简称MPCVD）工艺。
示例地，钝化层223的厚度的取值范围包括0.5μm~2μm。钝化层223的厚度例如可以为0.5μm、0.8μm、1μm或2μm。
示例地，钝化层223的热导率的取值范围包括200W/m·K~2600W/m·K。钝化层223的热导率例如可以为200W/m·K、500W/m·K、1000W/m·K、1500W/m·K、2000W/m·K、2200W/m·K、2400W/m·K或2600W/m·K。
示例地，钝化层223的材料包括金刚石。
可以理解，在一些示例中，请继续参阅图6，在于步骤S120中形成覆盖外延层222及源极S、漏极D的钝化层223之前，该功率芯片的封装方法还包括：S114。
在步骤S114中，形成覆盖外延层222、源极S和漏极D的钝化保护层224。相应地，钝化层223保形覆盖于钝化保护层224表面。
示例地，钝化保护层224可以通过化学气相淀积技术（Chemical VaporDeposition，简称CVD）制备得到。
示例地，钝化保护层224的材料包括但不限于氮化硅（SiN）。
示例地，钝化保护层224的厚度的取值范围包括5nm~10nm。钝化保护层224的厚度例如可以为5nm、6nm、7nm、7.5nm、8nm、9nm或10nm。
在步骤S130中，请参阅图7，于钝化层223中形成多个开口H，多个开口H分别暴露出源极S、漏极D以及位于源极S和漏极D之间的部分外延层222（例如势垒层222b）。
示例地，开口H可以通过干法刻蚀工艺（Dry etching）制备得到，例如电感耦合等离子体（Inductive Coupled Plasma，简称ICP）刻蚀工艺。
此外，在形成有钝化保护层224的示例中，钝化层223中的各开口H还延伸贯穿钝化保护层224。
在步骤S140中，请参阅图8，于暴露出外延层222（例如势垒层222b）的开口H内形成栅极G。
示例地，栅极G可以通过物理气相淀积技术（Physical Vapor Deposition，简称PVD）制备得到，例如电子束蒸发工艺。
在步骤S200中，请参阅图9，于各电极221的表面分别形成导电柱3。其中，用于连接源极S和漏极D的导电柱3形成于对应的开口H内，用于连接栅极G的导电柱3形成于栅极G背离势垒层222b的表面。
示例地，导电柱3的制备工艺包括但不限于光刻工艺和电镀工艺。
示例地，各导电柱3背离衬底1的表面平齐。
可以理解，在一些实施例中，栅极G和导电柱3的材料相同。钝化层223中的各开口H可以同步形成，并同步形成栅极G和各导电柱3。或者，在另一些实施例中，钝化层223中用于容置栅极G的开口H可以先形成，而用于容置导电柱3的各开口H可以在形成栅极G之后再制备。
在S300和S400中，请参阅图10，提供基板1，基板1上形成有导电结构11。将各导电柱3与基板1中对应的导电结构11电性连接。
此处，将各导电柱3与基板1中对应的导电结构11电性连接，即：将子芯片2倒扣于基板1上并与基板1中对应的导电结构11电性连接，形成倒装封装结构。
在一些实施例中，请参阅图11，相邻导电柱3之间具有间隔，功率芯片还包括绝缘填充层4。功率芯片的封装方法还包括S500。
在步骤S500中，形成填充相邻导电柱3之间间隔的绝缘填充层4。
示例地，绝缘填充层4可以通过底部填充工艺（underfill）制备得到。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。

Claims (10)

1.一种功率芯片，其特征在于，包括：
基板，设有导电结构；
一个或多个子芯片，所述子芯片靠近所述基板的一侧设有多个电极；
多个导电柱，分别设置于对应所述电极的表面，并与所述导电结构电性连接；
其中，所述导电柱复用为散热柱。
2.根据权利要求1所述的功率芯片，其特征在于，所述子芯片包括：
外延层，各所述电极设置于所述外延层靠近所述基板的表面；
钝化层，覆盖于所述外延层靠近所述基板的表面并具有多个开口，所述开口暴露出对应的所述电极；
其中，至少部分所述导电柱的一端位于所述开口内并与所述电极电性连接；
所述钝化层的导热率大于或等于200W/m·K。
3.根据权利要求2所述的功率芯片，其特征在于，所述钝化层包括金刚石层。
4.根据权利要求2所述的功率芯片，其特征在于，所述子芯片还包括：
钝化保护层，设置于所述钝化层靠近所述外延层的表面；
其中，所述钝化层中的所述开口还延伸贯穿所述钝化保护层。
5.根据权利要求1~4中任一项所述的功率芯片，其特征在于，所述导电柱在所述基板上的正投影与对应相连的所述电极在所述基板上的正投影大致重叠。
6.根据权利要求1~4中任一项所述的功率芯片，其特征在于，多个所述电极包括栅极、源极和漏极；
其中，所述导电柱、所述栅极、所述源极和所述漏极的材料均为金属。
7.根据权利要求1~4中任一项所述的功率芯片，其特征在于，相邻所述导电柱之间具有间隔；所述功率芯片还包括：
绝缘填充层，填充于任相邻所述导电柱之间的间隔内。
8.根据权利要求1~4中任一项所述的功率芯片，其特征在于，所述子芯片包括衬底及设置于所述衬底靠近所述基板一侧的晶体管；多个所述电极包括所述晶体管的栅极、源极和漏极；
其中，所述衬底的厚度的取值范围包括50μm~1500μm。
9.一种功率芯片的封装方法，其特征在于，包括：
制备一个或多个子芯片，所述子芯片的一侧形成有多个电极；
于各所述电极的表面分别形成导电柱，所述导电柱复用为散热柱；
提供基板，所述基板上形成有导电结构；
将各所述导电柱与所述导电结构电性连接。
10.根据权利要求9所述的功率芯片的封装方法，其特征在于，所述子芯片包括衬底及设置于所述衬底靠近所述基板一侧的外延层；各所述电极设置于所述外延层靠近所述基板的表面，包括栅极、源极和漏极；
其中，所述制备一个或多个子芯片，包括：
提供衬底，于所述衬底上依次形成所述外延层及位于所述外延层背离所述衬底一侧的所述源极和所述漏极；
形成覆盖所述外延层及所述源极、所述漏极的钝化层，所述钝化层的导热率大于或等于200W/m·K；
于所述钝化层中形成多个开口，多个所述开口分别暴露出所述源极、所述漏极以及位于所述源极和所述漏极之间的部分外延层；
于暴露出所述外延层的开口内形成所述栅极；
其中，所述于各所述电极的表面分别形成导电柱，包括：于暴露出所述源极和所述漏极的所述开口内以及所述栅极背离所述外延层的表面，分别形成所述导电柱。
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