JPS63313847A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリセルのキャパシタ構造およびその形成
方法に係り、特に、高品質・高信頼性のキャパシタを実
施するのに好適な半導体装置およびその製造方法に関す
る。

〔従来の技術〕

従来のメモリセル部のキャパシタ構造は、例えば、日経
マイクロデバイス、１９８６年３月号、第８４頁から第
１０８頁において論じられているように、キャパシタ、
電極のいずれかは、多結晶シリコン膜で構成されていた
。従来の構造は、シリコン基板に溝を形成し、絶縁膜を
成長させたのち、多結晶シリコンで溝を埋め込む方法に
より達成されていた。上記従来構造によれば、セルサイ
ズを小さくでき、また、シリコン基板側をプレート電極
として用い基板濃度を１０１９／ｃＪ以上にすることで
α線によるソフトエラーに強いセルが形成できる等の利
点があった。

〔発明が解決しようとする問題点〕

しかし、上記従来のキャパシタ構造は、キャパシタ作製
後のＭＯＳトランジスタ作製工程における、多結晶シリ
コンの結晶粒成長による絶縁膜への悪影響について配慮
されておらず、絶縁膜の絶縁耐圧劣化等の問題があった
。

本発明の目的は、上記従来構造の問題を解決し、キャパ
シタ作製後の工程等によらず、絶縁膜の特性が安定なキ
ャパシタを有する半導体装置およびその製造方法を提供
することにある。

〔問題点を解決するための手段〕

上記目的は、従来のキャパシタ電極に用いられていた多
結晶シリコン膜の、少なくともいずれか一方を単結晶シ
リコン膜に置き換えることにより、達成される。また、
上記単結晶シリコン膜は、非晶質シリコン膜を固相でエ
ピタキシャル成長させることにより得られる。具体的な
構成例を第１図に示し、説明する。シリコン基板１の主
表面に作成されたＭＯＳトランジスタのソース５および
２０に接続されたキャパシタ電極９および１５を、単結
晶シリコン膜とする。ここで、第１図（ａ）の単結晶シ
リコン膜９は、非晶質シリコン膜を種結晶部から同相エ
ピ成長させて形成し、また、（ｂ）の単結晶シリコン膜
は、絶縁膜１４で囲われた溝１３に非晶質シリコン膜１
５を埋め込み、拡散層１６のある部分を種結晶とし、同
相エピ成長により上記非晶質シリコン膜１５を単結晶化
させて形成した。

〔作用〕 第１図（ａ）に示したように、フィールド酸化膜２が形
成されているシリコン基板１の主表面に作製された、ゲ
ート絶縁膜３、ゲート電極４、および、ソース・ドレイ
ン拡散層５を有するＭＯＳトランジスタにおいて、パッ
シベーション膜６の形成、加工後に堆積した多結晶シリ
コン膜７はノード電極とし、上記多結晶シリコン膜７の
表面に形成された絶縁膜８を誘電体とする。そして、上
記絶縁膜８上に形成された単結晶シリコン膜９は、プレ
ート電極として、メモリ・セルを構成する。

ここで、プレート電極としての単結晶シリコン膜９は、
前述のように同相エピ成長により形成されるので、誘電
体としての絶縁膜８にストレスを与えない。つまり、絶
縁膜８の特性は絶縁膜８形成直後と同程度に維持できる
。また、ノード電極７としては、上記多結晶シリコン膜
７の代わりに、パッシベーション膜６の堆積、加工後、
非晶質シリコン膜を堆積したのち、拡散層５を種結晶と
して固相エピ成長させた単結晶シリコン膜を用いると、
上記多結晶シリコン膜７上に形成された絶縁膜８の耐圧
に比べて、高耐圧の絶縁膜を形成できる。

また、第１図（ｂ）に示したように、高濃度のシリコン
基板１０の表面に低濃度のシリコン層１１の有る基板を
用いて、溝１３を形成して、次いで、絶縁膜１４を形成
する。この絶縁膜１４で覆われた溝１３に単結晶シリコ
ン膜１５を埋め込んで、メモリ・セルを構成する。この
とき、シリコン基板１０はプレート電極として、また、
絶縁膜１４は誘電体として、さらに、単結晶シリコン膜
１５はノード電極とする。このように、セル構造を作製
した後、ゲート絶縁膜１７、ゲート電極１９、および、
ソース・ドレイン拡散層２０から成るＭｏＳトランジス
タを作製する。このとき、ノード電極としての単結晶シ
リコン膜１５は、上記トランジスタ作製時の熱工程に対
して安定であるため、誘電体としての絶縁膜１４にスト
レスを与えない。従って、絶縁膜１４の特性は、その後
の熱工程によらず一定に維持できる。

〔実施例〕

以下、本発明の実施例を第２図及び第３図を用いて説明
する。

まず、第２図において、ｐ型で抵抗率が１０Ω・（１）
のシリコン基板２２の主表面に５００μｍのフィールド
酸化膜２３および１３ｎｍのゲート酸化膜２４を形成し
た。尚、シリコン基板２２の表面近傍（〜５μｍ）は、
基板濃度が約５Ｘ１０１６／ｄである。次いで、３５０
ｎｍの多結晶シリコン膜を堆積し、リンドープ（濃度二
３ｘｌｏ”／ａ＆）　Ｌ、たのち、通常のホトエツチン
グ工程により、ゲート電極２５を形成した。次に、リン
イオンを４０　Ｋ　ｅ　Ｖのエネルギーで２ＸＩＱ１８
／ｃＪだけイオン打込みしリン打込み層２６を形成し、
シリコン酸化膜によりサイドウオール・スペーサ２７を
形成した。その後、ヒ素を６０　Ｋ　ｅ　Ｖのエネルギ
ーで５　Ｘ　１０１５／ｃ＋ｉＴだけイオン打込みしヒ
素打込み層２８を形成したのち、窒素雰囲気中で、９５
０℃、１０分の熱処理を施し、接合深さが０．１５μｍ
程度の高濃度ｎ型層２８を形成した。尚、この熱処理で
上記リン打込み層２６は、低濃度ｎ型層２６となった。

次いで、５００ｎｍのリンガラス膜２９を堆積し、窒素
雰囲気中で９００℃、１０分の熱処理を行なった（ａ）
。

その後、ホト工程とドライエツチング工程を駆使して、
リンガラス膜２９をテーパエツチング加工し、膜厚が３
５０ｎｍの多結晶シリコン膜３０を堆積した。次に、こ
の多結晶シリコン膜３０にリンを２　ｘ　１０”／ｃｌ
の濃度でドーピングし、通常のホト工程を用いて加工し
た。その後、酸素雰囲気中で１０００”Ｃ，２０秒の熱
酸化を行ない、膜厚が５μｍのシリコン酸化膜３１を形
成した（ｂ）。ここで、上記多結晶シリコン膜３０およ
びシリコン酸化膜３１は、メモリセルのノード電極およ
び誘電体として用いる。

次に、膜厚が４００ｎｍの非晶質シリコン膜３２を堆積
したのち、リンを１００ＫｅＶで１×１０１”／ｄだけ
イオン打込みした。その後、非晶質シリコン膜３２を通
常のホト工程を用いて加工したのち、窒素雰囲気中で６
００℃、１０時間の熱処理を施し、上記非晶質シリコン
膜３２を、単結晶シリコン膜３３とした（Ｃ）。

そして、通常のホト工程により上記単結晶シリコン膜３
２を加工して、単結晶シリコン膜プレート電極３３およ
びＭＯＳトランジスタのドレイン領域のパッド電極３４
を形成した（ｄ）。

そして最後に、リン濃度が１％のリンガラス、および、
リン濃度およびホウ素の濃度がそれぞれ５％のガラスに
よるパッシベーション膜３５を形成し、水蒸気雰囲気中
で１０００℃、１分の熱処理を行なったのち、上記パッ
シベヨン膜３５を通常のホト工程により加工した。その
後、シリコンが１％混入されたアルミニウム膜３６をス
パッタ法により１μｍ堆積し、ホト工程により加工して
電極３６を形成して、ダイナミックＲＡＭ素子を作製し
た（ｅ）。

本実施例によれば、プレート電極３３が単結晶シリコン
膜であるため、誘電体であるシリコン酸化膜３１にスト
レスを与えることがなく、上記シリコン酸化膜３１の耐
圧劣化がなく、かつ、寿命が向上した。また、上記シリ
コン酸化膜３１形成後の熱負荷を低温また短時間の熱処
理により少なくしたため、ノート電極３０としての多結
晶シリコン膜の結晶粒成長を抑えることにより、上記シ
リコン酸化膜３１の特性劣化が抑えることができた。さ
らに、単結晶シリコン膜３４をＭＯＳ）−ランジスタの
ドレイン接合２８上に残しておくことにより、アルミニ
ウム電極３６形成時のドレイン接合への悪影響を防止で
きるバリア層の役割をはたすため、ドレイン接合をより
浅くできることが可能となった。

次に、溝型キャパシタのメモリセル作製例を第３図を用
いて説明する。

基板濃度がＩ　Ｘ　１０”／ｄのｐ型シリコン基板３６
の表面上に、気相エビタキシャノσ成長法により、厚さ
が１μｍのエビ層３７を形成したのち、上記エビ層の濃
度が５　Ｘ　１０１８／ｆｆｌになるようにホウ素イオ
ン打込みおよび熱拡散を行なった。その後、通常のＬＯ
ＣＯ８法により６００ｎｍ厚のフィールド酸化膜３８を
形成し、さらに、表面保護用として３０ｎｍ厚のシリコ
ン酸化膜３９を形成した。次いで、ホト工程と反応性イ
オンエツチング工程とにより、溝深さが４μｍの溝４０
を形成した（ａ）。

次に、酸素雰囲中で、１１００℃で５０分の熱酸化によ
り、１１００ｎの厚さの酸化膜を形成したのちこれを除
去し、さらに、酸素雰囲中で１０００℃、２分の熱酸化
により、膜厚が１０ｎｍのシリコン酸化膜４１を形成し
た（ｂ）。

その後、上記シリコン酸化膜４１に、ホト工程により窓
４２を開けたのち、リン濃度が３Ｘ１０”／ｄの非晶質
シリコン膜４３（膜厚＝３０ｎｍ）を堆積して、窒素雰
囲気で６００℃、１０時間の熱処理を施し、上記非晶質
膜を単結晶シリコン膜４３とした（Ｑ）。

そして、通常のホト工程により上記単結晶シリコン膜４
３を加工し、上記溝４０の周辺４４およびＭＯＳトラン
ジスタのゲート部分４５に上記単結晶シリコン膜４４お
よび４５を残した。その後、上記溝４０内に多結晶シリ
コン４９を埋込み、膜厚が２０ｎｍのシリコン酸化膜４
７を形成した（ｄ）。この単結晶シリコン膜４４と多結
晶シリコン４９がノード電極となる。

次いで、リンイオンを４０ＫｅＶで２Ｘ１０１”／ｄだ
けイオン打込みしたのち、シリコン酸化膜によりサイド
スペ−４９を形成した。そして、ヒ素イオンを６０　Ｋ
　ｅ　Ｖで５Ｘ１０１５／ａ＃だけイオン打込みし、窒
素雰囲気中で９５０℃、１０分の熱処理を施し、低濃度
ｎ型接合４８および接合深さが０．１５μｍのＭＯＳト
ランジスタのソース、ドレインに相当する高濃度ｎ型接
合４９を形成した。この時、上記単結晶シリコン膜４４
中のリンが拡散して、高濃度ｎ型接合５１が形成され上
記高濃度ｎ型接合５０に接触し、また、上記多結晶シリ
コン４６がｎ型化する（ｅ）。

最後に、第２図（ｅ）と同様の工程により、パッシベー
ション膜５２およびアルミニウム電極５３を形成して、
基板プレート型のダイナミックＲＡＭ素子を作製した（
Ａ）。

本実施例によれば、メモリセルのノード電極を単結晶シ
リコン膜４４と多結晶シリコン４６で構成しており、単
結晶シリコン膜４４が多結晶シリコン４６の結晶粒成長
によるストレスを、キャパシタ用シリコン酸化膜４１に
与えないので、上記シリコン酸化膜４１の特性劣化がな
い。また、上記単結晶シリコン膜４４の形成と同時に、
ＭＯＳトランジスタのゲート電極４５が形成できるので
工程が簡素化された。尚、このゲート電極４５は単結晶
シリコンで形成されるため、ゲート電極抵抗が多結晶シ
リコン電極に比べて１／２に低下できた。

〔発明の効果〕

本発明によれば、メモリセル電極のいずれかを単結晶シ
リコンどするので、キャパシタ絶縁膜へのストレスを低
減できるため、メモリセルの特性を著るしく向上できる
。特に、上記キャパシタ絶縁膜の耐圧を１．２〜１．５
倍程度に高めることができ、さらに、この寿命を１〜２
桁向上できる。

【図面の簡単な説明】

第１図は本発明を説明するダイナミックＲＡＭ素子の一
例を示す断面図、第２図および第３図は本発明の詳細な
説明するダイナミックＲＡＭ作製工程図である。 １．１０・・・シリコン基板、２，２３．３８・・・フ
イ−ルド酸化膜、３，１７，２４・・・ゲート用シリコ
ン酸化膜、４，１９，２５．４５・・・ゲート電極、５
．２０・・・ソース、ドレイン用接合、６，２１゜２９
．３５，５２・・・パッシベーション用リンガラス膜、
７，３０，４６・・・多結晶シリコン膜、８゜１４．３
１，４１・・・キャパシタ用シリコン酸化膜（または絶
縁膜）　、９，１５，３２，３３，３４゜４３．４４，
４５・・・単結晶シリコン膜、１１゜３７・・・エピタ
キシャル成長層、１６．２０・・・拡散層、１８．４７
・・・シリコン酸化膜、２２．３６・・・ｐ型シリコン
基板、２６．４８・・・低濃度ｎ型拡散層、２７．４９
・・・サイドスペーサ、２８，５０゜５１・・・高濃度
ｎ型拡散層、３６．５３・・・アルミニウム電極。

Claims (1)

【特許請求の範囲】
1. １、二つの電極と電極間層間絶縁膜とで構成されるキャ
   パシタを有するメモリセル構造において、上記二つの電
   極の少なくとも一つが単結晶シリコン膜で構成されてい
   ることを特徴とする半導体装置。