CN116666308B - 密封环、半导体器件以及终端装置 - Google Patents

Abstract

本申请提供一种密封环，包括多层第一刻蚀停止层、多层第一介质层以及第一密封结构。多层第一介质层与多层第一刻蚀停止层交错并层叠设置；第一密封结构包括第一铜层、第二铜层以及多个第一铜柱，第一铜层以及第二铜层均呈环状，多个第一铜柱间隔设置于第一铜层与第二铜层之间；第一铜层、第二铜层以及第一铜柱均贯穿多层第一介质层以及多层第一刻蚀停止层，第一铜层、第二铜层以及第一铜柱均分别为一体结构。采用均为一体结构的第一铜层、第二铜层以及多个第一铜柱，减少了多个相关技术中的界面，密封环具有更高的强度，在激光切割晶圆形成半导体器件的过程中，能够有效防止裂纹延伸。本申请还提供一种半导体器件以及终端装置。

Description

密封环、半导体器件以及终端装置

技术领域

本申请涉及半导体技术领域，尤其涉及一种密封环、半导体器件以及终端装置。

背景技术

在半导体制造工艺中，通常在一个晶圆上形成多个芯片，然后再将这些芯片从晶圆上切割下来后进行封装。在切割的过程中，由于应力的存在，会产生开裂现象。

发明内容

第一方面，本申请提供一种密封环，包括多层第一刻蚀停止层、多层第一介质层以及至少一第一密封结构。多层第一介质层与多层第一刻蚀停止层交错并层叠设置；每一第一密封结构包括第一铜层、第二铜层以及多个第一铜柱，第一铜层以及第二铜层均呈环状，第二铜层围设于第一铜层并与第一铜层间隔设置，多个第一铜柱间隔设置于第一铜层与第二铜层之间；第一铜层、第二铜层以及第一铜柱均沿一方向贯穿多层第一介质层以及多层第一刻蚀停止层，第一铜层、第二铜层以及第一铜柱均分别为一体结构。

上述设计中，本申请采用均为一体结构的第一铜层、第二铜层以及多个第一铜柱，减少了多个相关技术中的界面，密封环具有更高的强度，具有良好的抗断裂能力，并且，一体结构的铜柱的阻挡应力的能力强。本申请采用的密封环，在激光切割晶圆形成半导体器件的过程中，只有第一铜层、第二铜层以及第一铜柱发生断裂时，第一介质层与第一刻蚀停止层之间的裂纹才会传递至芯片中，而均为一体结构的第一铜层、第二铜层以及第一铜柱承受应力的能力较大，从而能够有效防止裂纹延伸；而相关技术是采用多个通孔与多层金属层之间的粘合力抵抗切割过程中所产生的应力，一体结构的第一铜柱承受应力的能力大于相关技术抵抗应力的能力。

在一种可能的实施方式中，多个第一铜柱排列成多排，多个第一铜柱在第一铜层上的投影为连续的。

上述设计中，上述多个第一铜柱的排列方式，在能够降低应力的基础上，还便于密封环能够充分的阻挡水汽从侧面进入芯片。

在一种可能的实施方式中，密封环还包括第二介质层以及第二刻蚀停止层，第二刻蚀停止层位于第一介质层的表面，第二介质层位于第二刻蚀停止层背离第一密封结构的表面；第一铜层、第二铜层以及第一铜柱还沿方向贯穿第二介质层以及第二刻蚀停止层。

在一种可能的实施方式中，第一介质层的介电常数小于或等于3.9，第二介质层的介电常数大于3.9。

上述设计中，第二介质层采用介电常数较大的材料，通常第二介质层位于半导体器件的外侧，第二介质层的厚度也会相对较厚，在半导体器件的一些应用场景中，例如与电感线圈配合使用时，电阻减小，耦合系数大，与电容配合使用时，可以提升耐击穿电压。

在一种可能的实施方式中，密封环还包括连接垫以及重布线通孔，重布线通孔的数量与连接垫的数量相同，重布线通孔将连接垫与第一铜层、第二铜层以及多个第一铜柱连接起来。

上述设计中，连接垫以及重布线通孔的设置，可以实现密封环与外电路的连接。

在一种可能的实施方式中，第一密封结构的数量为多个，相邻的两个第一密封结构之间间隔设置，其中一第一密封结构套设于另一第一密封结构的周围。

上述设计中，可以进一步提升密封环的防止裂纹延伸的性能以及阻挡水汽的性能。

在一种可能的实施方式中，密封环还包括第二介质层以及第二刻蚀停止层，第二刻蚀停止层位于第一介质层的表面，第二介质层位于第二刻蚀停止层背离第一密封结构的表面；密封环还包括第二密封结构，第二密封结构包括第三铜层、第四铜层以及位于第三铜层以及第四铜层之间的多个第二铜柱，第三铜层以及第四铜层均呈环状，多个第二铜柱位于第三铜层与第四铜层之间；第三铜层、第四铜层以及第二铜柱均沿方向贯穿第二介质层以及第二刻蚀停止层；第三铜层与第一铜层连接，第四铜层与第二铜层连接，每一第二铜柱与每一第一铜柱连接。

上述设计中，在实现密封环具有防止裂纹延伸以及阻挡水汽的功能的基础上，可以减小第一铜层、第二铜层以及第一铜柱沿方向上的尺寸，在制作形成密封环的过程中，便于填铜以形成第一铜层、第二铜层以及第一铜柱。

在一种可能的实施方式中，多个第一铜柱在第一铜层上的投影为连续的；多个第二铜柱在第三铜层上的投影为连续的。

上述设计中，便于进一步提升密封环阻挡水汽从侧面进入芯片的性能。

在一种可能的实施方式中，密封环还包括第二介质层以及第二刻蚀停止层，第二刻蚀停止层位于第一介质层的表面，第二介质层位于第二刻蚀停止层背离第一密封结构的表面；密封环还包括第二密封结构，第二密封结构包括第三铜层、第四铜层、第五铜层以及位于第三铜层以及第四铜层之间的多个第二铜柱，第三铜层以及第四铜层均呈环状，多个第二铜柱位于第三铜层与第四铜层之间；第三铜层、第四铜层以及第二铜柱均沿方向贯穿第二刻蚀停止层并延伸至第二介质层中，第五铜层埋设于第二介质层中，第五铜层与第三铜层、第四铜层以及第二铜柱连接。

上述设计中，第五铜层的设计，在形成第三铜层、第四铜层以及第二铜柱的步骤中，可以一并形成第五铜层，相当于可以减小形成第三铜层、第四铜层以及第二铜柱沿第三方向的深度，减小制造难度，节约生产成本。

在一种可能的实施方式中，密封环还包括连接垫以及重布线通孔，重布线通孔连接连接垫以及第五铜层。

上述设计中，连接垫以及重布线通孔的设置，可以实现密封环与外电路的连接。

在一种可能的实施方式中，第一介质层的介电常数小于或等于3.9，第二介质层的介电常数大于3.9。

第二方面，本申请提供一种半导体器件，包括芯片以及、密封环，密封环围设于芯片。

第三方面，本申请提供一种终端装置，终端装置包括半导体器件。

附图说明

图1为本申请相关技术提供的密封环的截面示意图。

图2为本申请提供的切割过程中，密封环形成裂纹并延伸至芯片的截面示意图。

图3为本申请实施例提供的终端装置的结构示意图。

图4为本申请实施例提供的包括密封环的半导体器件的截面示意图。

图5为图4所示的密封环沿V-V方向的截面示意图。

图6为本申请实施例提供的密封环的最大剪切力的测试图。

图7为本申请实施例根据最大剪切力的测试图计算的Tresca等效应力云图。

图8为相关技术提供的密封环的最大剪切力的测试图。

图9为相关技术根据最大剪切力的测试图计算的Tresca等效应力云图。

图10为本申请另一实施例提供的密封环的截面示意图。

图11为本申请再一实施例提供的密封环的截面示意图。

主要元件符号说明

具体实施方式

为了能够更清楚地理解本申请的上述目的、特征和优点，下面结合附图和具体实施方式对本申请进行详细描述。需要说明的是，在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。在下面的描述中阐述了很多具体细节以便于充分理解本申请，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。本文所使用的术语“和/或”包括一个或多个相关的所列项目的所有的和任意的组合。

在本申请的各实施例中，为了便于描述而非限制本申请，本申请专利申请说明书以及权利要求书中使用的术语“连接”并非限定于物理的或者机械的连接，不管是直接的还是间接的。“上”、“下”、“上方”、“下方”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。

请参阅图1，在相关技术中，密封环100’包括多层刻蚀停止层92’、多层介质层91’、多层金属层93’以及多个通孔94’。多层刻蚀停止层92’、多层介质层91’以及多层金属层93’按照刻蚀停止层92’、介质层91’以及金属层93’的顺序层叠设置，多个通孔94’均沿着层叠设置的方向贯穿介质层91’以及刻蚀停止层92’从而导通相邻的两层金属层93’。

至少部分介质层91’为low-k介质层91’，即介电常数小于或等于3.9。low-k介质层91’的杨氏模量较低、硬度小、韧性小，与刻蚀停止层92’的粘合力小。请参阅图2，在激光切割过程中，low-k介质层91’与刻蚀停止层92’之间会产生裂纹95’，通孔94’与金属层93’之间粘合力小，裂纹95’可能会延伸至通孔94’与金属层93’之间，使得通孔94’与金属层93’分离，进而可能会延伸至芯片210’中，导致芯片210’失效。

请参阅图3，本申请提供一种终端装置300，终端装置300可以是手机、平板电脑、笔记本电脑、台式电脑、无人机等电子产品。图3所示的终端装置300为一手机。终端装置300包括半导体器件200。

请参阅图4，图4为半导体器件200的截面示意图。半导体器件200包括芯片210以及环状的密封环100，密封环100环绕于芯片210。环状的密封环100可以是圆形、方形、多边形等，图4所示的密封环100的形状为正方形。环形的密封环100，可以用于在切割形成半导体器件200中，防止裂纹95’延伸至芯片210而导致芯片210失效；密封环100，还能够防止水汽进入芯片210；半导体器件200应用于终端装置300中时，密封环100还可以接地，可以屏蔽外界信号对芯片210的干扰。

为便于说明，定义芯片210所在平面由第一方向X与第二方向Y确定，垂直于第一方向X以及第二方向Y的方向为第三方向Z。

请一并参阅图5，密封环100包括多层第一刻蚀停止层10、多层第一介质层15以及至少一第一密封结构20。多层第一刻蚀停止层10以及多层第一介质层15沿第三方向Z依次按照第一刻蚀停止层10、第一介质层15、第一刻蚀停止层10、第一介质层15……的方式交错层叠设置，第一密封结构20沿第三方向Z贯穿多层第一刻蚀停止层10以及多层第一介质层15。

第一密封结构20的数量为多个时，可以进一步提升半导体器件200的防止裂纹95’延伸的性能以及阻挡水汽的性能。在本实施例中，第一密封结构20为两个，其中一第一密封结构20环绕于另一第一密封结构20设置，两个第一密封结构20之间间隔设置，两个第一密封结构20之间可以采用介质层填充，每一第一密封结构20均沿第三方向Z贯穿第一介质层15以及第一刻蚀停止层10。本实施例中的两个密封结构除大小不同之外，其他具体结构都相同；在其他实施例中，两个密封结构的具体结构并不限于相同，也可以不同。

每一第一密封结构20包括第一铜层21、第二铜层23以及多个第一铜柱25。第一铜层21以及第二铜层23均是由四个连续的铜片围设形成，第一铜层21与第二铜层23之间间隔设置，第二铜层23围设于第一铜层21，即沿第三方向Z上的投影，第二铜层23围设形成的投影面积大于第一铜层21围设形成的投影面积，第二铜层23位于第一铜层21背离芯片210的一侧。第一铜柱25位于第一铜层21以及第二铜层23之间。

第一铜层21、第二铜层23以及第一铜柱25均分别在同一步骤中形成，即第一铜层21、第二铜层23以及第一铜柱25分别为一体结构，内部没有界面。本实施例中的第一铜层21、第二铜层23以及第一铜柱25分别为一体结构并贯穿第一介质层15以及第一刻蚀停止层10，相对于相关技术中多个通孔94’与多层金属层93’的连接方式，本实施例采用均为一体结构的第一铜层21、第二铜层23以及多个第一铜柱25，减少了多个相关技术中的界面，密封环100具有更高的强度。本实施例采用的密封环100，第一铜层21、第二铜层23以及第一铜柱25具有较大的断裂强度，在激光切割晶圆形成半导体器件200的过程中，只有第一铜层21、第二铜层23以及第一铜柱25发生断裂时，第一介质层15与第一刻蚀停止层10之间的裂纹95’才会传递至芯片210中，均为一体结构的第一铜层21、第二铜层23以及第一铜柱25承受应力的能力较大，从而能够有效防止裂纹95’延伸；而相关技术是采用多个通孔94’与多层金属层93’之间的粘合力抵抗切割过程中所产生的应力，一体结构的第一铜柱25承受应力的能力大于相关技术抵抗应力的能力。

分别对本申请实施例提供的密封环100以及相关技术提供的密封环100’在250℃下进行最大剪切力的测试，并通过Tresca等效应力云图进行分析。请参阅图6至图9，图6和图7分别为本申请实施例提供的密封环100的剪切力测试云图以及Tresca等效应力云图，图8和图9分别为相关技术提供的密封环100’的剪切力测试云图以及Tresca等效应力云图。其中，Tresca屈服准则是工程师Tresca提出的材料开始进入屈服的条件，它的作用是控制塑性变形的开始阶段；当最大剪应力达到材料所固有的某一定数值时，材料开始屈服(进入塑性变形阶段)，这就是Tresca屈服条件，也称为最大剪应力条件，最大剪应力满足以下公式：

其中τ_max为最大剪应力，σ1和σ3为应力空间中两个方向的应力。

从图6至图9中可以看出：相关技术中的密封环100’的最大剪应力位于刻蚀停止层92’与介质层91’的界面区域以及通孔94’和下方的金属层93’的界面区域；而本申请实施例的密封环100的最大剪应力位于第一介质层15、第一刻蚀停止层10和第一铜柱25的侧壁的交界区域。在剪应力失效的Tresca评判模式下，本申请的密封环100的最大Tresca等效应力水平比相关技术的密封环100’的应力下降，且大应力区面积明显减小，并且，均为一体结构的第一铜层21、第二铜层23以及第一铜柱25的抗断裂能力大于相关技术中的刻蚀停止层92’与介质层91’的粘合力以及通孔94’和下方的金属层93’的粘合力。

每一第一方向X或者第二方向Y中的第一铜层21与第二铜层23之间的第一铜柱25为多排，多排第一铜柱25之间交错设置，即一排的第一铜柱25与邻近的另一排的第一铜柱25交错设置，多个第一铜柱25在第一铜层21上的投影为连续的，即第一密封结构20沿垂直于第一铜层21或者第二铜层23的表面的截面，均包括至少一个第一铜柱25的截面，上述交错设置的多排第一铜柱25，在能够降低应力的基础上，还便于密封环100能够充分的阻挡水汽从侧面进入芯片210。

请再次参阅图5，密封环100还可以包括第二刻蚀停止层30以及第二介质层35，第二刻蚀停止层30位于第一介质层15的表面，第二介质层35位于第二刻蚀停止层30背离第一密封结构20的表面；第一铜层21、第二铜层23以及第一铜柱25还沿第三方向Z贯穿第二介质层35以及第二刻蚀停止层30，即第一铜层21、第二铜层23以及第一铜柱25均暴露于第二介质层35。

第二介质层35的介电常数大于第一介质层15的介电常数。在本实施例中，第二介质层35的介电常数大于3.9，第一介质层15的介电常数小于或等于3.9，即第一介质层15为低k(low-k)电介质。其中，第一介质层15采用介电常数较小的材料，可以减小半导体器件200中的电阻-电容电路(Resistor-Capacitance circuit，简称RC)延迟和各层电路的相互干扰；第二介质层35采用介电常数较大的材料，通常第二介质层35位于半导体器件200的外侧，第二介质层35的厚度也会相对较厚，在半导体器件200的一些应用场景中，例如与电感线圈配合使用时，电阻减小，耦合系数大，与电容配合使用时，可以提升耐击穿电压。

密封环100还可以包括阻挡层50，阻挡层50位于第一铜层21、第二铜层23以及第一铜柱25的表面，可以防止第一铜层21、第二铜层23以及第一铜柱25中的铜发生扩散。在一些实施例中，阻挡层50的材质TaN。

密封环100还可以包括有源区60以及连接垫70，有源区60以及连接垫70分别设置于密封环100相反的两侧。有源区60通过过孔65(contact)与第一刻蚀停止层10连接；连接垫70通过重布线通孔75(redistribution via)与第二介质层35连接，重布线通孔75可以与连接垫70的数量相同，同一重布线通孔75将连接垫70与第一铜层21、第二铜层23以及多个铜柱连接起来。连接垫70的材质可以为铝。在其他实施例中，重布线通孔75与连接垫70的数量也可以不同。

重布线通孔75表面还设置有粘合层80，粘合层80的材质可以为TiN与Ti的混合物，粘合层80用于粘合重布线通孔75与第二介质层35以及暴露于第二介质层35的第一铜层21、第二铜层23以及第一铜柱25。粘合层80还可以延伸至连接垫70朝向重布线通孔75的表面，从而将连接垫70以及重布线通孔75连接成一体。

请参阅图10，在另一些实施例中，本申请还提供一种密封环100a，与上一实施例不同的是，密封环100a还包括第二密封结构40a，第二密封结构40a包括第三铜层41a、第四铜层43a以及位于第三铜层41a以及第四铜层43a之间的多个第二铜柱45a，第三铜层41a以及第四铜层43a均呈环状，多个第二铜柱45a位于第三铜层41a与第四铜层43a之间。第二密封结构40a通过光罩，从而形成环状的第三铜层41a、第四铜层43a以及位于第三铜层41a与第四铜层43a之间的第二铜柱45a。

第三铜层41a、第四铜层43a以及第二铜柱45a均沿第三方向Z贯穿第二介质层35a以及第二刻蚀停止层30a；第三铜层41a与第一铜层21连接，第四铜层43a与第二铜层23连接，每一第二铜柱45a与每一第一铜柱25连接。可以理解，第二铜柱45a的排列方式与第一铜柱25的排列方式相同，即第二铜柱45a也可以为多排，多排第二铜柱45a之间交错设置，多个第二铜柱45a在第三铜层41a上的投影为连续的。

本实施例的密封环100a将位于第一密封结构20以及第二密封结构40a中的铜层以及铜柱分成两个部分，相对于上一实施例中的密封环100，本实施例中的第三铜层41a与第一铜层21、第四铜层43a与第二铜层23、第二铜柱45a与第一铜柱25之间具有界面，但是，第二介质层35a的介电常数大于第一介质层15的介电常数，则第二介质层35a相对于第一介质层15的杨氏模量较大、硬度大、韧性大，与第二刻蚀停止层30a的粘合力大，在激光切割过程中，应力较大的区域位于第一密封结构20所在区域，在第一密封结构20能够实现防止裂纹95’延伸至芯片210中的同时，则包括第二密封结构40a的密封环100a同样能够实现防止裂纹95’延伸至芯片210。本实施例的密封环100a将位于第一密封结构20以及第二密封结构40a中的铜层以及铜柱分成两个部分，还可以减小第一铜层21、第二铜层23以及第一铜柱25沿第三方向Z上的尺寸，在制作形成密封环100a的过程中，便于填铜以形成第一铜层21、第二铜层23以及第一铜柱25。

请参阅图11，本申请再一实施例还提供一种密封环100b，密封环100b的第二密封结构40b可以包括第三铜层41b、第四铜层43b、第五铜层47b以及第二铜柱45b；第三铜层41b、第四铜层43b以及第二铜柱45b均沿第三方向Z贯穿第二刻蚀停止层30b并延伸至第二介质层35b中，第五铜层47b沿垂直于第三方向Z的方向埋设于第二介质层35b中，第五铜层47b与第三铜层41b、第四铜层43b以及第二铜柱45b连接，第五铜层47b背离第二密封结构40b的表面与重布线通孔75连接，在形成第三铜层41b、第四铜层43b以及第二铜柱45b的步骤中，可以一并形成第五铜层47b，相当于可以减小形成第三铜层41b、第四铜层43b以及第二铜柱45b沿第三方向Z的深度，从而减小制造难度，节约生产成本。

第二介质层35b的介电常数大于第一介质层15的介电常数，第五铜层47b的制作步骤可以与形成芯片210的步骤类似，也可以重复光罩，采用光刻、蚀刻、电镀、化学机械研磨等制程制作多个第二密封结构40b。

以上实施方式仅用以说明本申请的技术方案而非限制，尽管参照以上较佳实施方式对本申请进行了详细说明，本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换都不应脱离本申请技术方案的精神和范围。

Claims (12)

1.一种密封环，其特征在于，包括：

多层第一刻蚀停止层；

多层第一介质层，与多层所述第一刻蚀停止层交错并层叠设置；以及

至少一第一密封结构，每一所述第一密封结构包括第一铜层、第二铜层以及多个第一铜柱，所述第一铜层以及所述第二铜层均呈环状，所述第二铜层围设于所述第一铜层并与所述第一铜层间隔设置，多个所述第一铜柱间隔设置于所述第一铜层与所述第二铜层之间；

所述第一铜层、所述第二铜层以及所述第一铜柱均沿一方向贯穿多层所述第一介质层以及多层所述第一刻蚀停止层，所述第一铜层、所述第二铜层以及所述第一铜柱均分别为一体结构；多个所述第一铜柱排列成多排，多个所述第一铜柱在所述第一铜层上的投影为连续的。

2.根据权利要求1所述的密封环，其特征在于，所述密封环还包括第二介质层以及第二刻蚀停止层，所述第二刻蚀停止层位于所述第一介质层的表面，所述第二介质层位于所述第二刻蚀停止层背离所述第一密封结构的表面；所述第一铜层、所述第二铜层以及所述第一铜柱还沿所述方向贯穿所述第二介质层以及所述第二刻蚀停止层。

3.根据权利要求2所述的密封环，其特征在于，所述第一介质层的介电常数小于或等于3.9，所述第二介质层的介电常数大于3.9。

4.根据权利要求1-3任意一项所述的密封环，其特征在于，所述密封环还包括连接垫以及重布线通孔，所述重布线通孔的数量与所述连接垫的数量相同，所述重布线通孔将所述连接垫与所述第一铜层、第二铜层以及多个所述第一铜柱连接起来。

5.根据权利要求4所述的密封环，其特征在于，所述第一密封结构的数量为多个，相邻的两个所述第一密封结构之间间隔设置，其中一所述第一密封结构套设于另一所述第一密封结构的周围。

6.根据权利要求1所述的密封环，其特征在于，所述密封环还包括第二介质层以及第二刻蚀停止层，所述第二刻蚀停止层位于所述第一介质层的表面，所述第二介质层位于所述第二刻蚀停止层背离所述第一密封结构的表面；所述密封环还包括第二密封结构，所述第二密封结构包括第三铜层、第四铜层以及位于所述第三铜层以及所述第四铜层之间的多个第二铜柱，所述第三铜层以及所述第四铜层均呈环状，多个所述第二铜柱位于所述第三铜层与所述第四铜层之间；所述第三铜层、所述第四铜层以及所述第二铜柱均沿所述方向贯穿所述第二介质层以及所述第二刻蚀停止层；所述第三铜层与所述第一铜层连接，所述第四铜层与所述第二铜层连接，每一所述第二铜柱与每一所述第一铜柱连接。

7.根据权利要求6所述的密封环，其特征在于，多个所述第一铜柱在所述第一铜层上的投影为连续的；多个所述第二铜柱在所述第三铜层上的投影为连续的。

8.根据权利要求1所述的密封环，其特征在于，所述密封环还包括第二介质层以及第二刻蚀停止层，所述第二刻蚀停止层位于所述第一介质层的表面，所述第二介质层位于所述第二刻蚀停止层背离所述第一密封结构的表面；所述密封环还包括第二密封结构，所述第二密封结构包括第三铜层、第四铜层、第五铜层以及位于所述第三铜层以及所述第四铜层之间的多个第二铜柱，所述第三铜层以及所述第四铜层均呈环状，多个所述第二铜柱位于所述第三铜层与所述第四铜层之间；所述第三铜层、所述第四铜层以及所述第二铜柱均沿所述方向贯穿所述第二刻蚀停止层并延伸至所述第二介质层中，所述第五铜层埋设于所述第二介质层中，所述第五铜层与所述第三铜层、所述第四铜层以及所述第二铜柱连接。

9.根据权利要求8所述的密封环，其特征在于，所述密封环还包括连接垫以及重布线通孔，所述重布线通孔连接所述连接垫以及所述第五铜层。

10.根据权利要求6-9任意一项所述的密封环，其特征在于，所述第一介质层的介电常数小于或等于3.9，所述第二介质层的介电常数大于3.9。

11.一种半导体器件，包括芯片以及权利要求1-10任意一项所述的密封环，所述密封环围设于所述芯片。

12.一种终端装置，其特征在于，所述终端装置包括权利要求11所述的半导体器件。