CN117810201A - 半导体结构及制备方法 - Google Patents

Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及制备方法，包括：基底，所述基底有相对的正面和背面，所述基底内具有沿所述背面指向所述正面方向依次设置且电连接的接触结构以及第一金属层，所述正面露出所述第一金属层顶面；第二金属层，所述第二金属层位于所述基底内，且所述正面露出所述第二金属层顶面；第一阻挡层，所述第一阻挡层至少位于所述第二金属层朝向所述背面的部分底面；通孔，所述通孔位于所述基底内且自所述背面向所述正面延伸，所述通孔贯穿位于所述第二金属层底面的所述第一阻挡层且暴露所述第二金属层的至少部分底面。本公开实施例至少有利于提高接触结构以及金属层的结构可靠性及稳定性。

Description

半导体结构及制备方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及制备方法。

背景技术

集成电路封装是集成电路技术领域的重要生产环节，近年来计算机、通信相关技术的发展，对集成电路封装技术提出了更高的要求，即更小、更薄、更轻、更可靠、多功能、低功耗和低成本。在二维组装密度已经达到理论最大值的情况下，更高密度的三维立体堆叠封装技术(3D封装)开始发展起来。

3D封装是在二维立体堆叠封装(2D-MCM)技术基础上发展起来的高级多芯片组件技术，采用三维(x、y、z方向)结构形式对IC芯片进行三维集成的技术。常规的3D封装是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术。为实现两个芯片的互连，通常需要采用硅通孔技术(TSV，Through-Silicon-Via)在芯片和芯片之间、晶圆和晶圆之间制作垂直导通的连接结构。然而在翻转基板形成硅通孔的工艺过程中，需要在正面介质层中设置保护层，该保护层可能会导致用于连接基底内的导电结构的接触结构形貌结构受到一定的影响，进而影响器件良率及可靠性。

发明内容

本公开实施例提供一种半导体结构及制备方法，至少有利于提高接触结构以及金属层的结构可靠性及稳定性。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，基底有相对的正面和背面，基底内具有沿背面指向正面方向依次设置且电连接的接触结构以及第一金属层，正面露出第一金属层顶面；第二金属层，第二金属层位于基底内，且正面露出第二金属层顶面；第一阻挡层，第一阻挡层至少位于第二金属层朝向背面的部分底面；通孔，通孔位于基底内且自背面向正面延伸，通孔贯穿位于第二金属层底面的第一阻挡层且暴露第二金属层的至少部分底面。

在一些实施例中，第一阻挡层还位于第一金属层的顶面以及第二金属层的侧面。

在一些实施例中，位于第一金属层顶面的第一阻挡层的厚度小于等于第二金属层底面的第一阻挡层的厚度。

在一些实施例中，第二金属层的顶面与第一阻挡层的顶面齐平。

在一些实施例中，还包括：保护层，保护层位于第一金属层与基底之间；沿垂直于基底表面的方向，保护层的厚度小于第一阻挡层的厚度。

在一些实施例中，还包括：第二阻挡层，第二阻挡层位于第一金属层、基底以及第二金属层的顶面。

在一些实施例中，第二阻挡层的材料与第一阻挡层的材料相同；第一阻挡层的材料包括氮化硅。

在一些实施例中，第二金属层的厚度大于等于第一金属层的厚度。

在一些实施例中，通孔底部的面积为第二金属层底面面积的1/3～1。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底，基底有相对的正面和背面，基底内具有沿背面指向正面方向依次设置且电连接的接触结构以及第一金属层，正面露出第一金属层顶面；在基底的正面形成第一沟槽；形成第一阻挡层，第一阻挡层至少位于第一沟槽的底部；形成第二金属层，第二金属层填充满第一沟槽，第二金属层至少位于第一阻挡朝向正面的部分顶面，且正面露出第二金属层顶面；形成通孔，通孔位于基底内且自背面向正面延伸，通孔贯穿位于第二金属层底面的第一阻挡层且暴露第二金属层的至少部分底面。

在一些实施例中，形成第一金属层之前还包括：刻蚀基底正面，形成底部暴露出接触结构的第二沟槽，第一金属层形成于第二沟槽内。

在一些实施例中，在同一工艺步骤中形成第一沟槽以及第二沟槽；形成第一金属层之前，还包括：形成牺牲层，牺牲层填充满第一沟槽；在形成第一金属层之后去除牺牲层。

在一些实施例中，形成第一阻挡层的工艺步骤包括：在基底表面以及第一沟槽内形成介质膜，刻蚀位于基底表面的部分厚度的介质膜，剩余的介质膜作为第一阻挡层。

在一些实施例中，刻蚀部分厚度的介质膜包括：刻蚀位于基底表面的介质膜直至露出第一金属层顶面。

在一些实施例中，形成通孔的工艺步骤包括：将半导体结构翻转，以使基底的背面暴露，刻蚀基底直至通孔的底部暴露出第二金属层的底面。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的技术方案中，第一阻挡层至少位于第二金属层朝向背面的部分底面，第一阻挡层形成在接触结构之后，且第一阻挡层并未与接触结构之间接触，所以在形成接触结构的过程中，第一阻挡层的存在并不会对形成的接触结构的轮廓造成影响，进而并不会对用于形成接触结构的接触孔的刻蚀配方调整造成困难；第一阻挡层位于第二金属层的部分底面，第一阻挡层一方面可以作为刻蚀阻挡层，避免形成通孔时对第二金属层造成损害；另一方面，作为扩散阻挡层，避免对第二金属层的金属离子扩散到基底内，对基底内的导电结构造成短路的风险，从而提高接触结构以及金属层的结构可靠性及稳定性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的半导体结构的一种结构示意图；

图2为本公开一实施例提供的半导体结构的另一种结构示意图；

图3～图12为本公开一实施例提供的半导体结构的制备方法中各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术的半导体结构的接触结构以及金属层的结构可靠性及稳定性欠佳。

在晶圆正面已制备好至少部分金属层结构后，翻转晶圆并形成连接金属层的TSV结构的工艺中，通常会在晶圆正面的介质中预置一层保护层，保护层位于金属层与晶圆之间，减少刻蚀TSV通孔时对金属层造成损伤。该保护层作为刻蚀阻挡层，减少损害或者防止蚀穿与TSV连接的金属层。然而由于保护层与介质层的刻蚀速率不同，当在正面形成其他接触结构的接触孔时，容易导致接触孔的轮廓变形或偏移，影响接触结构的性能。当保护层厚度较厚时，甚至会出现接触结构与内部结构电接触不良的情况；反之，如果保护层的厚度过较薄，翻转刻蚀TSV通孔时的最终刻蚀时刻很难控制，容易对金属层造成损害。

本公开实施例提供一种半导体结构及制备方法，第一阻挡层至少位于第二金属层朝向背面的部分底面，第一阻挡层形成在接触结构之后，且第一阻挡层并未与接触结构之间接触，所以在形成接触结构的过程中，第一阻挡层的存在并不会对形成的接触结构的轮廓造成影响，进而并不会对用于形成接触结构的接触孔的刻蚀配方调整造成困难；第一阻挡层位于第二金属层的部分底面，第一阻挡层一方面可以作为刻蚀阻挡层，避免形成通孔时对第二金属层造成损害；另一方面，作为扩散阻挡层，避免对第二金属层的金属离子扩散到基底内，对基底内的导电结构造成短路的风险，从而提高接触结构以及金属层的结构可靠性及稳定性。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的半导体结构的一种结构示意图；图2为本公开一实施例提供的半导体结构的另一种结构示意图。

根据本公开一些实施例，参考图1以及图2，本公开实施例一方面提供一种半导体结构，包括：基底120，基底120有相对的正面121和背面122，基底120内具有沿背面122指向正面121方向Z依次设置且电连接的接触结构104以及第一金属层111，正面121露出第一金属层111顶面；第二金属层112，第二金属层112位于基底120内，且正面121露出第二金属层112顶面；第一阻挡层110，第一阻挡层110至少位于第二金属层112朝向背面122的部分底面；通孔130，通孔130位于基底120内且自背面122向正面121延伸，通孔130贯穿位于第二金属层112底面的第一阻挡层110且暴露第二金属层112的至少部分底面。

在一些实施例中，半导体结构还包括：电路区第一金属层111、接触结构104、第二金属层112以及通孔130位于电路区。基底120包括衬底100以及隔离结构102，半导体结构还包括：电路结构、导电结构103及浅沟槽隔离结构123，电路结构位于电路区的半导体结构内且与导电结构103电连接，导电结构103的另一端与接触结构104电连接。电路结构可以包括，例如，存储单元，图像传感器的像素，逻辑器件等。例如，导电结构103为存储电容单元，导电结构103通过接触结构与第一金属层111电连接。其中，隔离结构102的材料可为氧化硅；衬底100的材料可为硅。在另一些实施例中，隔离结构102的材料可以为可碳化硅或氮化硅；衬底的材料也可以为锗、锗硅或碳化硅。

半导体结构是构成集成电路的各种微型元器件的一种。在一些实施例中，半导体结构为晶圆。在另一些实施例中，半导体结构可以为芯片。

在一些实施例中，第一金属层111以及第二金属层112用来施加工作电压/电流,其可以通过多种接触结构104与电路结构的端口电连接。第二金属层112的厚度大于等于第一金属层111的厚度。一方面，保证半导体结构的第二金属层112的厚度尽可能大，有利于促进集成电路的散热以及降低第二金属层112自身的电阻，进一步有利于提高集成电路的稳定性；另一方面，第一金属层111的厚度较低，可以满足单颗集成电路的内存容量尽可能大，即单颗集成电路有限的空间内尽可能堆叠多个半导体结构。

在一些实施例中，沿基底120的正面121指向背面122的方向，第一金属层111的底面高于第二金属层112的底面。现有工艺中制备第一金属层以及第二金属层在同一工艺制备，即形成的第一金属层与第二金属层的尺寸以及形状均相同，本公开的该实施例通过将第一金属层与第二金属层不在同一制备工艺制备，从而可以将第一金属层111的面积设置较小，避免第一金属层111的面积较大导致的短路的风险，将第二金属层112的面积扩大从而用于降低电阻，同时可以减小刻蚀通孔130所需的深宽比，避免刻蚀不足导致半导体结构的失效或者刻蚀过足对第二金属层的损害。

在一些实施例中，第一金属层111的材料与第二金属层112的材料可以相同，第一金属层111的材料为铜。其中，铜的导热系数为401W/(m·K)，从而有利于解决芯片互连过程的散热问题；铜的电阻率为1.678μΩ·cm，即铜的电阻率较小，可以减小第一金属层111以及第二金属层112自身的电阻损耗。在另一些实施例中，第一金属层111与第二金属层112的材料可以不同；第一金属层111的材料与第二金属层112的材料还可以为锌、银、铝或者钨，其中，锌的导热系数为112W/(m·K)、银的导热系数为429W/(m·K)、铝的导热系数为237W/(m·K)、钨的导热系数为173W/(m·K)。

在一些实施例中，第一阻挡层110的厚度根据刻蚀TSV通孔的刻蚀配方实际需求进行设置。如此，可以通过调节第一阻挡层110的厚度，使第一阻挡层110充分发挥作为刻蚀阻挡层以及扩散阻挡层的作用，避免对第二金属层112以及基底120造成影响。同时，可以适当调节形成通孔130的配方比，使工艺简单以及降本。

在一些实施例中，第一阻挡层110还位于第一金属层111的顶面以及第二金属层112的侧面。第一阻挡层110位于第一金属层111的顶面在后续的工艺中可以作为刻蚀阻挡层，避免对第一金属层造成损伤，影响第一金属层111的性能。当第二金属层112的材料为铜以及隔离结构102的材料为二氧化硅时，铜在二氧化硅介质中扩散速度很快，使其介电性能严重退化；铜对半导体的载流子具有很强的陷阱效应，铜扩散到半导体本体材料中将严重影响半导体器件电性特征。本公开实施例通过设置第二金属层112侧面以及底面均具有第一阻挡层110，即第一阻挡层110包裹住第二金属层112，如此，可以防止铜扩散对隔离结构102以及导电结构103的影响，同时可以提升第二金属层112与隔离结构102的粘附强度。

在一些实施例中，位于第一金属层111顶面的第一阻挡层110的厚度小于等于第二金属层112底面的第一阻挡层110的厚度。位于第二金属层112底面的第一阻挡层110的厚度较厚，可以作为刻蚀阻挡层，防止刻蚀通孔130时对第二金属层112的损害；位于第一金属层111顶面的第一阻挡层110的厚度较薄，后续形成连接第一金属层111的接触插塞结构时刻蚀的难度降低。

在一些实施例中，第二金属层112的顶面与第一阻挡层110的顶面齐平。一方面，保证半导体结构的第二金属层112的厚度尽可能大，有利于促进集成电路的散热以及降低第二金属层112的电阻，进一步有利于提高集成电路的稳定性；另一方面，上表面齐平可以节省垂直空间单个半导体结构所占的面积，满足单颗集成电路的内存容量尽可能大，即单颗集成电路有限的空间内尽可能堆叠多个半导体结构。此外，第二金属层112的顶面与第一阻挡层110的顶面齐平，且第一阻挡层110位于第一金属层111顶面，如此，第一金属层111与第二金属层112之间不存在短路的风险，且可以使第一阻挡层110作为阻止第一金属层111与第二金属层112之间的金属离子扩散的阻挡层。

在一些实施例中，隔离结构102为单一介质材料构成，且第一阻挡层110的材料与隔离结构102的材料并不相同。在同一刻蚀工艺中，第一阻挡层110的材料的刻蚀速率与隔离结构102的材料的刻蚀速率并不相同，如此，在刻蚀第一阻挡层110的过程中，不会对隔离结构102造成损伤，使位于隔离结构102中的导电结构存在倒塌以及短路的风险，从而保证半导体结构的结构稳定性。

在一些实施例中，参考图2，半导体结构还包括：保护层124，保护层124位于第一金属层111与基底120之间；沿垂直于基底120表面的方向，保护层124的厚度小于第二金属层112底面的第一阻挡层110的厚度。保护层124用于防止第一金属层111内金属离子扩散，且可以避免刻蚀保护层124形成接触结构时对接触结构的损伤，同时可以保证第一阻挡层110可以作为刻蚀阻挡层，从而有效防止对第二金属层112的损伤。另外，保护层124的厚度小于第一阻挡层110的厚度，在刻蚀形成导电结构的接触结构时，降低了其对接触孔形貌结构的影响。

在一些实施例中，还包括：第二阻挡层113，第二阻挡层113位于第一金属层111、基底120以及第二金属层112的顶面。第二阻挡层113与第一阻挡层110的作用相同，用于防止第一金属层111以及第二金属层112的材料扩散，影响半导体结构的稳定性以及作为刻蚀阻挡层，保护第一金属层111以及第二金属层112的结构稳定性。

在一些实施例中，第二阻挡层113的材料与第一阻挡层110的材料不同或相同；第一阻挡层110的材料包括氮化硅。氮化硅的硬度较大，使得由二氧化硅组成的隔离结构102与由氮化硅组成的第一阻挡层110在同一刻蚀工艺中的刻蚀速率相差较大，即氮化硅的刻蚀速率较小，使得氮化硅可以作为刻蚀通孔130时的刻蚀阻挡层。成膜后的氮化硅薄膜具有成膜致密、含氢杂质较少，从而对铜的扩散以及氧化具有更好的阻挡的效果。

在一些实施例中，第一阻挡层110的厚度可以根据第一阻挡层110的材料进行设置，例如当第一阻挡层110的材料为氮化硅时，第一阻挡层110的厚度大于等于100nm，氮化硅的硬度较大，第一阻挡层110的厚度可以较小，既可以发挥刻蚀阻挡层的功能，同时可以减少刻蚀第一阻挡层110形成通孔130的过程的材料的损耗，节省成本。

在一些实施例中，通孔130底部的面积为第二金属层112底面面积的1/3倍～1倍，可选地，通孔130底部的面积为第二金属层112底面面积的0.5倍～0.9倍。通孔130底部的面积具体为第二金属层112底面面积的0.5倍、0.6倍、0.72倍或者0.86倍。通孔130与第二金属层112的面积比值用于保证形成在通孔130内的连接结构与第二金属层112之间形成良好的电接触，降低接触电阻以及接触损耗。通孔130的中垂线与第二金属层112的中垂线重叠。

可以理解的是，由于各向同性的刻蚀会导致形成的通孔130的侧壁也被刻蚀，从而使通孔130的剖面形状呈现梯形。通孔130的侧壁为斜面，通孔130的斜面侧壁，便于形成在通孔130的连接结构的沉积，使形成的连接结构的内部缺陷较少，从而降低连接结构的自身电阻。

本公开实施例提供一种半导体结构，第一阻挡层110至少位于第二金属层112朝向背面122的部分底面，第一阻挡层110形成在接触结构104之后，且第一阻挡层110并未与接触结构104之间接触，所以在形成接触结构104的过程中，第一阻挡层110的存在并不会对形成的接触结构104的轮廓造成影响，进而并不会对用于形成接触结构104的接触孔的刻蚀配方调整造成困难；第一阻挡层110位于第二金属层112的部分底面，第一阻挡层110一方面可以作为刻蚀阻挡层，避免形成通孔130时对第二金属层112造成损害；另一方面，作为扩散阻挡层，避免对第二金属层112的金属离子扩散到基底120内，对基底120内的导电结构造成短路的风险，从而提高接触结构104以及第二金属层112的结构可靠性及稳定性。

相应地，本申请一些实施例提供一种半导体结构的制备方法，可用于形成上述半导体结构。

图3至图12为本公开一实施例提供的半导体结构的制备方法中各步骤对应的剖面结构示意图，以下将结合附图对本实施例提供的制备方法进行详细说明，与上述实施例相同的元件在这里不过多赘述。

根据本公开一些实施例，参考图3～图12，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底120，基底120有相对的正面121和背面122，基底120内具有沿背面122指向正面121方向Z依次设置且电连接的接触结构104以及第一金属层111，正面121露出第一金属层111顶面。

参考图3，半导体结构位于载体101上，基底120的正面121远离载体101表面。载体101用于承载半导体结构，且用于运输半导体结构至指定位置进行制备工艺的各个步骤。

在一些实施例中，提供衬底100，衬底100内具有电路结构，电路结构包括存储单元，图像传感器的像素，逻辑器件等；在衬底100表面形成导电结构103，导电结构103与电路结构电连接；在衬底100以及导电结构103的表面形成第一隔离层，第一隔离层用于作为隔离层以及支撑层；形成接触孔，接触孔的底面暴露出导电结构103的表面或者电路结构的端口；形成接触结构104；去除第一隔离层形成隔离结构102，或者，形成第二隔离层，第二隔离层位于接触结构104顶面，第一隔离层与第二隔离层共同构成隔离结构102。层叠设置的衬底100以及隔离结构102共同构成基底120。

在一些实施例中，在隔离结构102的表面形成具有第一开口的第一掩膜层105。在同一刻蚀工艺中，第一掩膜层105的材料与隔离结构102的材料的刻蚀速率不同，且隔离结构102的刻蚀速率大于第一掩膜层105的刻蚀速率。

参考图4，刻蚀基底120正面121，形成底部暴露出接触结构104的第二沟槽106。

在一些实施例中，参考图3以及图4，以第一掩膜层105作为掩膜，沿第一开口刻蚀隔离结构102，形成第二沟槽106；去除第一掩膜层105。采用干法刻蚀工艺形成第二沟槽106。可以理解的是，由于各向同性的刻蚀可能会导致形成的第二沟槽106的侧壁也被刻蚀，从而使第二沟槽106的剖面形状呈现梯形。

参考图5，在第二沟槽106(参考图4)内形成第一金属层111。

在一些实施例中，采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺形成第一金属层111。

参考图6，在隔离结构102表面形成具有第二开口的第二掩膜层107，第二开口的宽度大于第一开口的宽度，使形成的第二金属层的面积大于第一金属层的面积，从而增大通孔底部开口与第二金属层对准的准确率以及增加通孔内的连接结构与第二金属层的接触面积。

在一些实施例中，第二掩膜层107的材料与第一掩膜层105的材料相同，可以在同一设备中形成第一掩膜层105以及第二掩膜层107。

参考图7，在基底120的正面121形成第一沟槽108。沿基底120的正面121指向背面122的方向，第二沟槽的底面高于第一沟槽108的底面以使第一金属层111的底面高于后续形成的第二金属层的底面。

在另一些实施例中，基底的正面具有保护层，刻蚀基底形成第一沟槽的同时，刻蚀保护层，第一沟槽贯穿保护层的厚度。

在一些实施例中，参考图6和图7，以第二掩膜层107作为掩膜，沿第二开口刻蚀隔离结构102，形成第一沟槽108；去除第二掩膜层107。采用干法刻蚀工艺形成第一沟槽108。可以理解的是，由于各向同性的刻蚀可能会导致形成的第一沟槽108的侧壁也被刻蚀，从而使第一沟槽108的剖面形状呈现梯形。

在另一些实施例中，在同一工艺步骤中形成第一沟槽以及第二沟槽；形成第一金属层之前，还包括：形成牺牲层，牺牲层填充满第一沟槽；在形成第一金属层之后去除牺牲层。牺牲层可以为氮化硅、碳化硅或者氮氧化硅。

参考图8，形成第一阻挡层110，第一阻挡层110至少位于第一沟槽108的底部。

在一些实施例中，形成第一阻挡层110的工艺步骤包括：在基底120表面以及第一沟槽108内形成介质膜，去除位于基底120表面的部分厚度的介质膜，剩余的介质膜作为第一阻挡层110。介质膜的材料可为氮化硅。一般可以采用等离子体增强化学气相沉积(PECVD，Plasma Enhanced Chemical Vapor Deposition)形成介质膜。

在一些实施例中，第一沟槽108侧壁的第一阻挡层110被去除，仅保留位于第一沟槽108底部的第一阻挡层110，以提高后续填充的导电材料的体积，进而提高导电性。

在一些实施例中，去除部分厚度的介质膜包括：刻蚀位于基底120表面的介质膜直至露出第一金属层111顶面以使位于第一金属层111顶面的第一阻挡层110的厚度小于等于第二金属层底面的第一阻挡层110的厚度，可以减少垂直方向的尺寸，进而在单位面积内集成更多的晶圆或芯片，提高集成度；位于第二金属层底面的第一阻挡层110的厚度较厚，可以作为刻蚀阻挡层，防止刻蚀通孔时对第二金属层的损害。

参考图10，形成第二金属层112，第二金属层112填充满第一沟槽108(参考图9)，第二金属层112至少位于第一阻挡层110朝向正面121的部分顶面，且正面121露出第二金属层112顶面。第二金属层112的厚度可大于等于第一金属层111的厚度。

在一些实施例中，第二金属层112的顶面与第一阻挡层110的顶面齐平。沿基底120的正面121指向背面122的方向，第一金属层111的底面高于第二金属层112的底面。

参考图11，形成第二阻挡层113，第二阻挡层113位于第一金属层111、基底120以及第二金属层112的顶面。

在一些实施例中，在同一设备形成第一阻挡层110以及第二阻挡层113。

参考图12，形成通孔130，通孔130位于基底120内且自背面122向正面121延伸，通孔130贯穿位于第二金属层112底面的第一阻挡层110且暴露第二金属层112的至少部分底面。

在一些实施例中，形成通孔的工艺步骤包括：将半导体结构翻转，以使基底120的背面122暴露，刻蚀基底120直至通孔130的底部暴露出第二金属层112的底面。通孔130底部的面积为第二金属层112底面面积的1/3倍～1倍，可选地，通孔130底部的面积为第二金属层112底面面积的0.5倍～0.9倍。通孔130底部的面积具体为第二金属层112底面面积的0.5倍、0.6倍、0.72倍或者0.86倍。

参考图1，去除载体101(参考图12)，并将半导体结构翻转。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，特征在于，包括：

基底，所述基底有相对的正面和背面，所述基底内具有沿所述背面指向所述正面方向依次设置且电连接的接触结构以及第一金属层，所述正面露出所述第一金属层顶面；

第二金属层，所述第二金属层位于所述基底内，且所述正面露出所述第二金属层顶面；

第一阻挡层，所述第一阻挡层至少位于所述第二金属层朝向所述背面的部分底面；

通孔，所述通孔位于所述基底内且自所述背面向所述正面延伸，所述通孔贯穿位于所述第二金属层底面的所述第一阻挡层且暴露所述第二金属层的至少部分底面。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一阻挡层还位于所述第一金属层的顶面以及所述第二金属层的侧面。

3.根据权利要求2所述的半导体结构，其特征在于，位于所述第一金属层顶面的所述第一阻挡层的厚度小于等于所述第二金属层底面的所述第一阻挡层的厚度。

4.根据权利要求2所述的半导体结构，其特征在于，所述第二金属层的顶面与所述第一阻挡层的顶面齐平。

5.根据权利要求1所述的半导体结构，其特征在于，还包括：保护层，所述保护层位于所述第一金属层与所述基底之间；沿垂直于所述基底表面的方向，所述保护层的厚度小于所述第一阻挡层的厚度。

6.根据权利要求1所述的半导体结构，其特征在于，还包括：第二阻挡层，所述第二阻挡层位于所述第一金属层、所述基底以及所述第二金属层的顶面。

7.根据权利要求6所述的半导体结构，其特征在于，所述第二阻挡层的材料与所述第一阻挡层的材料相同。

8.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层的厚度大于等于所述第一金属层的厚度。

9.根据权利要求1所述的半导体结构，其特征在于，所述通孔底部的面积为所述第二金属层底面面积的1/3倍～1倍。

10.一种半导体结构的制备方法，其特征在于，

提供基底，所述基底有相对的正面和背面，所述基底内具有沿所述背面指向所述正面方向依次设置且电连接的接触结构以及第一金属层，所述正面露出所述第一金属层顶面；在所述基底的正面形成第一沟槽；形成第一阻挡层，所述第一阻挡层至少位于所述第一沟槽的底部；

形成第二金属层，所述第二金属层填充满所述第一沟槽，所述第二金属层至少位于所述第一阻挡朝向所述正面的部分顶面，且所述正面露出所述第二金属层顶面；

形成通孔，所述通孔位于所述基底内且自所述背面向所述正面延伸，所述通孔贯穿位于所述第二金属层底面的所述第一阻挡层且暴露所述第二金属层的至少部分底面。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第一金属层之前还包括：刻蚀所述基底正面，形成底部暴露出所述接触结构的第二沟槽，所述第一金属层形成于所述第二沟槽内。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，在同一工艺步骤中形成所述第一沟槽以及所述第二沟槽；形成所述第一金属层之前，还包括：形成牺牲层，所述牺牲层填充满所述第一沟槽；在形成所述第一金属层之后去除所述牺牲层。

13.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第一阻挡层的工艺步骤包括：在所述基底表面以及第一沟槽内形成介质膜，刻蚀位于所述基底表面的部分厚度的所述介质膜，剩余的介质膜作为所述第一阻挡层。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，刻蚀所述部分厚度的介质膜包括：刻蚀位于所述基底表面的所述介质膜直至露出所述第一金属层顶面。

15.根据权利要求11所述的半导体结构的制备方法，其特征在于，形成所述通孔的工艺步骤包括：将所述半导体结构翻转，以使所述基底的背面暴露，刻蚀所述基底直至所述通孔的底部暴露出所述第二金属层的底面。