JP5410992B2 - 基板ダイオードを備えてプロセス耐性構造を有するｓｏｉデバイス及びその製造方法 - Google Patents

基板ダイオードを備えてプロセス耐性構造を有するｓｏｉデバイス及びその製造方法 Download PDF

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Description

概して、本発明は集積回路の形成に関し、より詳細には、温度検出の応用などに用いることができる複合ＳＯＩ回路の基板ダイオードに関する。
集積回路を製造するには、特定の回路レイアウトに従って所与のチップ領域上に形成される、トランジスタなどの多数の回路素子が必要である。概して、電界効果トランジスタを形成するために、現在のところ、複数の技術が用いられている。マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費および／あるいは費用効果の点においての特徴が優れていることから、現在のところＣＭＯＳ技術が最も有望なアプローチ法とされる。ＣＭＯＳ技術を用いて複合集積回路を製造する間においては、非常に多くのトランジスタ、つまり、ｎチャネルトランジスタおよびｐチャネルトランジスタが、結晶半導体層を含む基板上に形成される。ｎチャネルトランジスタであるか、ｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタは、いわゆるＰＮ接合を備え、このＰＮ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された、高濃度にドープされたドレインおよびソース領域の境界に形成される。
チャネル領域の伝導性、つまり、伝導性チャネルの電流駆動能力は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の伝導性は、適切な制御電圧をゲート電極に印加することによって伝導性チャネルが形成されると、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に生成する能力と組み合わせて、チャネル領域の伝導性は、ＭＯＳトランジスタの特性を実質的に決定する。よって、チャネル長を縮小すること、および、これに関連づけてチャネル抵抗を低減することで、チャネル長を集積回路の動作速度を上げるための主要なデザイン基準とする。
前述の点に鑑みて、他の利点に加えて、半導体あるいはシリコンオンインシュレータ（ＳＯＩ）アーキテクチャは、ＭＯＳトランジスタを製造するうえで、重要度が高められている。その理由は、ＭＯＳトランジスタにはＰＮ接合の寄生容量を抑え、これによりバルクトランジスタよりもスイッチング速度を高めることができるという特徴があるからである。ＳＯＩトランジスタでは、チャネル領域に加えてドレインおよびソース領域が配置されている半導体領域（ボディとも称される）は、誘電的にカプセル化されている。この構造により著しい利点が与えられるが、複数の問題点をも引き起こす。バルクデバイスのボディは、基板に電気接続されており、従って特定の電位を基板に印加することでバルクトランジスタのボディが特定の電位に維持しされている。これとは逆に、ＳＯＩトランジスタのボディは特定の参照電位には接続されていない。
従って、ボディの電位は、適切な対策がとられていない限りは、蓄積する少数電荷キャリアにより、通常はフロート状態にある。マイクロプロセッサなどの高性能デバイスのさらなる課題として、熱生成が著しいことから、デバイス内部の温度管理を効率的に行うことが挙げられる。埋め込み絶縁層がＳＯＩデバイスの熱散失能力を低下させてしまうために、ＳＯＩデバイスの瞬間温度を対応して検出することは、特に重要となる。典型的に、温度検出の用途において、ダイオードの対応する特性により、ダイオード構造近辺の熱のコンディションに関する情報を取得することができる適切なダイオード構造が用いられる。ダイオード構造に基づいて取得した各々の測定データの感度および精度は、ダイオード特性、つまり、温度および他のパラメータによって決定されるダイオードの電流／電圧特性に非常に左右される。従って、温度検出の応用には、典型的に、半導体デバイス内の熱条件を正確に推定することができるように、実質的に「理想的な」ダイオード特性を与えることが望ましい。
ＳＯＩデバイスでは、対応するダイオード構造、つまり、各々のＰＮ接合は、通常は、埋め込み絶縁層下方に設けられる基板材料に形成され、その上方には、トランジスタ素子を形成するために用いられる「アクティブな」半導体層が形成される。従って、例えば、半導体層や対応するトレンチ絶縁領域をエッチスルーするとともに埋め込み絶縁層をエッチスルーして、結晶性基板材料を露出するようにするための、少なくともいくつかの付加的なプロセスステップが必要とされることがある。他方では、基板ダイオードを形成するためのプロセスフローは典型的に、現実の回路素子に対して必要以上のマイナスの影響を及ぼすことなく、トランジスタ構造などの現実の回路素子を形成するためのプロセスシーケンスとの高度な互換性を示すように設計される。高度な半導体デバイスでは、トランジスタの性能を強化するとともに、デバイスの記録密度を増加させるために、回路素子の加工寸法を縮小することが常に求められている。従って、高度なリソグラフィ、エッチ、蒸着、注入、アニールおよび他のプロセス技術を含む各々のプロセスシーケンスを多くの場合で適応し、あるいは新たに構築して、トランジスタの所望のパフォーマンスゲインを得るようにする必要がある。
例えば、高度な用途では、ＭＯＳトランジスタの駆動電流能力は、各々のトランジスタデバイスのゲート長を縮小し続けるだけはなく、トランジスタの各々のチャネル領域の電荷キャリア移動度も増加させることによって、増加される。このことは、チャネル領域中に対応する歪みを局所的に生成することで実現され、これは、チャネル領域の結晶条件に適切に適応されていれば、電子移動度と正孔移動度とがそれぞれ増加し、その結果、ｐチャネルトランジスタとｎチャネルトランジスタの性能が著しく強化する可能性が与えられる。従って、各々のトランジスタ素子に所望のタイプの歪みを生成するように、複数の各々のメカニズムが構築されている。例えば、ドレインおよびソース領域におよび／またはチャネル領域内に半導体材料を供給して、特定の、非常に小さな格子不整合を生じさせるようにしてもよく、これにより、チャネル領域に適切な歪みが生成される。他のアプローチ法では、前述のメカニズムに加えて、あるいはこれに代えて、チャネル領域に近接して高応力材料を位置決めして、対応する歪みを誘発するようにしてもよい。このために、基本のトランジスタ構造を完成させた後、トランジスタ素子上方に形成されるコンタクトエッチストップ層が実効的に用いられることが多い。
その理由は、このコンタクトエッチストップ層はチャネル領域に近接して設けられ、さらに、該層は、高固有応力を備えて実効的に蒸着される窒化シリコンなどの誘電材料の形態で形成されてもよいからである。さらに、各々の蒸着およびパターニング法が構築されており、これにより、異なるトランジスタ素子には異なる種類の歪みを局所的に誘発させることができる。歪み誘発メカニズムに加えて、あるいはこれに代えて、例えばパターニングストラテジー、注入プロセス、アニールシーケンスなどに対して多くの他のプロセスを用いることで、トランジスタの性能を著しく向上させることができるものの、これらのプロセスを用いると、基板ダイオードに悪影響を及ぼすおそれがあり、これにより、全体のプロセスフローで実行されるトランジスタの性能に対して各々の向上が妨げられる。その理由は、ダイオード特性が著しく逸脱してしまい、これにより、ダイオード構造の検出能力に著しい影響を及ぼすことになるからである。
図１ａ〜１ｃを参照して、以下に典型的なプロセスを記載する。ここでは、ＳＯＩデバイスのアクティブ半導体層のトランジスタ性能を強化するように設計されたプロセスシーケンスが、基板材料に形成されたダイオード構造に著しい悪影響を及ぼすおそれがあり、これにより、生産歩留まりと、収益性とが著しく下がってしまう。図示している例では、トランジスタ内の直列抵抗を低下させるとともに、トランジスタ上方に形成された応力誘電層により与えられる応力転送メカニズムを強化することにより、トランジスタの性能を向上させることができる。図１ａに、ＳＯＩデバイスを示す半導体デバイス１００の断面図を概略的に示す。デバイス１００は基板１０１を含む。基板１０１は少なくともその上部に、デバイス要件に従ってプレドープされてもよい、実質的な結晶性基板材料１０２を含む。例えば、基板材料１０２には、適度に低濃度のｐ型ドーパントが導入されていてもよい。さらに、第１デバイス領域１１０に対応する基板材料１０２の領域には、各々の逆ドープされたウェル１０３が設けられてもよく、そこに、対応する基板ダイオードが形成される。さらに、半導体デバイス１００は、例えば二酸化シリコンなどから構成され、基板材料１０２から半導体層１２１を分離する埋め込み絶縁層１０４を含む。
半導体層１２１は、早期製造段階において例示されているトランジスタ１３０などの複数の回路素子を形成するための実質的な結晶半導体材料であってもよく、例としては、シリコン、シリコン／ゲルマニウム、あるいは任意の他の適切なシリコンベース材料が挙げられる。図示しているように、トランジスタ１３０は、サイドウォール（この製造段階では、スペーサ１３２）が形成された各々のゲート電極１３１を含んでもよい。このスペーサは、拡張領域１３４を形成するための注入プロセスにおいて、所望のオフセットを設けるように設計されうる。さらに、トランジスタ１３０は、半導体層１２１に形成されたチャネル領域１３５からゲート電極１３１を分離するゲート絶縁層１３３を含む。さらに、この製造段階では、チャネル領域１３５にも供給される、ドーパント濃度が増加されたドーパント種が拡張領域１３４の近くに位置決めされる。そのような、ドーパント濃度が増加されたところはハロ領域１３６とも呼ばれ、トランジスタ素子１３０を完成させた後に所望の階段状のＰＮ接合を得ることができるように供給される。
さらに、第１デバイス領域１１０および第２デバイス領域１２０の特定の領域を画定するために、トレンチアイソレーションの形態で各々の絶縁構造１０５が設けられてもよい。ここでは便宜上、各々のトランジスタ１３０を側方向に境界づけている各々の絶縁構造１０５は、第２デバイス領域１２０には図示していない。第１デバイス領域１１０では、絶縁構造１０５により、埋め込み絶縁層１０４の各々の部位とあわせて基板材料１０２にまで、つまり、露出したウェル１０３にまで拡張されている各々の開口部１１１Ａ、１１１Ｂが画定されている。図１ａに図示する半導体デバイス１００を形成するためのプロセスフローは以下のプロセスを含みうる。基板１０１を供給し、基板材料１０２中にそれぞれのドープ領域、例えば、Ｎウェル１０３を画定後（これは、任意の注入シーケンスに基づいて実現されてもよい）、十分に確立されたフォトリソグラフィ、異方性エッチ、蒸着および平坦化技術を用いて絶縁構造１０５が形成される。第１デバイス領域１１０の絶縁構造１０５は、プロセスストラテジーに応じて、実質的に連続した絶縁部位として形成されてもよいし、初期の半導体層１２１の各々の半導体部分を露出してもよいことは分かるであろう。
次に、ゲート絶縁層１３３とゲート電極１３１とが高度な酸化および／または蒸着技術に基づいて形成され、続いて、ゲート電極材料が蒸着される。その後、これは、高度なリソグラフィおよび各々のエッチプロセスに基づいてパターニングされる。各々のゲート電極材料もまた第１デバイス領域１１０に供給されて、デバイス要件に従ってパターニングされてもよいことは分かるであろう。便宜上、イントラレベルの相互接続をするために用いられることのある、そのようなパターニングされたゲート電極材料はいずれも図１ａには示していない。次に、スペーサ１３２は、酸化および／あるいは蒸着技術に基づいて形成され、続いて、プレアモルファイゼーション注入、ハロ注入などの各々の注入プロセスが実行されてハロ領域１３６が形成される。各々の注入プロセスは、異なる導電型のトランジスタに対して別々に実行されてもよいことは分かるであろう。つまり、各々のレジストマスクを特定のイオン注入プロセスの前に供給して、不要なドーパント種が特定のトランジスタ素子中に導入されるのを防ぐようにしてもよい。例えば、ハロ注入の間に、ｐ型のドーパントがｎチャネルトランジスタのアクティブ領域に導入され、その間、各々のｐチャネルトランジスタはレジストマスクによって覆われる。
次に、拡張領域１３４を設けるために、スペーサ１３２がチャネル領域１３５に対して所望のオフセットを与えるようにする、さらなる注入シーケンスを実行してもよい。その後、開口部１１１Ａ、１１１Ｂは、半導体層１２１の材料をエッチスルーするためのレジストマスクを用いて、あるいは、これらの開口部が第１デバイス領域１１０内に実質的に連続する領域として形成されている場合には、絶縁構造１０５の材料をエッチスルーするためのレジストマスクを用いて、適切な異方性エッチ技術に基づいて形成されてもよい。さらに、対応するエッチプロセスは、埋め込み絶縁層１０４と露出しているＮウェル１０３の材料をエッチスルーするように設計される。図１ｂに、さらに次の製造段階における半導体デバイス１００の断面図を概略的に示す。トランジスタ１３０にはサイドウォールスペーサ構造１３６と、各々の深いドレインおよびソース領域１３７とが形成されていてもよい。同様に、各々のサイドウォール構造１１６内には、開口部１１１Ａと１１１Ｂとが形成され、さらに、対応する高濃度にドープされた領域１１７Ａ、１１７ＢがＮウェル１０３に形成されてもよい。
第１デバイス領域１１０に基板ダイオード構造を形成するプロセスに高度な互換性を与えるために、トランジスタ１３０のさらなるプロセスに対しては、共通のプロセスシーケンスで、第１デバイス領域１１０と第２デバイス領域１２０において各々の製造プロセスが実行される。従って、サイドウォールスペーサ構造１３６は十分に確立されたスペーサ技術に基づいて、つまり、適切な材料層あるいは積層を蒸着し、異方性エッチ技術により対応する層をパターニングすることにより、形成することができる。従って、開口部１１１Ａ、１１１Ｂ内にも層が蒸着され、これにより、異方性エッチプロセス後にサイドウォールスペーサ構造１１６が形成される。次に、対応するイオン注入シーケンスにより、深いドレインおよびソース領域１３７を形成することができる。
このイオン注入シーケンスでは、例えば、第２デバイス領域１２０のｐ型トランジスタが覆われ、さらに、開口部１１１Ｂも覆われて、ｎ型ドーパントが導入される。これにより、ｎチャネルトランジスタには深いドレインおよびソース領域１３７を形成することができ、さらに、領域１１７Ａを高濃度にドープすることができる。その後、ｐドーパント種に基づいて、対応する注入プロセスを実行してもよい。次に、各々のアニールシーケンスを実行して、ドーパントを活性化させ、さらに、ドレインおよびソース領域１３７と、高濃度にドープした領域１１７Ａ、１１７Ｂ中の、注入により生じた損傷を再結晶化させるようにしてもよい。
前述のように、いくつかのメカニズムを実装して、第２デバイス領域１２０のトランジスタの性能を向上するようにしてもよい。例えば、チャネル領域にさらに近接したドレインおよびソース領域１３７中に形成される対応の金属シリサイドを置くことで、各々のトランジスタ１３０の直列抵抗を小さくすることができる。従って、各々のシリサイデーションプロセスの前にスペーサ構造１３６を除去してもよく、シリサイデーションプロセス後に、応力誘電材料をチャネル領域にさらに近接して付加的に形成してもよい。図１ｃに、チャネル領域１３５に対して側方向のオフセットが少なくされた状態の各々のトランジスタ１３０に形成された各々の金属シリサイド領域１３８を備えた半導体デバイス１００を概略的に示す。同様に、各々の金属シリサイド領域１１８もまた、ドープ領域１１７Ａ、１１７Ｂに形成されてもよい。各々のシリサイデーションプロセスの前に、十分に確立されたエッチ技術に基づいてスペーサ構造１３６を除去してもよく、その際にスペーサ構造１１６も同様に除去される。
しかし、領域１１７ＢとＮウェル１０３とのＰＮ接合により画定される基板ダイオード１４０の特性は、ＰＮ接合近傍のドーパント濃度により実質的に決定されることから、スペーサ構造１１６を除去してから各々の金属シリサイド１１８を形成することは非常にクリティカルなものとなる。先行する製造シーケンスの間、領域１１７Ａと１１８Ｂとは埋め込み絶縁層１０４の対応する材料と一定量がオーバーラップしており、特に、対応のアニールプロセスの間にドーパントが拡散することにより、ｐドープ領域１１８Ｂにおいてオーバーラップしている。
しかし、金属シリサイド領域１１８はスペーサ構造１１６がない状態で形成されるので（図１ｂ参照）、埋め込み絶縁層１０４を備えた領域１１７Ｂのｐ型ドーパントの残りのオーバーラップ１１９のために、シリサイデーションプロセスに対して与えられるプロセスマージンは非常に少なく、これにより、金属シリサイドが軽濃度にｎドープされたウェル１０３に移動することにより、各々のＰＮ接合がショートさえしてしまう。このような対応するショートが起こらなかった場合でも、結果としてもたらされるＰＮ接合の特性は、それでもシリサイデーションプロセスのプロセス特性に非常に依存している。その理由は、領域１１９のＰＮ接合に対する各々の金属シリサイド領域１１８の距離は変化し、これにより、対応するダイオード特性にも影響を及ぼしてしまうからである。
さらに、耐火金属の蒸着を必要としうるシリサイデーションプロセスの間に、一般的には洗浄プロセスが実行される。これは、開口部１１１Ａ、１１１Ｂの対応するサイドウォールに損傷を及ぼすおそれのあるプロセスである。従って、場合によっては、領域１１９において、ｐドープ領域１１７Ｂと層１０４の対応する絶縁材料において、オーバーラップ部分がさらに減らされてしまう。従って、トランジスタ１３０の性能を強化するための対応のプロセスシーケンスが実行される場合に、非常に少ないプロセスマージンに基づいて基板ダイオード１４０を形成しなければならない。
基板ダイオード１４０の挙動は、Ｎウェル１０３と領域１１７Ｂにより画定されるＰＮ接合により実質的に定義されるために、領域１１７Ａにおいて対応して「ショート」することはそれほどクリティカルではない。従って、トランジスタ１３０の直列抵抗を小さくし、さらに、例えば窒化シリコン層の形態で、応力誘電層１３９を近接して形成することにより得られるパフォーマンスゲインは、基板ダイオードの信頼性を犠牲にすることで得られる。その結果、基板ダイオード１４０を形成するための従来のプロセス技術は、高性能のトランジスタ素子の形成におけるプロセスの変化に対して、プロセスマージンが少なくなる点を問題としている。本発明は、上述した問題点を回避するか、上述した問題点の少なくとも１つ以上の影響を減らすことのできる各種の方法に関する。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。概して、本発明はＳＯＩデバイスに基板ダイオードを形成するための技術に関するものであり、各々のトランジスタ素子を形成するためのプロセスストラテジーとの高度な互換性を維持することができる一方で、それでも、トランジスタの性能を向上させるメカニズムを実装する際にプロセスマージンを増加することができる。
ある態様では、基板ダイオードの各々の開口部を形成するためのプロセスと、各々のトランジスタ素子の製造シーケンスとを適切に調整して、各々のパフォーマンス強化手段へのダイオード特性の依存度を下げるようにして、プロセスの安定性を強化し、さらに、ダイオード特性の安定性を強化することができる。全体のプロセスフローにおける、基板ダイオードの製造プロセスが開始されてトランジスタデバイスの製造プロセスと同時に進行する時点を適切に定めることで、前述したように、従来のストラテジーに対して実質的にプロセスステップを追加せずに済む。従って、スループットが低下しないようにし、それでも基板ダイオードを形成する間のプロセスマージンが増加することで、生産歩留まりを増加させることができる。他の態様では、他のデバイス領域に影響を及ぼすことなく、十分に確立されたプロセス技術を用いて、各々のダイオード開口部内に付加的なオフセットを設けてもよい。これにより、この場合もまた、プロセスを必要以上に複雑にすることなく、プロセスのロバスト性とトランジスタの性能とを著しく向上させることができる。
本文に開示された１つの例示的技術において、ＳＯＩデバイスの第１デバイス領域に第１開口部と第２開口部が形成される一方で、第２デバイスが覆われる。その際に、第１開口部と第２開口部とは、埋め込み絶縁層を通って結晶性基板材料にまで拡張されており、一方で、第２デバイス領域には、各々が拡張領域を含む第１トランジスタと第２トランジスタとが形成されている。さらに、上記方法において、第１トランジスタにドレインおよびソース領域が形成されるとともに、第１開口部により露出されている結晶性基板材料に第１ドープ領域が形成される。その際に、ドレインおよびソース領域と第１ドープ領域とは共通の第１ドレイン／ソース注入プロセスで形成される。さらに、共通の第２ドレイン／ソース注入プロセスで、第２トランジスタにドレインおよびソース領域が、第２開口部により露出されている結晶性基板材料に第２ドープ領域が形成される。最後に、第１および第２トランジスタと第１および第２ドープ領域に金属シリサイドが形成される。
本文に開示された他の例示的技術において、ＳＯＩデバイスの第１デバイス領域に設けられた第１開口部にスペーサ層が形成され、さらに、第２デバイス領域に形成された第１トランジスタ上方にスペーサ層が形成される。その際に、第１開口部は埋め込み絶縁層を通って結晶性基板材料にまで拡張する。その後、第１開口部のサイドウォール部にスペーサ素子が形成され、一方で、第１トランジスタ上方からスペーサ層が除去される。最後に、第１トランジスタに、および、スペーサ素子が形成された第１開口部により露出された結晶性基板材料に金属シリサイドが形成される。本文に開示されたさらに他の例示的技術において、基板ダイオードの第１開口部および第２開口部が形成される。その際に、第１および第２開口部は、結晶性基板材料を結晶性半導体層から分離している埋め込み絶縁層まで拡張する。半導体層に形成されたトランジスタのドレインおよびソース領域を形成するために実行される少なくとも１つの注入プロセスシーケンスの間に、第１および第２開口部を通ってイオン種が結晶性基板材料中に注入される。さらに、第１および第２開口部中にオフセットスペーサが局所的に形成されるとともに、このオフセットスペーサに基づいて、第１および第２開口部において、ドープされた結晶性基板材料に金属シリサイドが形成される。
図１ａ〜１ｃ：各々の電界効果トランジスタのトランジスタ性能を強化するための製造技術に従って基板ダイオードが形成される、各種の製造段階におけるＳＯＩデバイスの概略的断面図。図２ａ〜２ｅ：例示的実施形態に従いトランジスタの性能を向上させる一方で、基板ダイオードに対してのプロセスマージンを増加させる製造技術により、基板ダイオードを形成する際の各種の製造段階におけるＳＯＩデバイスの概略的断面図。図３ａ〜３ｆ：さらなる例示的実施形態に従い犠牲スペーサ素子に基づいて基板ダイオードが形成される、各種の製造段階におけるＳＯＩデバイスの概略的断面図。
本発明は添付の図面とともに以下の記載を参照することで理解することができる、図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、高度なＳＯＩデバイスにおいて基板ダイオードを製造するための技術に関するものであって、トランジスタ素子を製造するためのプロセスフローで基板ダイオードに対する製造シーケンスを適切に開始することにより、および／あるいは、トランジスタ構造を形成するためのデバイス領域において製造シーケンスに必要以上に影響を与えないオフセットスペーサなどの付加的な設計を設けることにより、プロセスのロバスト性を向上することができる。これにより、最新のＳＯＩデバイスのトランジスタ性能を強化するための製造シーケンスにおいて必要とされる変更あるいは調整は、各々のダイオード特性にはあまり影響を及ぼさないものとなるであろう。
従って、各々の基板ダイオードの感知挙動に著しい影響を及ぼすことなく、各々のプロセスフローが実質的に改善され、これにより、高度な集積回路の設計および製造においてフレキシビリティを高めることができる。これにより、本発明のある態様では、基板ダイオードおよび各々のトランジスタ素子におけるシリサイデーションプロセスは、一般の製造シーケンスとして実行されるものの、クリティカルなデバイス領域から対応するシリサイドオフセットに対して相互に実効的に分離される。これにより、トランジスタデバイス中の直列抵抗を実効的に低下させ、さらに、基板ダイオードのＰＮ接合をショートさせるリスクを減らしつつ、応力転送メカニズムを強化する可能性が与えられる。ある例示的実施形態では、各々の金属シリサイド領域を形成する際の対応するロバスト性は、従来のストラテジーと比べると、どのような付加的なプロセスも実質的に必要とせずに、実効的なプロセスフローに基づいて実現することができる。従って、プロセスは実質的にさらに複雑にはされない。さらに他の例示的実施形態では、各々のオフセットスペーサは、いずれの適切な製造段階での基板ダイオードに設けられてもよく、一方で、トランジスタ構造には実質的に影響を及ぼさない。対応するオフセットスペーサは、十分に確立された技術に基づいて形成される。これにより、ＳＯＩデバイスに基板ダイオードを形成する際のプロセスのロバスト性を強化するためのその他の、一般にはより複雑なプロセスストラテジーを回避できる可能性が与えられる。
この場合、さらに、製造コストを抑えることができる。図２ａに、少なくとも部分的にＳＯＩ構造を含む半導体デバイス２００の概略的断面図を示す。つまり、半導体デバイス２００は、少なくともその実質的な部分において、基板２０１を含む。該基板上には、実質的な結晶性基板材料２０２が形成されている。該基板材料２０２はシリコンベース材料、つまり、金属シリサイドを形成することができる実質量のシリコンを含む材料、であってよい。さらに、二酸化シリコン層などの埋め込み絶縁層２０４や他のいずれの適切な材料を基板材料２０２の上方に形成して、基板材料２０２からシリコンベースの半導体層２２１を分離するようにしてもよい。したがって、半導体層２２１は、埋め込み絶縁層２０４および基板材料２０２と組み合わせて、初期の製造段階ではＳＯＩ構造であってもよい。一方で、デバイス２００の他のデバイス領域では、デバイス要件に応じて実質的なバルクのような構造を設けることができることは分かるであろう。半導体デバイス２００は、第１デバイス領域２１０および第２デバイス領域２２０をさらに含む。デバイス領域２１０とその上方には対応の基板ダイオードが形成ることになっており、第２デバイス領域２２０は電界効果トランジスタなどの複数の回路素子を含む。
図２ａでは便宜上、単一のトランジスタ２３０を例示している。トランジスタ２３０は、各々のゲート絶縁層２３３上に形成されたゲート電極２３１を含む。ゲート絶縁層２３３は、半導体層２２１に形成されたチャネル領域２３５からゲート電極２３１を分離している。さらに、各々の拡張領域２３４は、層２２１内に形成され、サイドウォールスペーサ構造２３６はゲート電極２３１のサイドウォールに形成される。スペーサ構造２３６は、半導体層２２１に各々の深いドレインおよびソース領域を形成するために、後続の段階で実行されるさらなるイオン注入プロセスに対して、所望の側方向のオフセットを設けることができるように設計される。スペーサ構造２３６は、複数の個々のスペーサ素子を含む。これらは、非常に高度な側方向のドーパントプロファイルが求められる場合は、各々の注入プロセスですでに断続的に形成されている。１つの例示的実施形態では、スペーサ構造２３６は、任意の後続のアニールプロセスおよびこれに関連づけられる対応のドーパント拡散を除いて、最終的に所望するドーパントプロファイルを画定するための最終的な注入シーケンスに求められる構造であってもよい。
さらに、第２デバイス領域２２０内では、デバイス要件に従って導電型の異なるトランジスタ素子などの各々のアクティブ領域との境界を設けるために、絶縁構造２０５を設けてもよい。便宜上、第１デバイス領域２１０と第２デバイス領域２２０とを分離するために、垂直方向の境界として機能しうる、単一の絶縁構造２０５を図示している。さらに、図示している製造段階では、エッチマスク２０６が設けられて第２デバイス領域２２０が覆われ、一方で、第１デバイス領域２１０の各々の領域が露出される。第１デバイス領域では、基板ダイオードを形成すべく、基板材料２０２を露出するように開口部が形成される。図示している実施形態では、第１デバイス領域２１０に対応する基板材料２０２に各々のＮウェルが設けられてもよい。よって、図２ａに示す実施形態では、トランジスタ２３０は、ドレインおよびソース領域を画定するスペーサ構造２３６がすでに存在している製造段階で形成される。
一方で、第１デバイス領域２１０の対応の基板材料２０２は、第１デバイス領域２１０において実質的に連続した部位として供給されている場合は、埋め込み絶縁層２０４および半導体層２２１、あるいは、絶縁構造２０５により保護される。図２ａに示す半導体デバイス２００を形成するための一般的なプロセスフローは以下のプロセスを含みうる。十分に確立された技術に従ってＮウェル領域２０３が形成されうる。その後、例えば図１ａに示すような半導体デバイス１００に関して説明しているような適切なプロセス技術に基づいて、あるいはいずれの他の適切なプロセスストラテジーに基づいて、第２デバイス領域２２０に、トランジスタ２３０などの回路素子が形成される。つまり、例えば絶縁構造２０５の形成後に、半導体層２２０に適切なドーパントプロファイルを形成し、しきい値電圧などの特定のトランジスタ特性を調整するようにしてもよい。
次に、各々の周知のプロセスストラテジーに従ってゲート電極２３１、ゲート絶縁層２３３、および各々のオフセットスペーサ構造を形成し、その後、図１ａに関して説明しているようなハロ注入、前アモルファス化注入などを含む注入シーケンス、および、拡張領域２３４を形成するための、最終的な各々の注入プロセスを実行してもよい。前述のように、ハロ注入と拡張注入とは、第２デバイス領域２２０に形成される各種のトランジスタ型に所望のドーパント種を供給するための特定のマスキング法に従って実行されなければならない。その後、適切なエッチストップ層を蒸着し、次にスペーサ層を蒸着して、スペーサ構造２３６が形成されてもよい。続いて、スペーサ構造には、各々のサイドウォールスペーサを形成することができるように、異方性エッチがなされる。構造２３６には２つあるいはそれ以上の個々のスペーサ素子が形成され、必要に応じて複雑なドーパントプロファイルを形成するために、各々の注入プロセスを断続的に実行してもよいことは分かるであろう。
次に、フォトリソグラフィに基づいてマスク２０６が形成される。これにより、層２２１の一部が露出され、第１デバイス領域２１０の基板材料２０２にまで拡張する各々の開口部が形成される。次に、デバイス２００はエッチプロセス２０７にさらされる。これは、層２２１をエッチスルーするための、あるいは、層２２１が、絶縁構造２０５を形成するための対応するプロセスシーケンスにおいて絶縁材料によって置換されている場合に、絶縁構造２０５をエッチスルーするための適切なエッチ化学物質に基づいて実行されてもよい。さらに、エッチプロセス２０７は、Ｎウェル２０３の各々の部位を最終的に露出するように埋め込み絶縁層２０４をエッチスルーするように設計されてもよく（図２ｂ参照）、これにより、基板材料２０２、つまりＮウェル２０３に基板ダイオードを形成するためのプロセスシーケンスが準備あるいは開始される。図２ｂに、さらに次の製造段階における半導体デバイス２００を概略的に示す。第１デバイス領域２１０には各々の開口部２１１Ａおよび２１１Ｂが形成され、各々の基板ダイオードを形成するための基板材料２０２を露出するようにする。
さらに、この製造段階では、各々の注入マスク２０８ｐが供給される。この注入マスク２０８ｐは、第２デバイス領域２２０の一部、つまりトランジスタ２３０をイオン注入プロセス２０９ｐにさらし、各々のドレインおよびソース領域２３７を形成するために必要とされるドーパント種を導入するようにするものである。図示している例示的実施形態では、トランジスタ２３０がｐチャネルトランジスタの場合は、注入プロセス２０９ｐにおいてホウ素などのｐ型ドーパントが導入される。注入プロセス２０９ｐにおいては、さらに各々のドーパント種が露出した基板材料２０２に導入される。これにより各々の高濃度にドープした領域２１７Ｂが形成される。典型的には、注入プロセス２０９ｐは、ドレインおよびソース領域２３７に対して所望のドーパントプロファイルを得るように設計される。ここでは、プレアモルファイゼーションなどのいずれの先行する注入プロセスにより、サイドウォールスペーサ構造２３６に基づいて、適度にシャープなプロファイルを得ることができる。ここでは、モデラートに、いわゆる中程度に階段形にされたＰＮ接合により、デバイス２３０の制御性と駆動電流能力とが高めることができるので、このシャープなプロファイルは、トランジスタの性能を高めるという点において非常に望ましい。
その一方で、開口部２１１Ｂにおいて露出した基板材料２０２の結晶品質が高いことから、特にホウ素が検討される場合に、入射イオンが側方向に著しくそれてしまい、これにより、ドーパントが著しく側方向に分散してしまう。その場合に、図１ａ〜１ｃに関して説明しているような従来のアプローチ法で設けられるようなサイドウォールスペーサがないことにより、矢印２０９に示すように、開口部２１１Ｂの対応するサイドウォール部分の下方に対応するドーパント種がさらに側方向に位置決めされる。
図２ｃに、後続する注入プロセス２０９ｎの間の半導体デバイス２００を概略的に示す。このプロセスは、トランジスタ２３０などのｐ型トランジスタを覆い、ｎ型トランジスタ（図示せず）を露出し、さらに開口部２１１Ａを露出しうる、さらなるレジストマスク２０８ｎに基づいて実行される。これにより、Ｎウェル２０３内に、対応する高濃度にドープされた領域２１７Ａが形成される。
図２ｄに、ドーパント種をアクティブにし、注入により生じた損傷を再結晶化するために実行されるアニールプロセス２５０の間の半導体デバイス２００を概略的に示す。例えば、アニールプロセス２５０により、特に領域２１８Ｂのｐ型ドーパントのドーパントがさらに拡散してしまう。その理由は、一般的に、ホウ素の拡散性はｎドーパント種よりも高いからである。アニールプロセス２５０の間、ドレインおよびソース領域２３７における対応するドーパント拡散は、領域２１７Ｂと比べると著しく抑えられる。その理由は、領域２３７の結晶材料が非常に損傷しているか、さらに実質的にアモルファス化した状態であるからである。その一方で、実質的にあまり損傷を受けていない領域２１７Ｂの結晶材料において、拡散活動が望ましく増加することで、矢印２５１に示すように、埋め込み絶縁層２０４の絶縁材料とのオーバーラップ度を高めることができる。これにより、トランジスタ２３０において、適度にシャープなＰＮ接合が維持され、その一方で、Ｎウェル２０３と領域２１７Ｂとの間の対応するドーパント傾斜が小さくされる。
その結果、ダイオード特性が強化されるとともに、さらに、後続の製造プロセスにおいてのプロセスの変化に対するロバスト性が強化される。アニールプロセス２５０は、レーザベースあるいはフラッシュライトベースのシステムにより生成される、放射パルスに基づいた高度な技術を含むことは分かるであろう。これにより、そのような方法において、ドーパントの拡散を著しく抑えることができるか、あるいは実質的に完全になくすことができ、その結果、デバイス２３０のトランジスタ特性をさらに強化することができる。この場合、領域２１７Ｂの対応する拡散活動もまた著しく抑えられるか、なくされる。しかし、先行する注入プロセス２０９ｐにおいてドーパント種が対応する側方向へ分散することにより、それでも、プロセスのロバスト性に対して著しく向上する。
他の例示的実施形態では、対応する高度なアニールプロセスは、領域２１７Ｂ中のドーパントを効率的に拡散させることのできる、適度に低温で実行されるアニールプロセスに先行して行われ、一方で、実質的にアモルファス化されたドレインおよびソース領域２３７において、どのような著しい拡散活動も実質的に抑えることができる。図２ｅに、さらに次の製造段階における半導体デバイス２００を概略的に示す。図２ｅに例示する実施形態では、領域２１７ＢとＮウェル２０３により形成されるＰＮ接合により基板ダイオード２４０が画定され、一方で、領域２１７Ａはダイオード２４０の接触領域として実質的に機能しうる。さらに、各々の金属シリサイド領域２１８はダイオード２４０に設けられ、さらに、各々の金属シリサイド領域２３８もまた、トランジスタデバイス２３０に形成されてもよい。例示的実施形態では、ドレインおよびソース領域２３７中の金属シリサイド領域２３８は、チャネル領域２３５に対するオフセットを少なくした状態で形成される。これは、デバイス１００に関しても同様に説明しているように、各々のスペーサ構造２３６を除去することで実現することができる。
つまり、窒化シリコンから構成されうるスペーサ構造２３６は、例えば二酸化シリコンから構成され、さらに、ゲート電極２３１のサイドウォール部分を少なくとも覆う、対応するライナ材料（図示せず）に対応して選択的に除去されてもよい。対応する高選択性のエッチプロセスの間、開口部２１７Ａ、２１１Ｂの対応するサイドウォールは、二酸化シリコンから形成される場合に、高エッチ選択性を示しうる。よって、領域２１７Ｂの対応のオーバーラップ２１９を実質的に保持することができる。耐火金属を蒸着する前の後続の洗浄プロセスでは、増加したオーバーラップ２１９により、さらに、開口部２１１Ｂのサイドウォールの浸食に対するプロセスマージンが十分に与えられる。これにより、金属シリサイド領域２１８は、領域２１９中のドーパント濃度に悪影響を及ぼす可能性を著しく抑えた状態で形成され、その結果、領域２１７ＢのＰＮ接合を対応してショートさせることなく、ダイオード特性の安定性を高めることができる。したがって、基板ダイオード２４０の特性は、シリサイデーションプロセスの間のどのようなプロセスの変化にも関係なく、相対的に安定した状態を保つことができる。その後、トランジスタ２３０の性能をさらに強化すべく、応力のかけられたコンタクトエッチストップ層などの高応力誘電材料を蒸着することなどにより、さらなるプロセスを継続してもよい。
例えば、図１ｃに関して説明しているような高固有圧縮応力の誘電層をトランジスタ２３０の上方に形成してもよく、一方で、各々のｎチャネルトランジスタ（図示せず）上方には、対応する、高引張応力の誘電材料を形成してもよい。このために、所望のタイプおよび大きさの固有応力を与える、適切に選択されたプロセスパラメータに基づいて窒化シリコン層を蒸着してもよく、その際に、様々なタイプのトランジスタにわたって各種の誘電材料を選択的に形成するために適切なパターニング法を用いることができる。したがって、上述のプロセスフローは、従来のストラテジーとの高い互換性を示し、さらに、どのような付加的なプロセスがなくても実行することもでき、それでも各々のシリサイデーション法からダイオード特性を高度に分離することができる。
図３ａ〜３ｆに関して、さらなる例示的実施形態を以下に記載する。ここでは、トランジスタデバイスの製造シーケンスに実質的に影響を及ぼすことなく、さらなるスペーサ素子に基づいて、基板ダイオードのＰＮ接合に対して金属シリサイド領域のオフセットを増加することができる。図３ａに、少なくとも一部がＳＯＩ構造である半導体デバイス３００を概略的に示す。よって、デバイス３００は、少なくとも第２デバイス領域３２０において基板３０１、基板材料３０２、埋め込み絶縁層３０４、および半導体層３２１を含み、一方で第１デバイス領域３１０は各々の開口部３１１Ａ、３１１Ｂを含みうる。第２デバイス領域３２０は、第１トランジスタ３３０Ａおよび第２トランジスタ３３０Ｂなどの複数の回路素子を含む。これらは導電型の異なるトランジスタであってもよい。例えば、トランジスタ３３０Ａ、３３０Ｂは、各々の絶縁構造３０５により側方向に分離されてもよく、この絶縁構造は、第１デバイス領域３１０にも設けることもできる。さらに、この製造段階では、トランジスタ３３０Ａ、３３０Ｂには、各々のドレインおよびソース領域３３７が形成されており、さらに、基板３０２には、各々が同じように高濃度ドープされた領域３１７Ａ、３１７Ｂが形成される。該基板３０２には、さらに、各々のウェル領域３０３が含まれうる。これまでに説明した構成要素に対しては、デバイス２００に関してすでに説明したものと同様の基準を適用することは分かるであろう。
さらに、この製造段階では、デバイス３００は開口部３１１Ａ、３１１Ｂ内および第２デバイス領域、つまり、トランジスタ３３０Ａ、３３０Ｂ上方に共形に形成されたスペーサ層３６０を有することができる。さらに、スペーサ層３６０の下方にはエッチストップ層が共形に形成されてもよい。層３６０と３６１とは、これら２層間に高度なエッチ選択性を十分に得ることができるのであれば、窒化シリコン、二酸化シリコンなどの任意の適切な材料で形成されてもよい。半導体デバイス３００は、以下のプロセスに基づいて形成されてもよい。例えばデバイス２００に関して説明したような製造シーケンスに基づいて、トランジスタ３３０Ａ、３３０Ｂおよび開口部３１１Ａ、３１１Ｂを形成することができる。つまり、ドレインおよびソース領域３３７を画定するために用いられる各々のサイドウォールスペーサ構造３３６を形成後に開口部３１１Ａ、３１１Ｂを形成してもよく、これにより、開口部３１１Ａ、３１１Ｂのサイドウォールにスペーサが形成されるのを回避することができる。
図３ｄ〜３ｆに関して以下に説明しているように、他の実施形態では、積層３６０、３６１を蒸着する前に、開口部３１１Ａ、３１１Ｂにさらに各々のサイドウォールスペーサを設けてもよい。製造技術に関しては、デバイス２００を参照することができる。従って、トランジスタ３３０Ａ、３３０Ｂのドレインおよびソース領域３３７を形成するための各々の注入シーケンスにおいて、各々のドープされた領域３１７Ａ、３１７Ｂが形成されうる。エッチストップ層３６１は、例えばプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）に基づいて、あるいは、いずれの他の適切な蒸着技術に基づいて、蒸着されてもよい。次に、例えばＰＥＣＶＤによりスペーサ層３６０が蒸着されてもよく、その際に、スペーサ構造３３６を形成する場合にも適用されるものと同様のプロセスレシピを用いてもよい。その後、デバイス３００はエッチストップ層３６１に対して高エッチ選択性を示すエッチ化学物質に基づいて、異方性エッチプロセス３６２にさらされる。例えば、十分に確立されたエッチレシピは窒化シリコンおよび二酸化シリコンに利用可能である。
まず、異方性エッチプロセス３６２により、各々のスペーサエッチプロセスと同様に、水平面部分の層３６０の材料が除去される。その際に第２デバイス領域３２０の垂直方向の材料残留物をさらに除去するように、プロセス３６２を継続して行ってもよい。開口部３１１Ａ、３１１Ｂと、対応するゲート電極３３１との高さ寸法が著しく違うために、層３６０が第２デバイス領域３２０から実質的に完全に除去された後であっても、開口部３１１Ａ、３１１Ｂ内のサイドウォール部分において、層３６０の材料の大部分が依然として残ったままの状態でありうる。その後、開口部３１１Ａ、３１１Ｂ内の他の部分に著しい影響を及ぼすことなく、ウェット化学エッチレシピに基づいて層３６０のどのような細かな残留物であっても除去することができる。図３ｂに、上述のエッチプロセス３６２後の半導体デバイス３００を概略的に示す。従って、開口部３１１Ａ、３１１Ｂ内に各々のオフセットあるいは犠牲スペーサ３６０Ｓが設けられ、これにより、各々の開口部の底部における幅が縮小される。次に、デバイスストラテジーに応じて、例えばいずれの適切なウェット化学プロセスやドライエッチプロセスに基づいて、エッチストップ層３６１が除去されてもよい。
図３ｃに、さらに次の製造段階における半導体デバイス３００を概略的に示す。ここでは、開口部３１１Ａ、３１１Ｂに各々の金属シリサイド領域３１８が形成され、一方で、トランジスタ３３０Ａ、３３０Ｂに各々の金属シリサイド領域３３８が形成される。付加的なオフセットスペーサ３６０Ｓのおかげで各々のオフセットが増加し（３１８Ｂ、３１８Ａ）、これにより、プロセスのいずれの適用および変更に対してもダイオード特性の安定性を著しく高めることができる。図３ｄに、さらなる例示的実施形態に従う半導体デバイス３００を概略的に示す。これらの実施形態では、各々の開口部３１１Ａ、３１１Ｂのサイドウォールにサイドウォールスペーサ構造３１６が形成されうる。その際に、サイドウォールスペーサ構造３１６は、第１デバイス領域３２０のスペーサ構造３３６に従い形成されてもよい。つまり、開口部３１１Ａ、３１１Ｂは、例えば従来のプロセスフローを参照する場合にデバイス１００に関して説明しているようなトランジスタ３３０Ａ、３３０Ｂに対して各々の拡張領域を形成後などに、任意の適切な製造段階においてすでに形成されていてもよい。
他の例示的実施形態では、ドーパント領域３１７Ａ、３１７Ｂにおいて、より顕著なドーパント濃度傾斜が所望されれば、対応する拡張注入を行う前に開口部３１１Ａ、３１１Ｂがすでに形成されていてもよい。例えば、開口部３１１Ａ、３１１Ｂを形成後に各々の拡張注入を行い、これにより、開口部３１１Ａ、３１１Ｂのサイドウォールに近接して対応するドーパント濃度を蒸着するようにしてもよい。その後、ドレインおよびソース領域３３７に高度なドーパントプロファイルが求められる場合は、スペーサ構造３１６と３３６とは、中間のドーパント注入も含みうる共通の製造シーケンスで形成されてもよい。このようにして、サイドウォールから領域３１７Ａ，３１７Ｂに向かって側方向に増加したドーパント傾斜を得ることができる。その後、前述のように、スペーサ層３６０とエッチストップ層３６１とが蒸着されるとともに、これらは前述のように、エッチプロセス３６２に基づいて除去されうる。
図３ｅに、エッチプロセス３６２後の半導体デバイス３００を概略的に示す。ここでは、層３６０は第２デバイス領域上方から実質的に完全に除去され、この結果、オフセットスペーサ３６０Ｓが形成される。従って、後続のシリサイデーションプロセスの間、スペーサ３６０Ｓは任意のプロセスの変化に対して付加的なプロセスマージンを与え、その一方で、付加的な、側方向のドーパント傾斜により、基板ダイオード３４０のダイオード特性が強化される。いずれのアニールプロセスに対して、デバイス２００に対してすでに説明したものと同様の基準を適用することは分かるであろう。つまり、著しいドーパント拡散を抑えることのできる高度なアニール技術が用いられる。従って、この場合、付加的なスペーサ３６０Ｓにより、それでも領域３１７Ａ、３１７Ｂにおいて、ドレインおよびソース領域３３７よりもさらに顕著な所望のドーパント傾斜プロファイルが形成される。その理由は、対応する注入種は、前述のように、第２デバイス領域３２０中の実質的にアモルファス化した材料よりも、実質的に結晶化した材料中に導入されるからである。
エッチストップ層３６１を除去後、前述のように各々の金属シリサイドを形成することにより、さらなる処理を継続してもよい。他の例示的実施形態では、第２デバイス領域３２０のスペーサ構造３３６は、シリサイデーションシーケンスの前に除去される。その際に、スペーサ３６０Ｓもまた除去される一方で、それでも少なくとも部分的に、先行して形成されたスペーサ３１６は保持される。従って、この場合もまた、対応する金属シリサイド領域のオフセットを十分に維持でき、それでも、デバイス２００に関しても説明しているように、対応する金属シリサイド領域のオフセットが少なくされるために、トランジスタ３３０Ａ、３３０Ｂにおいて直列抵抗を減らすことができる。図３ｆに、さらに別の例示的実施形態に従う半導体デバイス３００を概略的に示す。ここでは、サイドウォールスペーサ構造３３６に対して適度に高いエッチ選択性を示すことができるように、適切な材料組成に基づいてオフセットスペーサ３６０Ｓが設けられてもよい。例えば、スペーサ３６０Ｓは、二酸化シリコンから構成され、エッチストップ層、つまり、その残留物３６１は、窒化シリコン材料の形態で供給されてもよい。これにより、スペーサ３６０Ｓを形成する間、二酸化シリコン材料は、第２デバイス領域３２０のサイドウォールスペーサ構造３３６に実質的に影響を及ぼすことなく、層３６１に対して選択的に除去することができる。
その後、シリサイデーションプロセスの前に、トランジスタの性能を強化すべく、スペーサ構造３３６が除去される。その際に、スペーサ３６０Ｓは、スペーサ３３６の除去の間の各々のエッチ選択性により、実質的に保持されうる。その結果、後続のシリサイデーションプロセスの間、トランジスタ３３０Ａ、３３０Ｂのチャネル領域に近接して、対応の金属シリサイド領域を位置決めしつつ、領域３１７Ａ、３１７Ｂでは、所望の高いオフセットを得ることができる。その後、例えば応力のかけられたオーバー層をトランジスタ素子３３０Ａ、３３０Ｂの上方に追加することにより、さらなる処理を継続してもよく、これにより、全体のトランジスタの性能をさらに強化することができる。その結果、本文に開示されている発明は、トランジスタの性能を強化するための各々の製造ストラテジーがダイオード特性に実質的にマイナスの影響を及ぼし得ないという点において、半導体デバイスのＳＯＩ部分に形成された基板ダイオードの特性の安定性を強化し、さらにプロセスのロバスト性を高める技術を提供する。
ある形態では、基板ダイオードの各々の開口部は、ドレインおよびソース領域を形成する最後の注入の直前に形成され、これにより、基板ダイオード中の側方向のドーパントの分散を増加させ、したがって、プロセスのロバスト性が高まる。一方で他の態様では、付加的に、あるいは代替的に、トランジスタ構造に実質的に影響を及ぼしえないオフセットスペーサが設けられる。これにより、トランジスタの性能向上を目的としたプロセスを、更にプロセスを複雑にすることなく、また、潜在的なスループットおよび歩留まりの損失を生じさせることなく、容易に適応することができる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。

Claims (5)

  1. ＳＯＩ基板（２０１、３０１）の第１デバイス領域（２１０、３１０）に第１開口部（２１１Ｂ、３１１Ｂ）と第２開口部（２１１Ａ、３１１Ａ）とを形成する一方で第２デバイス領域（２２０、３２０）を覆うステップを含み、前記第１開口部（２１１Ｂ、３１１Ｂ）と第２開口部（２１１Ａ、３１１Ａ）とは、埋め込み絶縁層（２０４、３０４）を通って結晶性基板材料（２０２、３０２）にまで拡張されており、前記第２デバイス領域（２２０、３２０）には第１トランジスタ（２３０、３３０Ｂ）と第２トランジスタ（３３０Ａ）とが形成されて各々拡張領域（２３４）を備えるものとなっており、さらに、前記第１および第２開口部（２１１Ａ、２１１Ｂ、３１１Ａ、３１１Ｂ）を形成する前に、前記第１および第２トランジスタ（２３０、３３０、３３０Ｂ）のゲート電極（２３１）のサイドウォールに形成されたサイドウォールスペーサ（２３６、３３６）を含むものであって、
    前記第１トランジスタ（２３０、３３０Ｂ）にドレインおよびソース領域（２３７、３３７）を、さらに、前記第１開口部（２１１Ｂ、３１１Ｂ）により露出された前記第１結晶性基板材料（２０２、３０２）に第１ドープ領域（２１７Ｂ、３１７Ｂ）を共通の第１ドレイン／ソース注入プロセス（２０９ｐ）で形成するステップと、
    前記第２トランジスタ（３３０Ａ）へのドレインおよびソース領域（３３７）の形成と、前記第２開口部（２１１Ａ、３１１Ａ）により露出された前記結晶性基板材料（２０２、３０２）への第２ドープ領域（２１７Ａ、３１７Ａ）の形成と、を共通の第２ドレイン／ソース注入プロセス（２０９ｎ）で行うステップと、
    前記共通の第１ドレイン／ソース注入プロセス（２０９ｐ）および前記共通の第２ドレイン／ソース注入プロセス（２０９ｎ）の後に前記第１開口部（２１１Ｂ、３１１Ｂ）および前記第２開口部（２１１Ａ、３１１Ａ）のサイドウォールに第１スペーサ素子（３６０Ｓ）を形成し、前記第１開口部（２１１Ｂ、３１１Ｂ）および前記第１トランジスタ（２３０、３３０Ｂ）に対してさらなる共通のドレイン／ソース注入プロセスを行い、前記第２開口部（２１１Ａ、３１１Ａ）および前記第２トランジスタ（３３０Ａ）に対してさらなる共通のドレイン／ソース注入プロセスを行うステップと、
    前記第１および第２トランジスタ（２３０、３３０Ａ、３３０Ｂ）と、前記第１および第２ドープ領域（２１７Ａ、３１７Ａ、２１７Ｂ、３１７Ｂ）と、に金属シリサイド（２３８、２１８、３１８）を形成するステップと、を含む方法。
  2. 前記ドレインおよびソース領域（２３７、３３７）と、前記第１および第２ドープ領域（２１７Ａ、３１７Ａ、２１７Ｂ、３１７Ｂ）と、を前記金属シリサイド（２３８、２１８、３１８）を形成する前にアニールするステップをさらに含む、請求項１記載の方法。
  3. 前記金属シリサイド（２３８）を形成する前に前記サイドウォールスペーサ（２３６、３３６）を除去するステップをさらに含む、請求項１記載の方法。
  4. 前記共通の第１および第２ドレイン／ソース注入プロセス（２０９ｐ、２０９ｎ）後に、前記第１および第２開口部（３１１Ａ、３１１Ｂ）のサイドウォールにスペーサ素子（３６０Ｓ）を形成するステップと、
    前記第１開口部（２１１Ｂ、３１１Ｂ）と前記第１トランジスタ（２３０、３３０Ｂ）に対してさらなる共通のドレイン／ソース注入プロセスを実行するとともに、前記第２開口部（２１１Ａ、３１１Ａ）と前記第２トランジスタ（３３０Ａ）に対してさらなる共通のドレイン／ソース注入プロセスを実行するステップをさらに含む、請求項１記載の方法。
  5. 前記金属シリサイド（３１８）を形成する前に、前記第１および第２開口部（３１１Ａ、３１１Ｂ）のサイドウォールにスペーサ素子（３６０Ｓ）を形成するステップをさらに含む、請求項１記載の方法。
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