CN107665890B - 一种双极型单片三维半导体集成结构及其制备方法 - Google Patents
一种双极型单片三维半导体集成结构及其制备方法 Download PDFInfo
- Publication number
- CN107665890B CN107665890B CN201711080125.XA CN201711080125A CN107665890B CN 107665890 B CN107665890 B CN 107665890B CN 201711080125 A CN201711080125 A CN 201711080125A CN 107665890 B CN107665890 B CN 107665890B
- Authority
- CN
- China
- Prior art keywords
- type
- layer
- region
- etching
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000002360 preparation method Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000001727 in vivo Methods 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 117
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 72
- 238000005530 etching Methods 0.000 claims description 41
- 235000012239 silicon dioxide Nutrition 0.000 claims description 36
- 239000000377 silicon dioxide Substances 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 238000000137 annealing Methods 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 19
- 238000002347 injection Methods 0.000 claims description 19
- 239000007924 injection Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 18
- 238000007254 oxidation reaction Methods 0.000 claims description 18
- 238000002513 implantation Methods 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000005553 drilling Methods 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 238000003466 welding Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 26
- 238000005516 engineering process Methods 0.000 abstract description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 230000035515 penetration Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
本发明公开了一种双极型单片三维半导体集成结构及其制备方法，它包括P型衬底，轻掺杂P型外延层位于P型衬底上，轻掺杂N型外延层位于轻掺杂P型外延层上。在P型衬底和P型外延层之间集成有半导体器件，在轻掺杂N型外延层上也集成有半导体器件。解决了现有技术采用平面集成工艺制备的半导体元/器件只能存在于芯片上表面附近几微米到数十微米的范围内、芯片集成度低的问题。同层相邻的器件之间以及不同层器件之间均由反向偏置的PN结进行隔离，工艺成本较低。体内器件和表面器件之间通过硅通孔实现互连，能有效降低互连结构的面积、提高芯片的集成度。
Description
技术领域
本发明属于三维半导体集成技术，尤其涉及一种双极型单片三维半导体集成结构及其制备方法。
背景技术
得益于双极型晶体管各个电极的电流之间的线性关系，双极型集成电路在高精度(如：基准源、运算放大器、比较器等)应用场合具有明显优势。双极型半导体集成技术是实现双极型集成电路的基础和关键所在。在半导体集成工艺中，相邻器件之间的隔离是基础、不同器件的实现工艺的兼容性是关键、提高集成度和可靠性是一直都在追求的目标。由于双极型器件结构的限制，基于半导体平面工艺的双极型集成技术不易提高集成度。
当前的双极型半导体集成技术还是采用平面集成工艺，所有的元/器件只能存在于芯片上表面附近几微米到数十微米的范围内，相邻的器件之间由反向偏置的PN结或介质隔离槽进行隔离，纵向NPN晶体管是其中的核心器件。基于平面集成工艺实现纵向晶体管时，必须要有提引出结构将器件的背面电极引出到芯片表面，这不仅会降低芯片的集成度，还会增加互连长度从而影响芯片的可靠性。由于双极型晶体管的结构不能等比例缩小，即使大幅降低集成工艺的特征尺寸，也不能明显提高集成度。
发明内容：
本发明要解决的技术问题：提供一种双极型单片三维半导体集成结构及其制备方法，以解决现有技术采用平面集成工艺制备的双极型半导体，元/器件只能存在于芯片上表面附近几微米到数十微米的范围内，相邻的器件之间由反向偏置的PN结或介质隔离槽进行隔离，纵向NPN晶体管是其中的核心器件，基于平面集成工艺实现纵向晶体管时，必须要有提引出结构将器件的背面电极引出到芯片表面，这不仅会降低芯片的集成度，还会增加互连长度从而影响芯片的可靠性等技术问题。
本发明技术方案：
一种双极型单片三维半导体集成结构，它包括P型衬底，轻掺杂P型外延层位于P型衬底上，轻掺杂N型外延层位于轻掺杂P型外延层上，在P型衬底和P型外延层之间集成有半导体器件，在轻掺杂N型外延层上也集成有半导体器件。
在P型衬底和P型外延层之间集成的半导体器件为纵向NPN晶体管、横向PNP晶体管、衬底寄生PNP晶体管、二极管、扩散电阻中的一个或一个以上器件。
P型衬底和P型外延层之间的半导体器件与轻掺杂N型外延层上集成的半导体器件之间通过硅通孔实现电互连。
同层相邻器件之间以及不同层器件之间均通过反向偏置的PN结实现电隔离。
所述的一种双极型单片三维半导体集成结构的制备方法，它包括绝缘结构及体内NPN晶体管集电区和基区的制备，步骤包括：
步骤1、选取轻掺杂的P型硅片作为衬底材料；
步骤2、在衬底材料上通过热氧化或淀积得到一层二氧化硅，在buried n-collector对应的区域进行光刻、刻蚀、N型杂质注入及退火；再在buriedp-base对应的区域进行套刻、刻蚀、P型杂质注入及退火；
步骤3、去掉表面氧化层后进轻掺杂P型外延层生长；
步骤4、通过热氧化或淀积得到一层二氧化硅，然后在BP(BuriedP-type region，P型埋层)对应区域进行套刻、刻蚀、硼杂质注入及退火；
步骤5去掉表面氧化层后进行轻掺杂N型外延层生长；
步骤6、通过热氧化或淀积得到一层二氧化硅后，在NPN晶体管的集电极引出处、PNP晶体管的基极引出处进行重掺杂n_sink(N型穿透)区的套刻、刻蚀、磷杂质注入；
步骤7、在IS(Isolation，隔离墙)对应的位置进行套刻、刻蚀、硼杂质注入，然后进行高温退火；至此完成基底绝缘结构及体内NPN晶体管集电区和基区的制备。
所述的一种双极型单片三维半导体集成结构的制备方法，它包括轻掺杂N型外延层上的半导体器件以及层间互连结构的制备，
步骤1、进行Zener p+(齐纳二极管重掺杂P型区)的套刻、注入及退火；
步骤2、进行p-base区(表面NPN晶体管的基区)的套刻、刻蚀、注入及退火；
步骤3、在p-base区退火的同时在半导体材料表面生长一层二氧化硅，然后去掉硅通孔对应区域的二氧化硅，用干法刻蚀进行钻孔；
步骤4、在硅片上表面二氧化硅层上刻蚀出n+区对应的窗口，通过热氧化或淀积方法，在硅通孔侧壁上得到满足耐压要求的二氧化硅层，同时在表面n+区窗口内形成牺牲氧化层，，然后同时进行n+发射区以及buried n+emitter区域的套刻、刻蚀、注入及退火，buried n+emitter区域的套刻、刻蚀和注入在其对应的硅通孔处进行；紧接着将硅通孔底部的二氧化硅刻蚀掉，往孔中回填重掺杂多晶硅，形成体内器件的电极；
步骤5、用低压化学气相沉积法沉积二氧化硅，对二氧化硅进行增密；
步骤6进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀TOPSIDE(在钝化层上开出的作为压焊点或测试点的窗口)窗口；
步骤7、将衬底减薄并进行背面金属化。
本发明的有益效果：
本发明提供了集成两层器件、由硅通孔实现层间器件互连的双极型单片三维半导体集成结构，提高了双极型集成电路的集成度，降低了因体引出结构和长互连线产生的功率损耗；本发明通过在半导体材料内部集成半导体器件，其电极由寄生电阻较低的硅通孔引出到表面，在提高集成度的同时能有效降低晶体管的功率损耗；本发明除了在芯片的上表面集成半导体器件，在其体内也集成纵向NPN晶体管、横向PNP晶体管、衬底寄生PNP晶体管、二极管及电阻等半导体器件；在电路规模相同时，和常规平面集成结构相比，可成倍缩小芯片面积；解决了现有技术采用平面集成工艺制备的半导体元/器件只能存在于芯片上表面附近几微米到数十微米的范围内、芯片集成度低的问题；同层相邻的器件之间以及不同层器件之间均由反向偏置的PN结进行隔离，工艺成本较低；体内器件和表面器件之间通过硅通孔(孔的侧壁有一定厚度的二氧化硅层实现绝缘，孔内填充重掺杂多晶硅形成低阻通路)实现互连，能有效降低互连结构的面积、提高芯片的集成度。
附图说明：
图1为本发明结构示意图。
具体实施方式
图1为本发明的一种具体结构示意图，图中p-substrate代表P型衬底，p-epi代表轻掺杂P型外延层，n-epi代表轻掺杂N型外延层，BP代表P型埋层，IS代表P型隔离墙，n-sink代表N型穿透区，n+代表N型重掺杂区，Zener p+代表齐纳二极管的P型重掺杂区，p-base代表P型基区，buried n-collector代表体内NPN晶体管的N型集电区，buriedp-base代表体内NPN晶体管的P型基区，buriedn+emitter代表体内NPN晶体管的重掺杂N型发射区，SiO2代表二氧化硅，heavy doped polysilicon代表重掺杂多晶硅，C代表双极型晶体管的“集电极”，B代表双极型晶体管的“基极”，E代表双极型晶体管的“发射极”，A代表二极管的“阳极”，K代表二极管的“阴极”，P和M分别代表电阻的两个端头。buried NPN代表体内NPN晶体管，burieddiode代表体内二极管，buriedres代表体内电阻。
本发明中：
轻掺杂P型外延层掺杂浓度为：1×1013～1×1016cm-3，杂质为“硼”。
轻掺杂N型外延层掺杂浓度在：1×1013～1×1016cm-3，杂质为“磷”。
N型重掺杂区掺杂浓度为：大于1×1018cm-3，杂质为“磷”或“砷”。
P型重掺杂区掺杂浓度为：大于1×1018cm-3，杂质为“硼”或“氟化硼”。
重掺杂N型发射区掺杂浓度为：大于1×1019cm-3，杂质为“磷”或“砷”。
重掺杂多晶硅掺杂浓度为：大于1×1019cm-3，杂质为“磷”或“硼”。
一种双极型单片三维半导体集成结构，它包括P型衬底，轻掺杂P型外延层位于P型衬底上，轻掺杂N型外延层位于轻掺杂P型外延层上，其特征在于：在P型衬底和P型外延层之间集成有半导体器件，在轻掺杂N型外延层上也集成有半导体器件。
在P型衬底和P型外延层之间集成的半导体器件为纵向NPN晶体管、横向PNP晶体管、衬底寄生PNP晶体管、二极管、扩散电阻中的一个或一个以上器件。
P型衬底和P型外延层之间的半导体器件与轻掺杂N型外延层上集成的半导体器件之间通过硅通孔实现电互连。
同层相邻器件之间以及不同层器件之间均通过反向偏置的PN结实现电隔离。
其制备方法为：
选取轻掺杂的P型硅片作为衬底材料，其浓度由隔离结构以及体内NPN晶体管的耐压决定。通过热氧化或淀积得到一薄层二氧化硅后，在buried n-collector对应的区域进行光刻、刻蚀、N型杂质注入及退火；再在buriedp-base对应的区域进行套刻、刻蚀、P型杂质注入及退火。去掉表面氧化层后进轻掺杂P型外延层生长，这一外延层的厚度和浓度由隔离结构以及体内NPN晶体管的耐压决定。通过热氧化或淀积得到一薄层二氧化硅，然后在BP(BuriedP-type region，P型埋层)对应区域进行套刻、刻蚀、硼杂质注入及退火。去掉表面氧化层后进行轻掺杂N型外延层生长，该外延层的厚度和浓度主要由表面器件的耐压决定。通过热氧化或淀积得到一薄层二氧化硅后，在NPN晶体管的集电极引出处、PNP晶体管的基极引出处进行重掺杂n_sink(N型穿透)区的套刻、刻蚀、磷杂质注入；在IS(Isolation，隔离墙)对应的位置进行套刻、刻蚀、硼杂质注入，然后进行高温退火。至此完成了绝缘结构及体内NPN晶体管集电区和基区的制备。
接下来的工艺全部在轻掺杂N型外延层一侧进行(除了最后的减薄和背面金属化工艺)，这些工艺和常规双极型集成工艺的步骤基本一致。首先是Zener p+区域的套刻、注入及退火；接下来进行p-base区(表面NPN晶体管的基区)的套刻、刻蚀、注入及退火，在p-base退火的同时在半导体材料表面生长一层较厚的二氧化硅。然后去掉硅通孔对应区域的SiO2，用干法刻蚀进行钻孔；接下来在硅片上表面二氧化硅层上刻蚀出n+区对应的窗口，通过热氧化或淀积方法，在硅通孔侧壁上得到满足耐压要求的二氧化硅层，同时在表面n+区窗口内形成牺牲氧化层；紧接着将硅通孔底部的二氧化硅刻蚀掉，往孔中回填重掺杂多晶硅，形成体内器件的电极。然后用LPCVD(低压化学气相沉积)淀积较厚的二氧化硅，对二氧化硅进行增密。接下来进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀TOPSIDE(在钝化层上开出的作为压焊点或测试点的窗口)窗口。最后，将衬底减薄至一定厚度(具体厚度由生产条件及器件参数要求决定)，再进行背面金属化。
本发明的工作原理分析如下：
首先在衬底基片上体内晶体管的集电区和基区对应的区域分别注入相应类型的杂质，再生长一层和衬底掺杂类型相同的轻掺杂外延层，在隔离墙的位置进行埋层光刻及注入，再生长一层和衬底掺杂类型相反的外延层，然后分别进行P型隔离墙和N型穿透区的氧化、光刻、注入及退火。根据不同应用的耐压要求，可选取合适的各层外延层浓度及厚度来实现满足需求的绝缘结构。
经上述步骤制作出结缘结构后，接下来在晶圆上表面按照常规双极型集成工艺制作齐纳二极管重掺杂P型区、P型基区、电阻、电容等。最后，经过干法刻蚀钻孔、孔侧壁氧化、体内及表面N+区光刻及注入、孔底部开氧化层窗口、回填重掺杂多晶硅形成层间互连，最终在单颗芯片内形成三维集成的双极型电路。
具体实施例1：
本发明的工艺过程可分为两大块：
第一部分是绝缘结构及体内器件部分结构的实现。首先准备衬底材料，衬底硅片选用电阻率为10～20Ω·cm的P<100>硅片。先在外延层上通过热氧化(1050℃湿氧氧化)生长左右的氧化层。在进行buried n-collector和buried p-base光刻/腐蚀的同时开出对位标记窗口，经过预氧化(950℃湿氧氧化生长/>左右的牺牲氧化层)、用光刻胶进行掩蔽后进行高能量砷注入(～1000KeV，注入剂量约为1×1012cm-2)、去胶后退火(1150℃氮气环境下退火60分钟)形成buried n-collector区。再用光刻胶进行掩蔽后进行氟化硼注入(注入能量100KeV，注入剂量约为5×1012cm-2)、去胶后退火(850℃氮气环境下退火20分钟)形成buried p-base区。然后在1050℃条件下湿氧氧化生长/>左右的氧化层，将表面氧化层去除后，对位标记对应的区域要比周围区域矮/>左右，从而得到后续工艺套刻用的对位标记。接下来生长一层厚度在10μm左右，电阻率约为15Ω·cm的P-外延层。用作反偏PN结隔离的P型隔离墙需要通过BP(P型埋层)和IS(Isolation，P型隔离墙)对通扩散来形成，所以在生长N型外延之前必须在P型隔离墙对应的位置做上BP。完成BP的套刻、腐蚀、注入及退火后进行轻掺杂N型外延层生长，厚度约为10μm，电阻率约为8Ω·cm。然后是进行n_sink(N型穿透区)的套刻、刻蚀、注入及退火，n_sink是为了降低NPN晶体管的集电极串联电阻和PNP晶体管的基极串联电阻。至此完成了基底绝缘结构及体内器件部分结构的制备。
第二部分是表面器件以及层间互连结构的实现。接下来的工艺全部在轻掺杂N型外延层一侧进行(除了最后的减薄和背面金属化工艺)，这些工艺和常规双极型集成工艺的步骤基本一致。首先是进行Zener p+(齐纳二极管重掺杂P型区)的套刻、注入及退火。接下来进行p-base区(表面附近NPN晶体管的基区)的套刻、注入及退火，在p-base退火的同时在半导体材料表面生长一层较厚的二氧化硅(厚度约为)。然后在氧化层上开出硅通孔对应区域的窗口，用干法刻蚀钻刻出深约20μm，孔径约2μm的孔。接下来在硅片上表面二氧化硅层上刻蚀出n+区对应的窗口，通过热氧化或淀积方法，在硅通孔侧壁上得到满足耐压要求的二氧化硅层(按80V耐压要求计算，其厚度约为/>)，同时在表面n+区窗口内形成牺牲氧化层。紧接着将硅通孔底部的二氧化硅刻蚀掉，往孔中回填重掺杂多晶硅，形成体内器件的电极。然后用LPCVD(低压化学气相沉积法)淀积/> 的二氧化硅，960℃氮气环境下对二氧化硅进行增密30分钟，同时起到对n+区的退火作用；然后进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀TOPSIDE(在钝化层上开出的作为压焊点或测试点的窗口)窗口。最后，将衬底硅片减薄至250～350μm，再进行背面金属化。
本发明的适用范围：
本发明适用于各种单片集成的双极型集成电路。
Claims (3)
1.一种双极型单片三维半导体集成结构的制备方法，结构包括P型衬底，轻掺杂P型外延层位于P型衬底上，轻掺杂N型外延层位于轻掺杂P型外延层上，其特征在于：在P型衬底和P型外延层之间集成有半导体器件，在轻掺杂N型外延层上也集成有半导体器件；所述制备方法包括：绝缘结构及体内NPN晶体管集电区和基区的制备，步骤包括：
步骤1、选取轻掺杂的P型硅片作为衬底材料；
步骤2、在衬底材料上通过热氧化或淀积得到一层二氧化硅，在体内NPN晶体管的N型集电区对应的区域进行光刻、刻蚀、N型杂质注入及退火；再在体内NPN晶体管的P型基区对应的区域进行套刻、刻蚀、P型杂质注入及退火；
步骤3、去掉表面氧化层后进轻掺杂P型外延层生长；
步骤4、通过热氧化或淀积得到一层二氧化硅，然后在P型埋层对应区域进行套刻、刻蚀、硼杂质注入及退火；
步骤5去掉表面氧化层后进行轻掺杂N型外延层生长；
步骤6、通过热氧化或淀积得到一层二氧化硅后，在轻掺杂N型外延层表面的NPN晶体管的集电极引出处、在轻掺杂N型外延层表面的PNP晶体管的基极引出处进行重掺杂N型穿透区的套刻、刻蚀、磷杂质注入；
步骤7、在P型隔离墙对应的位置进行套刻、刻蚀、硼杂质注入，然后进行高温退火；完成基底绝缘结构及体内NPN晶体管集电区和基区的制备；
还包括轻掺杂N型外延层上的半导体器件以及层间互连结构的制备，步骤包括：
步骤1、进行齐纳二极管重掺杂P型区的套刻、注入及退火；
步骤2、进行P型基区的套刻、刻蚀、注入及退火；
步骤3、在P型基区退火的同时在半导体材料表面生长一层二氧化硅，然后去掉硅通孔对应区域的二氧化硅，用干法刻蚀进行钻孔；
步骤4、在硅片上表面二氧化硅层上刻蚀出N型重掺杂区对应的窗口，通过热氧化或淀积方法，在硅通孔侧壁上得到满足耐压要求的二氧化硅层，同时在表面N型重掺杂区窗口内形成牺牲氧化层，然后同时进行N型重掺杂发射区以及体内NPN晶体管的重掺杂N型发射区的套刻、刻蚀、注入及退火，体内NPN晶体管的重掺杂N型发射区的套刻、刻蚀和注入在其对应的硅通孔处进行；紧接着将硅通孔底部的二氧化硅刻蚀掉，往孔中回填重掺杂多晶硅，形成体内器件的电极；
步骤5、用低压化学气相沉积法沉积二氧化硅，对二氧化硅进行增密；
步骤6、进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀在钝化层上开出的作为压焊点或测试点的窗口；
步骤7、将衬底减薄进行背面金属化。
2.根据权利要求1所述的一种双极型单片三维半导体集成结构的制备方法，其特征在于：P型衬底和P型外延层之间的半导体器件与轻掺杂N型外延层上集成的半导体器件之间通过硅通孔实现电互连。
3.根据权利要求1所述的一种双极型单片三维半导体集成结构的制备方法，其特征在于：同层相邻器件之间以及不同层器件之间均通过反向偏置的PN结实现电隔离。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711080125.XA CN107665890B (zh) | 2017-11-06 | 2017-11-06 | 一种双极型单片三维半导体集成结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711080125.XA CN107665890B (zh) | 2017-11-06 | 2017-11-06 | 一种双极型单片三维半导体集成结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107665890A CN107665890A (zh) | 2018-02-06 |
| CN107665890B true CN107665890B (zh) | 2023-11-03 |
Family
ID=61144543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711080125.XA Active CN107665890B (zh) | 2017-11-06 | 2017-11-06 | 一种双极型单片三维半导体集成结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107665890B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112967927B (zh) * | 2021-02-26 | 2023-06-09 | 西安微电子技术研究所 | 一种具有稳定击穿电压的稳压二极管的制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412376A (en) * | 1979-03-30 | 1983-11-01 | Ibm Corporation | Fabrication method for vertical PNP structure with Schottky barrier diode emitter utilizing ion implantation |
| JPS63102353A (ja) * | 1986-10-20 | 1988-05-07 | Fujitsu Ltd | 半導体装置 |
| US5994188A (en) * | 1996-04-15 | 1999-11-30 | Delco Electronics Corporation | Method of fabricating a vertical power device with integrated control circuitry |
| CN102779778A (zh) * | 2011-05-13 | 2012-11-14 | 英特赛尔美国股份有限公司 | 用于在处理晶片中形成隔离装置的系统及方法 |
| CN106653753A (zh) * | 2015-10-30 | 2017-05-10 | 台湾积体电路制造股份有限公司 | 半导体结构 |
| CN207883691U (zh) * | 2017-11-06 | 2018-09-18 | 贵州大学 | 一种双极型单片三维半导体集成结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007004859A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | SOI-Bauelement mit einer Substratdiode mit Prozess toleranter Konfiguration und Verfahren zur Herstellung des SOI-Bauelements |
-
2017
- 2017-11-06 CN CN201711080125.XA patent/CN107665890B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4412376A (en) * | 1979-03-30 | 1983-11-01 | Ibm Corporation | Fabrication method for vertical PNP structure with Schottky barrier diode emitter utilizing ion implantation |
| JPS63102353A (ja) * | 1986-10-20 | 1988-05-07 | Fujitsu Ltd | 半導体装置 |
| US5994188A (en) * | 1996-04-15 | 1999-11-30 | Delco Electronics Corporation | Method of fabricating a vertical power device with integrated control circuitry |
| CN102779778A (zh) * | 2011-05-13 | 2012-11-14 | 英特赛尔美国股份有限公司 | 用于在处理晶片中形成隔离装置的系统及方法 |
| CN106653753A (zh) * | 2015-10-30 | 2017-05-10 | 台湾积体电路制造股份有限公司 | 半导体结构 |
| CN207883691U (zh) * | 2017-11-06 | 2018-09-18 | 贵州大学 | 一种双极型单片三维半导体集成结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107665890A (zh) | 2018-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7772100B2 (en) | Method of manufacturing a semiconductor device having a buried doped region | |
| JPS6223171A (ja) | トランジスタ製造方法 | |
| KR101955055B1 (ko) | 전력용 반도체 소자 및 그 소자의 제조 방법 | |
| CN103022006B (zh) | 一种基于外延技术的三维集成功率半导体及其制作方法 | |
| CN107887256A (zh) | 形成电子器件的方法 | |
| US8643093B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN103594469B (zh) | 垂直功率mosfet晶体管及其形成方法 | |
| CN107665890B (zh) | 一种双极型单片三维半导体集成结构及其制备方法 | |
| CN105206607A (zh) | 半导体装置及其制造方法 | |
| KR100582146B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
| CN111370479A (zh) | 沟槽栅功率器件及其制造方法 | |
| CN109494245A (zh) | 晶体管 | |
| JPS63200568A (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| CN205542791U (zh) | 半导体器件 | |
| KR100305594B1 (ko) | 스마트전력집적회로의제조방법 | |
| CN207883691U (zh) | 一种双极型单片三维半导体集成结构 | |
| CN109148304A (zh) | 一种晶体管及其制作方法 | |
| CN111584366B (zh) | 半导体器件的制造方法及半导体器件结构 | |
| CN113013259A (zh) | 一种低导通压降肖特基二极管结构及其制备方法 | |
| CN107170805B (zh) | 一种纵向高压双极结型晶体管及其制造方法 | |
| US6917077B2 (en) | Protection diode for improved ruggedness of a radio frequency power transistor and self-defining method to manufacture such protection diode | |
| CN116454025B (zh) | Mosfet芯片的制造方法 | |
| CN105938798A (zh) | 一种沟槽igbt器件结构的制作方法 | |
| KR20010055491A (ko) | 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 | |
| KR19980064351A (ko) | 수직형 및 수평형 바이폴라 트랜지스터를 구비한 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |