CN107170805B - 一种纵向高压双极结型晶体管及其制造方法 - Google Patents

一种纵向高压双极结型晶体管及其制造方法 Download PDF

Info

Publication number
CN107170805B
CN107170805B CN201710261249.1A CN201710261249A CN107170805B CN 107170805 B CN107170805 B CN 107170805B CN 201710261249 A CN201710261249 A CN 201710261249A CN 107170805 B CN107170805 B CN 107170805B
Authority
CN
China
Prior art keywords
type
region
metal
layer
photoetching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710261249.1A
Other languages
English (en)
Other versions
CN107170805A (zh
Inventor
刘建
刘青
税国华
张剑乔
陈文锁
张培健
易前宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CHONGQING ZHONGKE YUXIN ELECTRONIC Co Ltd
Original Assignee
CHONGQING ZHONGKE YUXIN ELECTRONIC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CHONGQING ZHONGKE YUXIN ELECTRONIC Co Ltd filed Critical CHONGQING ZHONGKE YUXIN ELECTRONIC Co Ltd
Priority to CN201710261249.1A priority Critical patent/CN107170805B/zh
Publication of CN107170805A publication Critical patent/CN107170805A/zh
Application granted granted Critical
Publication of CN107170805B publication Critical patent/CN107170805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66265Thin film bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/7317Bipolar thin film transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/732Vertical transistors
    • H01L29/7322Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种纵向高压双极结型晶体管及其制造方法;具体是在一种常规的纵向双极结型集体管的基础上,在紧贴集电极一侧的基区边缘加上第一层金属,使基极第一层金属边缘覆盖于基区之上,尺寸超出基区结深的一到五倍,而发射极金属通过远离集电极一侧引出。理论分析在器件处于反向耐压工作状态下,紧贴集电极一侧的基区CB结边缘由于金属场板的覆盖,使得耗尽区扩散时边缘曲面结的曲率效应大大降低,BVcbo耐压急剧变大,从而使得相应的BVceo变大,而对于正向增益无任何损失,本发明很好的解决了纵向NPN管中增益和BVceo耐压的折中实现问题。本发明的横向高压双极结型晶体管在其余参数影响不大,且增益基本维持不变的情况下,BVcbo提高20%以上、BVceo提高10%以上。

Description

一种纵向高压双极结型晶体管及其制造方法
技术领域
本发明涉及半导体器件及制造工艺,具体是一种纵向高压双极结型晶体管及其制造方法。
背景技术
二十世纪四十年代中期,由于导航,通讯、武器装备等电子器件系统日益复杂,导致电子电路的集成化和微型化需求日益迫切,1959年美国仙童半导体公司终于汇聚了前任的技术成果,采用平面双极工艺集成技术制造出了第一块实用硅集成电路,为集成电路的应用和大力发展开创了先河,双极型集成电路的工艺是所有集成电路工艺中最先发明,也是应用范围最为广泛的,随着集成电路技术的不断进步,尽管受到CMOS工艺的巨大挑战,双极型工艺仍然凭借其高速、高跨导、低噪声以及较高的电流驱动能力等方面的优势,发展依然较快,目前主要的应用领域是高精度运放、驱动器、接口、电源管理等模拟和超高速集成电路。
双极型集成电路早期主要以标准硅材料为衬底,并采用埋层工艺和隔离技术,后续在标准双极平面工艺基础上陆续发明了多晶硅发射极双极、互补双极、SiGe双极、SOI全介质隔离双极等工艺,并广泛采取了薄层外延、深槽隔离、多晶硅自对准、多层金属互联等技术,使得陆续推出的新工艺技术制造的双极器件性能不断提高,不过双极工艺集成技术也变得越来越复杂。
双极工艺中基本元件包括有源器件和无源器件,无源器件主要包括电阻、电感和电容,有源器件有二极管、NPN管、横向PNP管、衬底PNP管、悬浮PNP管等。对于双极工艺中的单个有源元器件来说,设计者希望器件各方面的特性都是最优的,双极结型晶体管具有高增益、大电流、高频率等一系列优点,但是随着双极工艺集成技术的不断发展,展现出来的弊端也越来越明显,在高压领域尤为突出,双极结型器件的耐压与增益、频率、器件尺寸等参数是相当难以调和的,因此综合考虑各个因数就成为设计人员一个非常困难的问题。
发明内容
本发明的目的是解决现有技术中,纵向NPN管中增益和BVceo耐压的折中实现问题。
为实现本发明目的而采用的技术方案是这样的,一种纵向高压双极结型晶体管,其特征在于,包括P型衬底、N型埋层、P型埋层、N型外延层、N型重掺杂发射区、P型隔离穿透区、N型穿通区、P型基区、N型重掺杂集电区、预氧层、场氧层、TEOS金属前介质层、发射区金属、集电极金属和基极金属。
所述N型埋层位于P型衬底上表面的中心位置。
所述P型埋层位于P型衬底上表面的两端位置。
所述N型外延层位于N型埋层之上,所述N型外延层与P型衬底、N型埋层和P型埋层相接触。
所述P型隔离穿透区与N型外延层的两端相接触,所述P型隔离穿透区的底部与P型埋层的顶部相连。
所述N型穿通区位于N型埋层上表面的左端,所述N型穿通区的底部与N型埋层的顶部相连。
所述N型重掺杂集电区位于N型穿通区的中间位置。
所述P型基区位于N型外延层上表面的中间位置。
所述N型重掺杂发射区位于P型基区之内的右端位置。
所述场氧层位于N型穿通区上表面的左端外侧位置、穿通区和P型基区之间的上表面位置、P型基区上表面右端外侧位置。
所述预氧层位于N型外延层之上的场氧层之间的位置。
所述TEOS金属前介质层覆盖在整个器件表面的未开接触孔的位置。所述接触孔分别位于P型基区之内左侧、N型穿通区之内、N型重掺杂发射区之内。所述接触孔与P型基区、N型重掺杂集电区和N型重掺杂发射区相接触。
所述基区金属位于P型基区内左侧的接触孔中。所述基区金属与P型基区和TEOS金属前介质层相接触。所述基区金属靠近集电区一侧的边缘金属尺寸为P型基区结深的1~5倍。
所述集电极金属位于N型重掺杂集电区内的接触孔中。所述集电极金属与N型重掺杂集电区和TEOS金属前介质层相接触。所述N型重掺杂集电区的边缘金属尺寸不超出N型重掺杂集电区。
所述发射极金属位于N型重掺杂发射区内的接触孔中。所述发射极金属与N型重掺杂发射区和TEOS金属前介质层相接触。所述发射极金属的走线通过远离集电区一端引出。
一种纵向高压双极结型晶体管的制造方法,其特征在于,包括以下步骤:
1)提供P型衬底,生长氧化层。
2)一次光刻,光刻刻蚀去胶后,生长氧化层,进行N型埋层注入。
3)二次光刻,光刻刻蚀去胶后,生长氧化层,进行P型埋层注入。
4)生长N型外延层,热生长氧化层。
5)三次光刻,光刻后在N型外延层的元胞两端进行N型穿通区扩散,生长氧化层。
6)四次光刻,在器件两端进行P型隔离穿透区注入,LP(低压)淀积SIN(氮化硅)。
7)五次光刻,光刻SIN后,注入N型杂质,生长氧化层。
8)剥离残余SIN,生长氧化层。
9)六次光刻,光刻后进行P型基区注入。
10)七次光刻,光刻后进行N型重掺杂集电区和N型重掺杂发射区注入。
11)LP淀积TEOS(液态源形成的氧化层)。
12)七次光刻,刻蚀出接触孔,所述接触孔位于P型基区之内和N型穿通区中间。
13)金属淀积,八次光刻、反刻铝。
14)合金,钝化。
15)九次光刻,刻蚀出压焊点。
16)低温退火后,进行硅片初测、切割、装架、烧结和封装测试。
进一步,所述P型衬底和N型外延层的材料包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
进一步,晶体管能够是纵向的NPN,还能够是纵向的PNP器件。
值得说明的是,本发明的工作原理为,理论分析在器件处于反向耐压工作状态下,紧贴集电极一侧的基区CB结边缘由于金属场板的覆盖,使得耗尽区扩散时边缘曲面结的曲率效应大大降低,BVcbo耐压急剧变大,从而使得相应的BVceo变大,而对于正向增益无任何损失,本发明很好的解决了纵向NPN管中增益和BVceo耐压的折中实现问题。
本发明的技术效果是毋庸置疑的,本发明具有以下优点:
1)本发明在一种常规的纵向双极结型集体管的基础上,通过优化第一层金属的结构布局,使紧邻集电区一侧的基区金属全覆盖于基区之上,尺寸超出集电区结深的一到五倍,结构简单可行,且无任何附加工艺。
2)本发明具体为理论分析在器件处于反向耐压工作状态下,使紧邻集电区一侧的基区边缘由于金属场板的覆盖,使得耗尽区扩散时边缘曲面结的曲率效应大大降低,BVcbo耐压急剧变大,从而使得相应的BVceo变大,而对于正向增益无任何损失。
3)通过仿真以及实际流片结果得出本发明的横向高压双极结型晶体管在其余参数影响不大的情况下,尤其是增益相差不大,BVcbo提高20%以上、BVceo提高10%以上,很好的解决了纵向NPN管中增益和BVceo耐压的折中实现问题。
附图说明
图1是本发明的一种纵向高压双极结型晶体管的立体结构图;
图2是本发明的一种纵向高压双极结型晶体管的平面结构图;
图3是本发明的一种纵向高压双极结型晶体管的N型埋层版图及其器件结构;
图4是本发明的一种纵向高压双极结型晶体管的P型埋层版图及其器件结构;
图5是本发明的一种纵向高压双极结型晶体管的P型隔离穿通区版图及其器件结构;
图6是本发明的一种纵向高压双极结型晶体管的N型穿通区版图及其器件结构;
图7是本发明的一种纵向高压双极结型晶体管的有源区版图及其器件结构。
图8是本发明的一种纵向高压双极结型晶体管的P型基区版图及其器件结构。
图9是本发明的一种纵向高压双极结型晶体管的N型重掺发射区以及重掺杂集电区版图及其器件结构。
图10是本发明的一种纵向高压双极结型晶体管的接触孔区版图及其器件结构。
图11是本发明的一种纵向高压双极结型晶体管的M1金属版图及其器件结构。
图中:P型衬底100、N型埋层101、P型埋层102、N型外延层103、N型重掺杂发射区104、P型隔离穿透区105、N型穿通区106、P型基区107、N型重掺杂集电区108、预氧层109、场氧层110、TEOS金属前介质层111、发射区金属112、集电极金属114和基极金属113。
具体实施方式
下面结合实施例对本发明作进一步说明,但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下,根据本领域普通技术知识和惯用手段,做出各种替换和变更,均应包括在本发明的保护范围内。
实施例1:
一种纵向高压双极结型晶体管,其特征在于,包括P型衬底100、N型埋层101、P型埋层102、N型外延层103、N型重掺杂发射区104、P型隔离穿透区105、N型穿通区106、P型基区107、N型重掺杂集电区108、预氧层109、场氧层110、TEOS金属前介质层111、发射区金属112、集电极金属114和基极金属113。
所述N型埋层101位于P型衬底100上表面的中心位置。
所述P型埋层102位于P型衬底100上表面的两端位置。
所述N型外延层103位于N型埋层101之上,所述N型外延层103与P型衬底100、N型埋层101和P型埋层102相接触。
所述P型隔离穿透区105与N型外延层103的两端相接触,所述P型隔离穿透区105的底部与P型埋层102的顶部相连。
所述N型穿通区106位于N型埋层101上表面的左端,所述N型穿通区106的底部与N型埋层101的顶部相连。
所述N型重掺杂集电区108位于N型穿通区106的中间位置。
所述P型基区107位于N型外延层103上表面的中间位置。
所述N型重掺杂发射区104位于P型基区107之内的右端位置。
所述场氧层110位于N型穿通区106上表面的左端外侧位置、穿通区106和P型基区107之间的上表面位置、P型基区107上表面右端外侧位置。
所述预氧层109位于N型外延层103之上的场氧层110之间的位置。
所述TEOS金属前介质层111覆盖在整个器件表面的未开接触孔的位置。所述接触孔分别位于P型基区107之内左侧、N型穿通区106之内、N型重掺杂发射区104之内。所述接触孔与P型基区107、N型重掺杂集电区108和N型重掺杂发射区104相接触。
所述基区金属113位于P型基区107内左侧的接触孔中。所述基区金属113与P型基区107和TEOS金属前介质层111相接触。所述基区金属113靠近集电区一侧的边缘金属尺寸为P型基区107结深的1~5倍。
所述集电极金属114位于N型重掺杂集电区108内的接触孔中。所述集电极金属114与N型重掺杂集电区108和TEOS金属前介质层111相接触。所述N型重掺杂集电区108的边缘金属尺寸不超出N型重掺杂集电区108。
所述发射极金属112位于N型重掺杂发射区104内的接触孔中。所述发射极金属112与N型重掺杂发射区104和TEOS金属前介质层111相接触。所述发射极金属112的走线通过远离集电区一端引出。
实施例2:
如图3~图11所示,一种纵向高压双极结型晶体管的制造方法,其特征在于,包括以下步骤:
1)选择缺陷较少的NTD<111>单晶片,片厚约500~700μm,电阻率5~30Ω·cm,打标清洗、烘干待用;
2)生长一层厚氧化层
Figure GDA0002234952030000061
温度1100~1150℃、时间100min~120min、干加湿氧化条件。
3)一次光刻,光刻刻蚀去胶后,生长一层薄氧化层
Figure GDA0002234952030000062
温度1000~1020℃、时间30min~40min、纯干法氧化条件。
在圆片衬底中间位置进行N型埋层101注入,离子注入条件为:剂量1e15~5e15cm-2、能量40~80KeV。
再分布条件为:有氧条件1000℃,氧化层厚度为
Figure GDA0002234952030000063
再退火温度纯N2、1100~1150℃、时间100min~120min。
4)二次光刻,光刻刻蚀去胶后,生长一层薄氧化层
Figure GDA0002234952030000071
温度1000~1020℃、时间30min~40min、纯干法氧化条件。
在圆片衬底两端进行P型埋层102注入,离子注入条件为:剂量4e15~8e15cm-2、能量60~100KeV。
再分布条件为:纯N2氛围退火温度、1100~1150℃、时间100min~120min。去氧化层。
5)硅片表面生长N型外延层103,温度在1100℃~1150℃,厚度为5~30μm,电阻率为4~40Ω·cm;
6)热生长氧化层,厚度在
Figure GDA0002234952030000072
7)三次光刻,光刻后在N型外延层103的元胞两端进行N型穿通区106扩散,具体为采用恒定杂质表面浓度方法扩散,在扩散之前生长50~100nm厚的氧化层,恒定杂质表面浓度方法扩散条件为:PCL3气体源、无氧条件,温度1100~1150℃、时间100min~1500min;去氧化层;
8)生长一层薄氧化层
Figure GDA0002234952030000073
温度1000~1020℃、时间30min~40min、纯干法氧化条件。
四次光刻,光刻后,在器件两端进行P型隔离穿透区105注入,离子注入条件为:剂量1e15~8e15cm-2、能量60~100KeV。
9)LP淀积SIN,厚度在
Figure GDA0002234952030000074
10)第五次光刻,光刻刻蚀SIN后,普注一次剂量为1E11-5E11、能量为60-100KeV的N型杂质,然后生长一层厚氧化层
Figure GDA0002234952030000075
Figure GDA0002234952030000076
温度1000~1050℃、时间200min~400min、干加湿氧化条件。
退火再分布条件为:纯N2氛围退火温度、1100~1150℃、时间100min~120min。
11)残余SIN剥离,剥离一层厚度约为的氧化层。并生长一层薄氧化层
Figure GDA0002234952030000078
温度1000~1020℃、时间30min~40min、纯干法氧化条件。
12)六次光刻,光刻后进行P型基区107注入,具体为采用带胶注入,离子注入条件为:剂量1e14~5e14cm-2、能量60~100KeV;
再分布条件为:无氧条件,温度1100~1150℃、时间100min~200min;
13)七次光刻,光刻后进行N型重掺杂集电区108以及N型重掺杂发射区104注入,具体为采用带胶注入,离子注入条件为:剂量1e15~5e15cm-2、能量40~80KeV,再分布条件为:无氧条件,温度950~1000℃、时间30min~60min;
14)LP淀积TEOS,厚度在
15)八次光刻,刻蚀出接触孔;接触孔位置位于P型基区107以内、N型重掺杂发射区104之内、以及N型穿通区106中间。
16)金属淀积,在整个圆片表面淀积金属AL,八次光刻、反刻铝;
17)合金,炉温550℃、时间10min~30min、钝化;
18)九次光刻刻蚀出压焊点;
19)低温退火,温度500℃~510℃,恒温30min;
20)硅片初测、切割、装架、烧结、封装测试。

Claims (4)

1.一种纵向高压双极结型晶体管,其特征在于,包括P型衬底(100)、N型埋层(101)、P型埋层(102)、N型外延层(103)、N型重掺杂发射区(104)、P型隔离穿透区(105)、N型穿通区(106)、P型基区(107)、N型重掺杂集电区(108)、预氧层(109)、场氧层(110)、TEOS金属前介质层(111)、发射区金属(112)、集电极金属(114)和基极金属(113);
所述N型埋层(101)位于P型衬底(100)上表面的中心位置;
所述P型埋层(102)位于P型衬底(100)上表面的两端位置;
所述N型外延层(103)位于N型埋层(101)之上,所述N型外延层(103)与P型衬底(100)、N型埋层(101)和P型埋层(102)相接触;
所述P型隔离穿透区(105)与N型外延层(103)的两端相接触,所述P型隔离穿透区(105)的底部与P型埋层(102)的顶部相连;
所述N型穿通区(106)位于N型埋层(101)上表面的左端,所述N型穿通区(106)的底部与N型埋层(101)的顶部相连;
所述N型重掺杂集电区(108)位于N型穿通区(106)上表面的中间位置;
所述P型基区(107)位于N型外延层(103)上表面的中间位置;
所述N型重掺杂发射区(104)位于P型基区(107)之内的右端位置;
所述场氧层(110)位于N型穿通区(106)上表面的左端外侧位置、穿通区(106)和P型基区(107)之间的上表面位置、P型基区(107)上表面右端外侧位置;
所述预氧层(109)位于N型外延层(103)之上的场氧层(110)之间的位置;
所述TEOS金属前介质层(111)覆盖在整个器件表面的未开接触孔的位置;所述接触孔分别位于P型基区(107)之内左侧、N型穿通区(106)之内、N型重掺杂发射区(104)之内;所述接触孔与P型基区(107)、N型重掺杂集电区(108)和N型重掺杂发射区(104)相接触;
所述基极金属(113)位于P型基区(107)内左侧的接触孔中;所述基极金属(113)与P型基区(107)和TEOS金属前介质层(111)相接触;所述基极金属(113)靠近集电区一侧的边缘金属尺寸为P型基区(107)结深的1~5倍;
所述集电极金属(114)位于N型重掺杂集电区(108)内的接触孔中;所述集电极金属(114)与N型重掺杂集电区(108)和TEOS金属前介质层(111)相接触;所述N型重掺杂集电区(108)的边缘金属尺寸不超出N型重掺杂集电区(108);
所述发射区金属(112)位于N型重掺杂发射区(104)内的接触孔中;所述发射区金属(112)与N型重掺杂发射区(104)和TEOS金属前介质层(111)相接触;所述发射区金属(112)的走线通过远离集电区一端引出。
2.根据权利要求1所述的一种纵向高压双极结型晶体管,其特征在于:所述P型衬底(100)和N型外延层(103)的材料包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
3.根据权利要求1所述的一种纵向高压双极结型晶体管,其特征在于:晶体管能够是纵向的NPN,还能够是纵向的PNP器件。
4.一种针对权利要求1所述纵向高压双极结型晶体管的制造方法,其特征在于,包括以下步骤:
1)提供P型衬底(100),生长氧化层;
2)一次光刻,光刻刻蚀去胶后,生长氧化层,进行N型埋层(101)注入;
3)二次光刻,光刻刻蚀去胶后,生长氧化层,进行P型埋层(102)注入;
4)生长N型外延层(103),热生长氧化层;
5)三次光刻,光刻后在N型外延层(103)的元胞两端进行N型穿通区(106)扩散,生长氧化层;
6)四次光刻,在器件两端进行P型隔离穿透区(105)注入,LP(低压)淀积SiN(氮化硅);
7)五次光刻,光刻SiN后,注入N型杂质,生长氧化层;
8)剥离残余SiN,生长氧化层;
9)六次光刻,光刻后进行P型基区(107)注入;
10)七次光刻,光刻后进行N型重掺杂集电区(108)和N型重掺杂发射区(104)注入;
11)LP淀积TEOS(液态源形成的氧化层);
12)七次光刻,刻蚀出接触孔,所述接触孔位于P型基区(107)之内和N型穿通区(106)中间;
13)金属淀积,八次光刻、反刻铝;
14)合金,钝化;
15)九次光刻,刻蚀出压焊点;
16)低温退火后,进行硅片初测、切割、装架、烧结和封装测试。
CN201710261249.1A 2017-04-20 2017-04-20 一种纵向高压双极结型晶体管及其制造方法 Active CN107170805B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710261249.1A CN107170805B (zh) 2017-04-20 2017-04-20 一种纵向高压双极结型晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710261249.1A CN107170805B (zh) 2017-04-20 2017-04-20 一种纵向高压双极结型晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN107170805A CN107170805A (zh) 2017-09-15
CN107170805B true CN107170805B (zh) 2020-02-14

Family

ID=59812892

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710261249.1A Active CN107170805B (zh) 2017-04-20 2017-04-20 一种纵向高压双极结型晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN107170805B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108493231B (zh) * 2018-02-13 2020-03-27 重庆中科渝芯电子有限公司 一种高压衬底pnp双极结型晶体管及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010068223A (ko) * 2000-01-03 2001-07-23 윤종용 반도체소자
CN102315122B (zh) * 2011-10-20 2013-08-28 无锡友达电子有限公司 一种采用两次外延锑埋层技术的双极型器件制作工艺
CN204088329U (zh) * 2014-05-30 2015-01-07 杭州士兰集成电路有限公司 双向触发二极管芯片
CN105633078B (zh) * 2015-12-23 2018-06-22 成都芯源系统有限公司 双极结型半导体器件及其制造方法

Also Published As

Publication number Publication date
CN107170805A (zh) 2017-09-15

Similar Documents

Publication Publication Date Title
US6780725B2 (en) Method for forming a semiconductor device including forming vertical npn and pnp transistors by exposing the epitaxial layer, forming a monocrystal layer and adjusting the impurity concentration in the epitaxial layer
US8026146B2 (en) Method of manufacturing a bipolar transistor
US4892837A (en) Method for manufacturing semiconductor integrated circuit device
US7446012B2 (en) Lateral PNP transistor and the method of manufacturing the same
JP6468631B2 (ja) 積層保護デバイス及びその製造方法
US8603885B2 (en) Flat response device structures for bipolar junction transistors
KR20030081094A (ko) 반도체장치와 그 제조방법 및 전력증폭기 모듈
JPS60194558A (ja) 半導体装置の製造方法
US4404738A (en) Method of fabricating an I2 L element and a linear transistor on one chip
CN107946355B (zh) 一种横向高压双极结型晶体管及其制造方法
CN107039510B (zh) 一种纵向高压功率双极结型晶体管及其制造方法
CN107170805B (zh) 一种纵向高压双极结型晶体管及其制造方法
JP2003224253A (ja) 光半導体集積回路装置およびその製造方法
JP3905929B2 (ja) 半導体装置
CN108493231B (zh) 一种高压衬底pnp双极结型晶体管及其制造方法
US9590082B1 (en) Integration of heterojunction bipolar transistors with different base profiles
US20010008298A1 (en) Semiconductor device and method of manufacturing same
KR100580115B1 (ko) 자기 정렬 쌍극자 반도체 소자 및 제작 방법
JPS62229967A (ja) Npnトランジスタ−の固有降伏電圧より大きい降伏電圧を有するnpn等価構造
CN107946356B (zh) 一种横向高压功率双极结型晶体管及其制造方法
CN114093936B (zh) 一种亚微米多晶硅发射极双极结型晶体管及其制造方法
CN107665890B (zh) 一种双极型单片三维半导体集成结构及其制备方法
CN111933694B (zh) 一种多晶自掺杂平滑顶栅jfet器件及其制造方法
EP0036620B1 (en) Semiconductor device and method for fabricating the same
JP2007005428A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant