CN111933694B - 一种多晶自掺杂平滑顶栅jfet器件及其制造方法 - Google Patents

一种多晶自掺杂平滑顶栅jfet器件及其制造方法 Download PDF

Info

Publication number
CN111933694B
CN111933694B CN202010582154.1A CN202010582154A CN111933694B CN 111933694 B CN111933694 B CN 111933694B CN 202010582154 A CN202010582154 A CN 202010582154A CN 111933694 B CN111933694 B CN 111933694B
Authority
CN
China
Prior art keywords
layer
region
conductive type
metal
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010582154.1A
Other languages
English (en)
Other versions
CN111933694A (zh
Inventor
刘建
税国华
林涛
欧红旗
冯志成
阚玲
刘青
朱坤峰
黄磊
王飞
张剑乔
张培健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Zhongke Yuxin Electronic Co ltd
CETC 24 Research Institute
Original Assignee
Chongqing Zhongke Yuxin Electronic Co ltd
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Zhongke Yuxin Electronic Co ltd, CETC 24 Research Institute filed Critical Chongqing Zhongke Yuxin Electronic Co ltd
Priority to CN202010582154.1A priority Critical patent/CN111933694B/zh
Publication of CN111933694A publication Critical patent/CN111933694A/zh
Application granted granted Critical
Publication of CN111933694B publication Critical patent/CN111933694B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种多晶自掺杂平滑顶栅JFET器件及其制造方法；器件包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、场氧层104、预氧层105、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。制造方法步骤为：1)注入第一导电类型埋层。2)生长第二导电类型外延层。3)注入第一导电类型隔离穿透区。4)生长场氧层。5)注入第一导电类型沟道区。6)注入第一导电类型重掺杂源漏区。7)形成多晶栅区。8)刻蚀出第二导电类型栅扩散区。9)淀积TEOS金属前介质层。形成源漏极第一层金属和栅极第一层金属。本发明器件的对输入阻抗的大小以及对阈值电压精确控制的能力都有很大的提升。

Description

一种多晶自掺杂平滑顶栅JFET器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体是一种多晶自掺杂平滑顶栅JFET器件及其制造方法。
背景技术
由于国内的工艺、技术、研发都起步较晚，在先进的现代化智能等领域涉足很少，国内的以高频高压高精度为标志的现代双极模拟工艺还处于研发试生产阶段，市场上的高端产品基本被国外所垄断，在总体上和国外产品有一定差距。这不是短时间就能解决的，不过照国家现阶段大力发展半导体产业的情形、国内经济有了长足进步的前提下，战略上稳扎稳打，一步一步的追上并走在时代的前列。
其中现代化BiFET双极工艺制造的高精度JFET运算放大器具有噪音低、输入阻抗高、温漂和输入偏置电流小等特点，在整机电子系统中用于信号的放大处理，目前国内双极工艺平台提供使用多晶硅电阻(≤100ppm)，低偏置电流(≤50pA)，低失调电压(≤1mV)的JFET运算放大器均使用多晶硅电阻、PJFET的BiFET双极工艺，与国外有一定的差距。在国家提出“能打仗、打胜仗”的大背景下，无论是新一代武器装备迫切需要解决元器件的自主可控制造和安全生产保障问题，还是民用市场上的汽车电子、医疗电子和仪器仪表等行业，JFET运算放大器都具有广阔的市场空间。目前市场上的工业级产品主要由国外TI、ADI等国外大公司所垄断。目前该类芯片的全球市场份额达10亿美元以上，国内市场年采购额约5亿元，因此该系列高精度JFET运放产品有着广泛的市场需求。
针对高精度JFET运放的生产，在现代化BiFET双极工艺中最为重要的就是JFET器件的开发。双极工艺中基本元件包括有源器件和无源器件，无源器件主要包括电阻、电感和电容，有源器件有二极管、NPN管、纵向PNP管、衬底PNP管、悬浮PNP管、JFET管等。对于双极工艺中的单个有源元器件来说，设计者希望器件各方面的特性都是最优的，JFET管具有高输入阻抗、低偏置电流等一系列优点，但是随着双极工艺集成技术的不断发展，展现出来的弊端也越来越明显，在耐压、阈值、输入阻抗、一致性等方面受到的挑战越来越多，因此综合考虑各个因数就成为设计人员一个非常困难的问题。
发明内容
本发明的目的是解决现有技术中存在的问题。
为实现本发明目的而采用的技术方案是这样的，一种多晶自掺杂平滑顶栅JFET器件，包括第一导电类型衬底、第一导电类型埋层、第二导电类型外延层、第一导电类型隔离穿透区、场氧层、预氧层、第一导电类型沟道区、第一导电类型重掺杂源漏区、多晶栅区、第二导电类型栅扩散区、TEOS金属前介质层、源漏极第一层金属和栅极第一层金属。
所述第一导电类型衬底上表面的两端淀积有第一导电类型埋层。
所述第一导电类型衬底和第二导电类型外延层的材料包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
所述第二导电类型外延层覆盖在第一导电类型衬底之上。
所述第二导电类型外延层的两端与第一导电类型埋层相接触。
所述第一导电类型隔离穿透区的下表面与第一导电类型埋层上表面相连。
所述第一导电类型隔离穿透区与第二导电类型外延层的两端相接触。
所述场氧层覆盖在第一导电类型隔离穿透区的上表面。
所述场氧层和第二导电类型外延层上表面接触。
所述场氧层和第一导电类型沟道区接触。
所述预氧层覆盖在第二导电类型外延层上表面。
所述预氧层的两端分别与位于不同位置的场氧层相接触。
所述第一导电类型沟道区填充在第二导电类型外延层内。
所述第一导电类型重掺杂源漏区填充在第一导电类型沟道区内，位于第一导电类型沟道区两端。
所述第一导电类型重掺杂源漏区内开设有接触孔I。
所述第一导电类型重掺杂源漏区呈条状结构。
所述接触孔I分别与预氧层和TEOS金属前介质层相接触。
所述多晶栅区部分覆盖在第一导电类型沟道区上表面。
所述多晶栅区与栅极第一层金属的下表面接触。
所述多晶栅区内开设有接触孔II。
所述接触孔II与TEOS金属前介质层相接触。
所述第二导电类型栅扩散区位于第一导电类型沟道区内部。
所述第二导电类型栅扩散区的上表面与所述多晶栅区的下表面相接触。
所述TEOS金属前介质层覆盖在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面。
所述源漏极第一层金属填充在接触孔I内部。
所述源漏极第一层金属覆盖在第一导电类型重掺杂源漏区之上。
所述源漏极第一层金属分别与预氧层、第一导电类型重掺杂源漏区和TEOS金属前介质层相接触。
所述栅极第一层金属填充在接触孔II内。
所述栅极第一层金属分别与多晶栅区和TEOS金属前介质层相接触。
优选的，所述第一导电类型为P型，第二导电类型为N型。
优选的，所述第一导电类型为N型，第二导电类型为P型。
一种多晶自掺杂平滑顶栅JFET器件的制造方法，包括以下步骤：
1)选取第一导电类型衬底，并在第一导电类型衬底之上生长一层氧化层。
2)进行第一次光刻。激光刻蚀去胶后，在第一导电类型衬底表面生长一层氧化层。在第一导电类型衬底内注入第一导电类型埋层。
3)漂去氧化层，并在第一导电类型衬底表面生长第二导电类型外延层，热生长一层氧化层。
4)进行第二次光刻，并在第一导电类型埋层之上注入第一导电类型隔离穿透区。利用LP淀积法在第二导电类型外延层表面淀积SIN。在第一导电类型隔离穿透区上生长场氧层。
5)进行第三次光刻，并在第二导电类型外延层内注入第二导电类型杂质，生长一层氧化层。
6)剥离残余SIN，生长一层氧化层。
7)进行第四次光刻。光刻后，在第二导电类型外延层内注入第一导电类型沟道区。
8)进行第五次光刻，光刻后在第一导电类型沟道区内注入第一导电类型重掺杂源漏区。
9)进行第六次光刻，光刻后进行氧化层漂洗，并淀积多晶栅区，注入第二导电类型杂质。
10)进行第七次光刻，光刻后刻蚀出第二导电类型栅扩散区。
11)利用LP淀积法淀积氧化层。
12)进行第八次光刻，刻蚀出接触孔I、接触孔II。
13)在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面淀积TEOS金属前介质层。在接触孔I、接触孔II内淀积第一层金属，并进行第九次光刻、反刻铝，形成源漏极第一层金属和栅极第一层金属。
14)在源漏极第一层金属和栅极第一层金属表面生长钝化层。
15)第十二次光刻，刻蚀出压焊点。
16)低温退火后，进行硅片初测、切割、装架、烧结和封装测试。
本发明的技术效果是毋庸置疑的，本发明具有以下优点：
1)本发明提出一种多晶自掺杂平滑顶栅JFET器件及其制造方法，具体为一种P-衬底的基础上，淀积一层N-外延层，在外延层中做P-阱，在P-阱两端注入P+接触形成JFET管的源漏两端，在P-阱的源漏之间淀积一层多晶硅层，通过注入到多晶中的杂质扩散到P-阱中形成的N+区域即为JFET管的栅极。
2)本发明实际效果1是使用外延中单独形成的P-阱作为沟道区域可以对此区域进行有效精确的控制，极大的提高器件一致率。
3)本发明实际效果2是多晶掺杂扩散的杂质通过特殊工艺控制形成的平滑超浅结，与正常的JFET器件相比，其输入阻抗的大小以及对阈值电压精确控制的能力都有很大的提升。
附图说明
图1是本发明的一种多晶自掺杂平滑顶栅JFET器件的二维平面结构图；
图2(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型埋层器件结构；
图2(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型埋层版图；
图3(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型隔离穿通区器件结构；
图3(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型隔离穿通区版图；
图4(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的有源区器件结构。
图4(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的有源区版图。
图5(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型沟道区器件结构。
图5(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型沟道区版图。
图6(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型重掺杂源漏区器件结构。
图6(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的P型重掺杂源漏区版图。
图7(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的多晶栅区器件结构。
图7(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的多晶栅区版图。
图8(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的接触孔区器件结构。
图8(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的接触孔区版图。
图9(a)是本发明的一种多晶自掺杂平滑顶栅JFET器件的M1金属器件结构。
图9(b)是本发明的一种多晶自掺杂平滑顶栅JFET器件的M1金属版图。
图中：第一导电类型衬底100、第一导电类型埋层101、第二导电类型外延层102、第一导电类型隔离穿透区103、场氧层104、预氧层105、第一导电类型沟道区106、第一导电类型重掺杂源漏区107、多晶栅区108、第二导电类型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
参见图1至图9，一种多晶自掺杂平滑顶栅JFET器件，包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、场氧层104、预氧层105、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、TEOS(正硅酸乙酯)金属前介质层110、源漏极第一层金属111和栅极第一层金属112。
所述P型衬底100上表面的两端淀积有P型埋层101。
所述P型衬底100和N型外延层103的材料包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
所述N型外延层102覆盖在P型衬底100之上。
所述N型外延层102的两端与P型埋层101相接触。
所述P型隔离穿透区103的下表面与P型埋层101上表面相连。
所述P型隔离穿透区103与N型外延层102的两端相接触。
所述场氧层104覆盖在P型隔离穿透区103的上表面。
所述场氧层104和N型外延层102上表面接触。
所述场氧层104和P型沟道区106接触。
所述预氧层105覆盖在N型外延层102上表面。
所述预氧层105的两端分别与位于不同位置的场氧层104相接触。
所述P型沟道区106填充在N型外延层102内。
所述P型重掺杂源漏区107填充在P型沟道区106内，位于P型沟道区106两端。
所述P型重掺杂源漏区107内开设有接触孔I。
所述P型重掺杂源漏区107呈条状结构。
所述接触孔I分别与预氧层105和TEOS金属前介质层110相接触。
所述多晶栅区108部分覆盖在P型沟道区106上表面。
所述多晶栅区108与栅极第一层金属112的下表面接触。
所述多晶栅区108内开设有接触孔II。
所述接触孔II与TEOS金属前介质层110相接触。
所述N型栅扩散区109位于P型沟道区106内部。
所述N型栅扩散区109的上表面与所述多晶栅区108的下表面相接触。
所述TEOS金属前介质层110覆盖在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面。
所述源漏极第一层金属111填充在接触孔I内部。
所述源漏极第一层金属111覆盖在P型重掺杂源漏区107之上。
所述源漏极第一层金属111分别与预氧层105、P型重掺杂源漏区107和TEOS金属前介质层110相接触。
所述栅极第一层金属112填充在接触孔II内。
所述栅极第一层金属112分别与多晶栅区108和TEOS金属前介质层110相接触。
实施例2：
一种多晶自掺杂平滑顶栅JFET器件，包括N型衬底100、N型埋层101、P型外延层102、N型隔离穿透区103、场氧层104、预氧层105、N型沟道区106、N型重掺杂源漏区107、多晶栅区108、P型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。
所述N型衬底100上表面的两端淀积有N型埋层101。
所述N型衬底100和P型外延层103的材料包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
所述P型外延层102覆盖在N型衬底100之上。
所述P型外延层102的两端与N型埋层101相接触。
所述N型隔离穿透区103的下表面与N型埋层101上表面相连。
所述N型隔离穿透区103与P型外延层102的两端相接触。
所述场氧层104覆盖在N型隔离穿透区103的上表面。
所述场氧层104和P型外延层102上表面接触。
所述场氧层104和N型沟道区106接触。
所述预氧层105覆盖在P型外延层102上表面。
所述预氧层105的两端分别与位于不同位置的场氧层104相接触。
所述N型沟道区106填充在P型外延层102内。
所述N型重掺杂源漏区107填充在N型沟道区106内，位于N型沟道区106两端。
所述N型重掺杂源漏区107内开设有接触孔I。
所述N型重掺杂源漏区107呈条状结构。
所述接触孔I分别与预氧层105和TEOS金属前介质层110相接触。
所述多晶栅区108部分覆盖在N型沟道区106上表面。
所述多晶栅区108与栅极第一层金属112的下表面接触。
所述多晶栅区108内开设有接触孔II。
所述接触孔II与TEOS金属前介质层110相接触。
所述P型栅扩散区109位于N型沟道区106内部。
所述P型栅扩散区109的上表面与所述多晶栅区108的下表面相接触。
所述TEOS金属前介质层110覆盖在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面。
所述源漏极第一层金属111填充在接触孔I内部。
所述源漏极第一层金属111覆盖在N型重掺杂源漏区107之上。
所述源漏极第一层金属111分别与预氧层105、N型重掺杂源漏区107和TEOS金属前介质层110相接触。
所述栅极第一层金属112填充在接触孔II内。
所述栅极第一层金属112分别与多晶栅区108和TEOS金属前介质层110相接触。
实施例3：
如图1所示，一种多晶自掺杂平滑顶栅JFET器件，包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、预氧层105、场氧层104、TEOS金属前介质层110、源漏极第一层金属111、栅极第一层金属102。
所述P型埋层101位于P型衬底100上表面的两端。
所述N型外延层102位于P型衬底100之上，所述N型外延层102与P型衬底100和P型埋层101相接触。
所述P型隔离穿透区103与N型外延层102的两端相接触，所述P型隔离穿透区103的底部与P型埋层101的顶部相连。
所述P型沟道区106位于N型外延层102的中间位置。
所述多晶栅区108位于P型沟道区106中间位置之上，与外延层102相接触。
所述N型栅扩散区109位于P型沟道区106中，位于多晶栅区108之下，与多晶栅区108接触。
所述P型重掺杂源漏区107呈条状结构，所述P型重掺杂源漏区107的分别位于P型沟道区106的两端，即N型栅扩散区109的两端。
所述场氧层104位于P型隔离穿透区103上表面，与P型沟道区106相接触。
所述预氧层105位于N型外延层102之上的场氧层104之间的位置。
所述TEOS金属前介质层110覆盖在整个器件表面的未开接触孔的位置。所述接触孔分别位于P型重掺杂源漏区107之内、多晶栅区109之内，所述接触孔分别与P型重掺杂源漏区107、多晶栅区109相接触。
所述源漏极第一层金属111位于P型重掺杂源漏区107的接触孔内，且覆盖所有P型重掺杂源漏区107，所述源漏极第一层金属111与预氧层105、TEOS金属前介质层110、外延层102中的P型重掺杂源漏区107相接触。
所述栅极第一层金属112位于多晶栅区108的接触孔内，所述栅极第一层金属112与多晶栅区108和TEOS金属前介质层110相接触。
实施例4：
一种多晶自掺杂平滑顶栅JFET器件的制造方法，包括以下步骤：
1)选取第一导电类型衬底100，并在第一导电类型衬底100之上生长一层氧化层。
2)进行第一次光刻。激光刻蚀去胶后，在第一导电类型衬底100表面生长一层氧化层。在第一导电类型衬底100内注入第一导电类型埋层101。
3)漂去氧化层，并在第一导电类型衬底100表面生长第二导电类型外延层102，热生长一层氧化层。
4)进行第二次光刻，并在第一导电类型埋层101之上注入第一导电类型隔离穿透区103。利用LP淀积法在第二导电类型外延层102表面淀积SIN。在第一导电类型隔离穿透区103上生长场氧层104。
5)进行第三次光刻，并在第二导电类型外延层102内注入第二导电类型杂质，生长一层氧化层。
6)剥离残余SIN(氮化硅)，生长一层氧化层。
7)进行第四次光刻。光刻后，在第二导电类型外延层102内注入第一导电类型沟道区106。
8)进行第五次光刻，光刻后在第一导电类型沟道区106内注入第一导电类型重掺杂源漏区107。
9)进行第六次光刻，光刻后进行氧化层漂洗，并淀积多晶栅区108，注入第二导电类型杂质。
10)进行第七次光刻，光刻后刻蚀出第二导电类型栅扩散区109。
11)利用LP淀积法淀积氧化层。
12)进行第八次光刻，刻蚀出接触孔I、接触孔II。
13)在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面淀积TEOS金属前介质层110。在接触孔I、接触孔II内淀积第一层金属，并进行第九次光刻、反刻铝，形成源漏极第一层金属111和栅极第一层金属112。
14)在源漏极第一层金属111和栅极第一层金属112表面生长钝化层。
15)第十二次光刻，刻蚀出压焊点。
16)低温退火后，进行硅片初测、切割、装架、烧结和封装测试。
实施例5：
一种多晶自掺杂平滑顶栅JFET器件的制造方法，包括以下步骤：
1)选择缺陷较少的NTD<111>单晶片，片厚约500～700μm，电阻率5～30Ω·cm，打标清洗、烘干待用；
2)生长一层厚氧化层温度1100～1150℃、时间100min～120min、干加湿氧化条件。
3)一次光刻，光刻刻蚀去胶后，生长一层薄氧化层温度1000～1020℃、时间30min～40min、纯干法氧化条件。
在圆片衬底两端进行P型埋层101注入，离子注入条件为：剂量4e15～8e15cm-2、能量60～100KeV。
再分布条件为：纯N2氛围退火温度、1100～1150℃、时间100min～120min。去氧化层。
4)硅片表面生长N型外延层102，温度在1100℃～1150℃，厚度为5～30μm，电阻率为4～40Ω·cm；
5)生长一层薄氧化层温度1000～1020℃、时间30min～40min、纯干法氧化条件。
6)二次光刻，光刻后，在器件两端进行P型隔离穿透区103注入，离子注入条件为：剂量1e15～8e15cm-2、能量60～100KeV。
7)LP(低压淀积法，例如低压化学气相淀积法)淀积SIN，厚度在
8)第三次光刻，光刻刻蚀SIN后，普注一次剂量为1E11-5E11、能量为60-100KeV的N型杂质，然后生长一层厚氧化层 温度1000～1050℃、时间200min～400min、干加湿氧化条件。
退火再分布条件为：纯N2氛围退火温度、1100～1150℃、时间100min～120min。
9)残余SIN剥离，剥离一层厚度约为的氧化层。并生长一层预氧化层105温度1000～1020℃、时间30min～40min、纯干法氧化条件。
10)四次光刻，光刻后进行P型沟道区106注入，具体为采用带胶注入，离子注入条件为：剂量1e13～5e13cm-2、能量60～100KeV，再分布条件为：无氧条件，温度1100～1150℃、时间100min～200min；
11)五次光刻，光刻后进行、P型重掺杂源漏区107注入，具体为采用带胶注入，离子注入条件为：剂量1e15～5e15cm-2、能量40～80KeV，再分布条件为：无氧条件，温度950～1000℃、时间30min～60min；
12)六次光刻，光刻后刻蚀漂掉预氧化层然后去胶，淀积500-1500A的多晶硅膜层，然后采用注入，离子注入条件为：剂量1e15～5e15cm-2、能量20～40KeV；
13)七次光刻，刻蚀掉多余的多晶硅，剩余多晶栅区108，采用RTA退火方式进行退火，RTA再分布条件为：无氧条环境，温度800～900℃、时间30SEC～60SEC。
14)LP淀积氧化层，厚度在
15)八次光刻，刻蚀出接触孔；接触孔分别位于P型重掺杂源漏区107之内、多晶栅区109之内，所述接触孔分别与P型重掺杂源漏区107、多晶栅区109相接触。
16)第一层金属淀积，在整个圆片表面淀积金属AL，九次光刻、反刻铝。形成源漏极第一层金属111、栅极第一层金属102；
17)合金，炉温550℃、时间10min～30min、钝化层生长；
18)十二次光刻刻蚀出压焊点；
19)低温退火，温度500℃～510℃，恒温30min；
20)硅片初测、切割、装架、烧结、封装测试。

Claims (2)

1.一种多晶自掺杂平滑顶栅JFET器件，其特征在于，包括第一导电类型衬底(100)、第一导电类型埋层(101)、第二导电类型外延层(102)、第一导电类型隔离穿透区(103)、场氧层(104)、预氧层(105)、第一导电类型沟道区(106)、第一导电类型重掺杂源漏区(107)、多晶栅区(108)、第二导电类型栅扩散区(109)、TEOS金属前介质层(110)、源漏极第一层金属(111)和栅极第一层金属(112)；
所述第一导电类型衬底(100)上表面的两端淀积有第一导电类型埋层(101)；
所述第二导电类型外延层(102)覆盖在第一导电类型衬底(100)之上；
所述第二导电类型外延层(102)的两端与第一导电类型埋层(101)相接触；
所述第一导电类型隔离穿透区(103)的下表面与第一导电类型埋层(101)上表面相连；
所述第一导电类型隔离穿透区(103)与第二导电类型外延层(102)的两端相接触；
所述场氧层(104)覆盖在第一导电类型隔离穿透区(103)的上表面；
所述场氧层(104)和第二导电类型外延层(102)上表面接触；
所述场氧层(104)和第一导电类型沟道区(106)接触；
所述预氧层(105)覆盖在第二导电类型外延层(102)上表面；
所述预氧层(105)的两端分别与位于不同位置的场氧层(104)相接触；
所述第一导电类型沟道区(106)填充在第二导电类型外延层(102)内；
所述第一导电类型重掺杂源漏区(107)填充在第一导电类型沟道区(106)内，位于第一导电类型沟道区(106)两端；
所述第一导电类型重掺杂源漏区(107)内开设有接触孔I；
所述接触孔I分别与预氧层(105)和TEOS金属前介质层(110)相接触；
所述多晶栅区(108)部分覆盖在第一导电类型沟道区(106)上表面；
所述多晶栅区(108)与栅极第一层金属(112)的下表面接触；
所述多晶栅区(108)内开设有接触孔II；
所述接触孔II与TEOS金属前介质层(110)相接触；
所述第二导电类型栅扩散区(109)位于第一导电类型沟道区(106)内部；
所述第二导电类型栅扩散区(109)的上表面与所述多晶栅区(108)的下表面相接触；
所述TEOS金属前介质层(110)覆盖在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面；
所述源漏极第一层金属(111)填充在接触孔I内部；
所述源漏极第一层金属(111)覆盖在第一导电类型重掺杂源漏区(107)之上；
所述源漏极第一层金属(111)分别与预氧层(105)、第一导电类型重掺杂源漏区(107)和TEOS金属前介质层(110)相接触；
所述栅极第一层金属(112)填充在接触孔II内；
所述栅极第一层金属(112)分别与多晶栅区(108)和TEOS金属前介质层(110)相接触；
所述第一导电类型重掺杂源漏区(107)呈条状结构；
多晶自掺杂平滑顶栅JFET器件的制造方法，包括以下步骤：
1)选取第一导电类型衬底(100)，并在第一导电类型衬底(100)之上生长一层氧化层；
2)进行第一次光刻；激光刻蚀去胶后，在第一导电类型衬底(100)表面生长一层氧化层；在第一导电类型衬底(100)内注入第一导电类型埋层(101)；
3)漂去氧化层，并在第一导电类型衬底(100)表面生长第二导电类型外延层(102)，热生长一层氧化层；
4)进行第二次光刻，并在第一导电类型埋层(101)之上注入第一导电类型隔离穿透区(103)；利用LP淀积法在第二导电类型外延层(102)表面淀积SIN；在第一导电类型隔离穿透区(103)上生长场氧层(104)；
5)进行第三次光刻，并在第二导电类型外延层(102)内注入第二导电类型杂质，生长一层氧化层；
6)剥离残余SIN，生长一层氧化层；
7)进行第四次光刻；光刻后，在第二导电类型外延层(102)内注入第一导电类型沟道区(106)；
8)进行第五次光刻，光刻后在第一导电类型沟道区(106)内注入第一导电类型重掺杂源漏区(107)；
9)进行第六次光刻，光刻后刻蚀漂掉预氧化层然后去胶，淀积多晶硅膜层，然后采用注入，离子注入条件为：剂量1e15～5e15cm-2、能量20～40KeV；
10)进行第七次光刻，刻蚀掉多余的多晶硅，剩余多晶栅区(108)；
11)利用LP淀积法淀积氧化层；
12)进行第八次光刻，刻蚀出接触孔I、接触孔II；
13)在多晶自掺杂平滑顶栅JFET器件未开设接触孔I、接触孔II的表面淀积TEOS金属前介质层(110)；在接触孔I、接触孔II内淀积第一层金属，并进行第九次光刻、反刻铝，形成源漏极第一层金属(111)和栅极第一层金属(112)；
14)在源漏极第一层金属(111)和栅极第一层金属(112)表面生长钝化层；
15)第十二次光刻，刻蚀出压焊点；
16)低温退火后，进行硅片初测、切割、装架、烧结和封装测试；退火温度500℃～510℃。
2.根据权利要求1所述的一种多晶自掺杂平滑顶栅JFET器件，其特征在于：所述第一导电类型衬底(100)和第二导电类型外延层(102)的材料包括体硅、碳化硅、砷化镓、磷化铟或锗硅。
CN202010582154.1A 2020-06-23 2020-06-23 一种多晶自掺杂平滑顶栅jfet器件及其制造方法 Active CN111933694B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010582154.1A CN111933694B (zh) 2020-06-23 2020-06-23 一种多晶自掺杂平滑顶栅jfet器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010582154.1A CN111933694B (zh) 2020-06-23 2020-06-23 一种多晶自掺杂平滑顶栅jfet器件及其制造方法

Publications (2)

Publication Number Publication Date
CN111933694A CN111933694A (zh) 2020-11-13
CN111933694B true CN111933694B (zh) 2024-04-30

Family

ID=73317339

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010582154.1A Active CN111933694B (zh) 2020-06-23 2020-06-23 一种多晶自掺杂平滑顶栅jfet器件及其制造方法

Country Status (1)

Country Link
CN (1) CN111933694B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4700461A (en) * 1986-09-29 1987-10-20 Massachusetts Institute Of Technology Process for making junction field-effect transistors
JP2000114390A (ja) * 1998-10-09 2000-04-21 Sony Corp 半導体装置およびその製造方法
US6153453A (en) * 1998-03-31 2000-11-28 Stmicroelectronics S.A. JFET transistor manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4700461A (en) * 1986-09-29 1987-10-20 Massachusetts Institute Of Technology Process for making junction field-effect transistors
US6153453A (en) * 1998-03-31 2000-11-28 Stmicroelectronics S.A. JFET transistor manufacturing method
JP2000114390A (ja) * 1998-10-09 2000-04-21 Sony Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN111933694A (zh) 2020-11-13

Similar Documents

Publication Publication Date Title
US6780725B2 (en) Method for forming a semiconductor device including forming vertical npn and pnp transistors by exposing the epitaxial layer, forming a monocrystal layer and adjusting the impurity concentration in the epitaxial layer
US11677028B2 (en) PMOS FinFET
KR19990013112A (ko) 모스 트랜지스터 및 그 제조방법
US20220157988A1 (en) Power semiconductor device and fabrication method thereof
KR20000042673A (ko) 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법
CN107946355B (zh) 一种横向高压双极结型晶体管及其制造方法
TW201822361A (zh) 降低電容可變性的ｍｏｓ電容結構
CN115799343A (zh) 结型场效应器件及其制造方法
CN111933694B (zh) 一种多晶自掺杂平滑顶栅jfet器件及其制造方法
JPH04363046A (ja) 半導体装置の製造方法
CN107039510B (zh) 一种纵向高压功率双极结型晶体管及其制造方法
US4041517A (en) Vertical type junction field effect semiconductor device
CN112466753B (zh) 一种结型场效应晶体管器件的制备方法
CN211605156U (zh) 一种静电放电保护器件
CN107170805B (zh) 一种纵向高压双极结型晶体管及其制造方法
CN109671707B (zh) 一种集成vdmos的jcd集成器件及其制备方法
CN111430305A (zh) 一种制作静电放电保护器件的方法及静电放电保护器件
CN114093936B (zh) 一种亚微米多晶硅发射极双极结型晶体管及其制造方法
CN107393872B (zh) 一种bcd工艺中寄生型npn三极管的制作方法
CN107946356B (zh) 一种横向高压功率双极结型晶体管及其制造方法
KR100774114B1 (ko) 집적된 주입 논리 셀의 반도체 장치 및 그 제조 프로세스
CN116525609B (zh) 一种ldmos工艺tvs器件及其制造方法
CN103779416A (zh) 一种低vf的功率mosfet器件及其制造方法
CN116387363B (zh) 一种ldmos工艺tvs器件及其制造方法
EP0036620A2 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant