CN106653753A - 半导体结构 - Google Patents

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Abstract

在一些实施例中，一种半导体结构包括第一器件和第二器件。第一器件具有第一表面。第一器件包括由第一材料系统限定的第一有源区域。第二器件具有第二表面。第二表面与第一表面共平面。第二器件包括由第二材料系统限定的第二有源区域。第二材料系统不同于第一材料系统。

Description

半导体结构
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体结构。
背景技术
近来，诸如交换器或整流器的功率电子器件的发展突显了功率器件的制造业。通常地，功率器件由III-V族材料制成。借助于半导体制造业，功率器件能够集成至集成电路中或芯片中。这样，功率器件具有更紧凑的尺寸和多功能性。
发明内容
本发明的实施例提供了一种半导体结构，包括：第一器件，具有第一表面，所述第一器件包括：由第一材料系统限定的第一有源区域；以及第二器件，具有第二表面，所述第二表面与所述第一表面共平面，所述第二器件包括：由第二材料系统限定的第二有源区域，其中，所述第二材料系统不同于所述第一材料系统。
本发明的另一实施例提供了一种半导体结构，包括：硅衬底，具有位于所述硅衬底中的有源区域；以及III-V族层，位于所述硅衬底上并且位于所述硅衬底的所述有源区域上方。
本发明的又一实施例提供了一种用于制造半导体结构的方法，包括：提供第一材料系统的衬底，所述衬底具有第一器件区域和第二器件区域；在所述第一器件区域中限定有源区域；在所述衬底上形成第二材料系统的层，所述第二材料系统不同于所述第一材料系统；以及在所述第一器件区域上方的所述层的部分中限定隔离区域。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明的一些实施例的半导体结构的图。
图2是根据本发明的一些实施例的半导体结构的图。
图3是根据本发明的一些实施例的半导体结构的截面。
图4是根据本发明的一些实施例的半导体结构的图。
图5A至图5G是根据本发明的一些实施例示出的制造半导体器件的方法的图。
图6是根据本发明的一些实施例示出的形成半导体结构的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1是根据本发明的一些实施例的半导体结构10的图。参照图1，半导体结构10包括第一器件11和第二器件12。第一器件11和第二器件12分别具有第一表面110和第二表面120。第一表面110与第二表面120共平面。
在一些实施例中，第一器件11是诸如晶体管、二极管、光电二极管、保险丝、电阻器、电容器等的Si有源器件。例如，晶体管包括金属氧化物半导体(MOS)晶体管、双极结晶体管(BJT)、互补MOS(CMOS)晶体管等。此外，第一器件11可以包括逻辑器件、存储器器件(例如，静态随机存取存储器(SRAM))、射频(RF)器件、输入/输出(I/O)器件、芯片上系统(SoC)器件、其它合适的器件类型或它们的组合。
在一些实施例中，第二器件12是在功率电子电路或在集成电路中通常用作交换器或整流器的高压器件或功率器件。例如，一些常见的功率器件是功率二极管、晶闸管、功率金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)和绝缘栅双极晶体管(IBGT)。功率二极管或MOSFET以与其对应的低功率器件相似的原理操作，但是能够携带数量更多的电流并且通常能够在断开状态下支持更大的反向偏置电压。
第一器件11包括第一有源区域112。第一有源区域112位于衬底14的第一器件区域14A中。第一器件区域14A是与第一器件11相关联的衬底14的部分。衬底14和第一有源区域112由第一材料系统制成。在一些实施例中，衬底14和第一有源区域112由硅制成。此外，第一器件11包括位于第一器件区域14A上方的层13的第一区域13A。层13由不同于第一材料系统的第二材料系统制成。例如，层13由III-V族材料制成，其中，III-V族材料可以是砷化镓、砷化铟、砷化铟镓、磷化铟、氮化镓、锑化铟、锑化镓、磷化镓和/或它们的任意三元化合物或四元化合物，或它们的混合物或合金。
在一些实施例中，衬底14包括硅锗、砷化镓、碳化硅或其它合适的半导体材料。在一些实施例中，衬底14还包括诸如P阱和/或N阱的掺杂区域(未示出)。在一些其它实施例中，衬底14还包括诸如掩埋层和/或外延层的其他部件。此外，在一些实施例中，衬底14是诸如绝缘体上硅(SOI)的绝缘体上半导体。在其它实施例中，半导体衬底14包括掺杂的epi层、梯度半导体层和/或还包括覆盖不同类型的另一半导体层的半导体层(诸如，硅锗层上的硅层)。在一些其它实例中，化合物半导体衬底包括多层硅结构，或硅衬底可以包括多层化合物半导体结构。在一些实施例中，衬底14可以包括诸如锗和金刚石的其他元素半导体。在一些实施例中，衬底14包括诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体。
相似地，第二器件12包括位于层13的第二区域13B中的第二有源区域122。第二有源区域122由第二材料系统组成。在一些实施例中，第二有源区域122不与第一器件区域14A中的第一有源区域112重叠。第二有源区域122具有由虚线132指示的侧123。第二有源区域122的侧123用作第一器件11和第二器件12之间的边界。此外，第二器件12还包括衬底14的第二器件区域14B。衬底14的第二器件区域14B与第二器件12相关联。第二器件区域14B位于第二有源区域122下方。
在一些实施例中，第一表面110和第二表面120形成为层13的表面的共同表面。换言之，第一表面110和第二表面120之间基本没有阶差。在本实施例中，第一器件11和第二器件12彼此紧邻。半导体结构10变得更加紧凑，并且因此，半导体结构10具有相对较低的面积成本。此外，第一器件11和第二器件12集成而不经历任何接合操作。此外，第一表面110和第二表面120之间没有阶差还有助于后续的金属化操作，其中，光刻的质量高度地取决于投射的表面的高度的均匀性。
在集成III-V族材料系统和Si材料系统的一些现有的半导体结构中，例如，通过接合操作连接两个材料系统，Si材料系统堆叠在III-V族材料系统上。接合操作导致相对较高的成本。此外，由于接合操作，在III-V族材料系统的表面和Si材料系统的表面之间通常具有阶差。通过任何有源器件不能执行接近阶差的区域，并且因此浪费了预定的器件区域。相应地，具有集成器件之间的阶差的这样的半导体结构消耗更多的面积，并且因此具有相对较高的面积成本。
图2是根据本发明的一些实施例的半导体结构20的图。参考图2，除了半导体结构20包括第一器件21中的隔离区域27，半导体结构20与参考图1所述和所示的半导体结构10类似。
隔离区域27位于第二材料系统的层13的第一区域13A中并且位于第一有源区域112上方。隔离区域27配置为阻止第二有源区域122的载流子进入第一器件21中的层13的第一区域13A。隔离区域27具有第一侧271和与第一侧271相对的第二侧272。第一侧271与第二有源区域122的侧123重叠，并且用于确定第一器件11和第二器件12之间的边界。如果隔离区域27的第一侧271向着第二有源区域122的侧124延伸，第二器件12的尺寸减小并且第一器件11的尺寸增加，反之亦然。
此外，第一有源区域112具有第一侧113和与第一侧113相对的第二侧114。在本实施例中，隔离区域27的第一侧271和第二侧272之间的第一距离W1大于第一有源区域112的第一侧113和第二侧114之间的第二距离W2。在一些实施例中，第一距离W1和第二距离W2之间的差小于10μm。
出于图1的实施例中提供的类似的原因，由于第一器件21的第一表面110与第二器件12的第二表面120共平面，面积成本相对较低，并且由于不需要接合操作，半导体结构20的制造变得更简单。
图3是根据本发明的一些实施例的半导体结构30的截面。参考图3，除了半导体结构30包括第一器件31和第二器件32的更多细节，半导体结构30与参考图2所述和所示的半导体结构20类似。
除了第一器件31包括其中具有两个掺杂的区域314和316的第一有源区域312，第二器件32包括第二有源区域322，以及第一器件31和第二器件32包括第二材料系统的层，第一器件31和第二器件32分别与参考图2所述和所示的第一器件21和第二器件12类似。第二材料系统具有第一带隙层36和第二带隙层38。
第一有源区域312和两个掺杂的区域314和316限定诸如晶体管的有源器件。例如，有源区域312掺杂有p型的掺杂剂并且掺杂的区域314和316掺杂有n型的掺杂剂。用这样的方式，第一有源区域312和掺杂的区域314和316限定诸如n沟道金属氧化物半导体场效应晶体管(MOSFET)的n型半导体器件。可选地，例如，第一有源区域312掺杂有n型的掺杂剂并且掺杂的区域314和316掺杂有p型的掺杂剂。用这样的方式，第一有源区域312和掺杂的区域314和316限定诸如p沟道金属氧化物半导体场效应晶体管(MOSFET)的p型半导体器件。有源器件通过互连件37和第二材料系统的第二带隙层38上的图案化的导电层35通信地连接至另一器件。例如，互连件37是GaN贯通孔，并且图案化的导电层35是前端操作之后的第一金属层。互连件37穿透包括第一带隙层36和第二带隙层38的层，并且配置为在一端处连接图案化的导电层35和在另一端处连接第一有源区域312。
第一带隙层36和第二带隙层38由第二材料系统制成。在一些实施例中，第二带隙大于第一带隙。在本实施例中，第一带隙层36是GaN并且第二带隙层38是AlGaN，而本发明不限制于此。第一带隙层36和第二带隙层38可以是砷化镓、砷化铟、砷化铟镓、磷化铟、氮化镓、锑化铟、锑化镓、磷化镓和/或它们的任意三元化合物或四元化合物，或它们的混合物或合金。
此外，第一器件31包括第一带隙层36的第一部分36A和第二带隙层38的第一部分38A。第一部分36A和第一部分38A与第一器件31相关联。第一带隙层36的第一部分36A位于衬底14的第一器件区域14A上。第二带隙层38的第一部分38A位于第一带隙层36的第一部分36A上。
隔离区域27位于第一器件区域14A上方并且横跨第一带隙层36的第一部分36A和第二带隙层38的第一部分38A之间的界面。这样，出于图2的实施例中提供的类似的原因，由于带负电的离子排斥来自第二器件32的第二有源区域322的电子，所以在第二器件32中产生的二维电子气(2-DEG)不流入第一器件31的任何部分。
另一方面，第二器件32包括第一带隙层36的第二部分36B和第二带隙层38的第二部分38B。第二部分36B和第二部分38B与第二器件32相关联。第一带隙层36的第二部分36B位于衬底14的第二器件区域14B上。第二带隙层38的第二部分38B位于第一带隙层36的第二部分36B上。
第二有源区域322由第一带隙层36和第二带隙层38限定。由于第二带隙层38的带隙大于第一带隙层36的带隙，所以第一带隙层36和第二带隙层38之间存在带隙不连续。来自第二带隙层38中的压电效应的电子落在第一带隙层36中，导致第一带隙层36中的高度移动的导电电子的非常薄的层(即，第二有源区域322)。2-DEG的薄层位于第一带隙层36和第二带隙层38之间的界面处。因此，由于第一带隙层36是未掺杂的或非故意掺杂的，所以载流子沟道具有高电子迁移率，并且电子能够自由地移动而不与杂质碰撞或基本减少与杂质的碰撞。应该注意，为了示出的清楚，放大了第二有源区域322的尺寸。
为了与另一器件(诸如第一器件31的有源器件)通信，在第二带隙层38的第二部分38B上还有图案化的导电层35，图案化的导电层35连接至第二有源区域322，并且如果第一带隙层36的第二部分36B和第二带隙层38的第二部分38B限定晶体管，图案化的导电层35还连接至晶体管的漏极、栅极和源极。
在本实施例中，第一表面110和第二表面120是第二带隙层38的表面。因此，第一表面110与第二表面120共平面。出于图1的实施例中提供的类似的原因，由于第一器件31的第一表面110与第二器件32的第二表面120共平面，单位面积成本相对较低，并且由于不需要接合操作，半导体结构30的制造变得更简单。
图4是根据本发明的一些实施例的半导体结构40的截面。参考图4，除了半导体结构40包括不同的第一器件41，半导体结构40与参考图3所述和所示的半导体结构30类似。
除了第一器件41包括具有位于衬底14的第一器件区域14A中的掺杂的区域414的第一有源区域412，第一器件41与参考图3所述和所示的第一器件31类似。第一有源区域412和掺杂的区域414限定稳压二极管(或整流器)。掺杂的区域414用作稳压二极管的正极，并且第一有源区域用作稳压二极管的负极。互连件37穿透第一带隙层36和第二带隙层38，并且配置为在一端处连接掺杂的区域414和第一有源区域412和在另一端处连接图案化的导电层35。
出于图1的实施例中提供的类似的原因，由于第一器件41的第一表面110与第二器件32的第二表面120共平面，单位面积成本相对较低，并且由于不需要接合操作，半导体结构40的制造变得更简单。
图5A至图5G是根据一些实施例示出的制造半导体结构的方法的图。参照图5A，提供了衬底502。衬底502包括第一器件区域502A和第二器件区域502B。第一器件区域502A和第二器件区域502B分别与半导体结构的第一器件和第二器件相关联。在一些实施例中，衬底502包括p型衬底。
参照图5B，例如，通过离子注入操作在衬底502中形成第一有源区域504。在一些实施例中，第一有源区域504掺杂有n型掺杂剂。在其它实施例中，第一有源区域504掺杂有p型掺杂剂。
参照图5C,例如，通过离子注入操作和后来的退火操作,在第一有源区域504中形成掺杂的区域506。在一些实施例中，掺杂的区域506掺杂有n型掺杂剂。在其它实施例中，掺杂的区域506掺杂有p型掺杂剂。具有n型掺杂剂的第一有源区域504和p型掺杂剂的掺杂的区域506，在衬底502中形成PMOS晶体管。相反地，具有p型掺杂剂的第一有源区域504和n型掺杂剂的掺杂的区域506，在衬底502中形成NMOS晶体管。掺杂的区域506用作NMOS晶体管或PMOS晶体管的漏极或源极。
参照图5D，例如,通过沉积操作，在衬底502上形成第一带隙层508。此外，例如,通过沉积操作，在第一带隙层508上形成第二带隙层510。第二带隙层510的带隙大于第一带隙层508的带隙。例如，第一带隙层508由GaN的材料制成，并且第二带隙层510由AlGaN的材料制成。
参照图5E，例如，通过注入操作，将带负电的离子注入在与第一器件区域502A相关联的暴露的第二带隙层510中，从而在第一带隙层508和第二带隙层510中形成隔离区域512。具体地，隔离区域512横跨与第一器件区域相关联的第一带隙层508和第二带隙层510之间的界面。
参照图5F，例如，通过蚀刻操作，形成通孔沟槽以暴露出掺杂的区域506和第一有源区域504的部分，并且随后通过沉积操作，在通孔沟槽中沉积导电材料以形成互连件514，来在第一带隙层508和第二带隙层510中形成互连件514。例如，互连件514是GaN贯通孔(TGV)。由第一有源区域504和掺杂的区域506限定的晶体管通过互连件514通信地连接至另一器件。
参照图5G，例如,通过沉积操作和随后的蚀刻操作，在第二带隙层510上形成图案化的导电层516。注意，图案化的导电层516能够设置在第一器件区域502A和第二器件区域502B上。在一些实施例中，图案化的导电层516是前端操作之后的第一金属层。
在本实施例中，半导体结构的表面是第二带隙层510的表面。因此，第一器件(是指在虚线的右侧处的器件并且第一器件的有源区域由第一材料系统限定)的表面与第二器件(是指在虚线的左侧处的器件并且第二器件的有源区域由第二材料系统限定)的表面共平面。出于图1的实施例中提供的类似的原因，半导体结构的单位面积成本相对较低，并且由于不需要接合操作，半导体结构的制造变得更简单。
图6是根据本发明的一些实施例示出的形成半导体结构的方法的流程图。参照图6，在操作600中，提供了第一材料系统的衬底。衬底包括第一器件区域和第二器件区域。第一器件区域和第二器件区域分别与第一器件和第二器件相关联。衬底分别类似于参照图4所述和所示的衬底14以及参照图5A所述和所示的衬底502。此外，第一器件区域和第二器件区域与参考图3所示和所述的第一器件区域14A和第二器件区域14B类似。在一个实施例中，衬底是p型衬底。
在操作602中，在第一器件区域中限定第一有源区域，并且然后，在第一有源区域中限定掺杂的区域。在一个实施例中，第一有源区域是n阱并且掺杂的区域包括p型掺杂剂，产生PMOS晶体管。在另一个实施例中，第一有源区域是p阱，并且掺杂的区域包括n型掺杂剂。
在操作604中，在衬底上形成第二材料系统的第一带隙层。第一带隙层与参考图3所述和所示的第一带隙层36类似。第二材料系统不同于第一材料系统。例如，第一材料系统包括硅而第二材料系统包括III-V族材料，其中，III-V族材料可以是砷化镓、砷化铟、砷化铟镓、磷化铟、氮化镓、锑化铟、锑化镓、磷化镓和/或它们的任意三元化合物或四元化合物，或它们的混合物或合金。在本实施例中，第一带隙层是GaN层。
在操作606中，在第一带隙层上形成第二材料系统的第二带隙层。第二带隙层与参考图3所述和所示的第二带隙层38类似。第二带隙层的带隙大于第一带隙层的带隙。这样，第二有源区域由第一带隙层和第二带隙层的界面限定。在本实施例中，第二带隙层是AlGaN层。
继操作606之后，在操作608中，在第一带隙层和第二带隙层之间的界面处限定隔离区域。隔离区域与参考图3所述和所示的隔离区域27类似。出于图2的实施例中提供的类似的原因，隔离区域配置为排斥来自第二器件区域502B的第二有源区域的电子。
在操作610中，形成互连件。互连件穿透第一器件区域处的第一带隙层和第二带隙层，并且在一端处连接第一有源区域，在另一端处连接稍后讨论的导电层。
在操作612中，在第二带隙层上形成图案化的导电层并且图案化的导电层与互连件连接。图案化的导电层通过互连件电连接至第一有源区域。
一些实施例具有下文中的特征和/或优点的一个或组合。在一些实施例中，一种半导体结构包括具有第一表面的第一器件和具有第二表面的第二器件。第二表面与第一表面共平面。第一器件包括由第一材料系统限定的第一有源区域。第二器件包括由第二材料系统限定的第二有源区域。第二材料系统不同于第一材料系统。
在上述半导体结构中，其中，所述第一材料系统包括Si，并且所述第二材料系统包括III-V族材料。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括衬底，所述衬底包括与所述第一器件相关联的第一器件区域和与所述第二器件相关联的第二器件区域；所述第一有源区域设置在所述第一器件区域中。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述第二有源区域位于所述层中。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述第一器件包括位于所述第二材料系统的所述层中并且位于所述第一有源区域上方的隔离区域。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述第一器件包括位于所述第二材料系统的所述层中并且位于所述第一有源区域上方的隔离区域，所述隔离区域具有第一侧和与第一侧相对的第二侧，以及所述第一有源区域具有第一侧和与第一侧相对的第二侧，其中，所述隔离区域的第一侧和第二侧之间的第一距离大于所述第一有源区域的第一侧和第二侧之间的第二距离。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述第一器件包括位于所述第二材料系统的所述层中并且位于所述第一有源区域上方的隔离区域，所述隔离区域具有第一侧和与第一侧相对的第二侧，以及所述第一有源区域具有第一侧和与第一侧相对的第二侧，其中，所述隔离区域的第一侧和第二侧之间的第一距离大于所述第一有源区域的第一侧和第二侧之间的第二距离，所述第一距离和所述第二距离的差小于10μm。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述层包括第一带隙层和位于所述第一带隙层上的第二带隙层，所述第二带隙层的带隙大于所述第一带隙层的带隙。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述层包括第一带隙层和位于所述第一带隙层上的第二带隙层，所述第二带隙层的带隙大于所述第一带隙层的带隙，所述第一器件包括位于第一器件区域上方并且横跨所述第一带隙层和所述第二带隙层之间的界面的隔离区域。
在上述半导体结构中，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面，所述半导体结构还包括位于所述第二材料系统的所述层上的图案化的导电层，其中，所述第一器件还包括穿透所述层并且连接所述图案化的导电层和所述第一有源区域的互连件。
在一些实施例中，半导体结构包括硅衬底和III-V族层。硅衬底具有位于其中的有源区域。III-V族层位于衬底上并且位于硅衬底的有源区域上方。
在上述半导体结构中，其中，所述III-V族层包括：第一带隙层，位于所述硅衬底上；以及第二带隙层，位于所述第一带隙层上，其中，所述第二带隙层的带隙大于所述第一带隙层的带隙。
在上述半导体结构中，其中，所述III-V族层包括：第一带隙层，位于所述硅衬底上；以及第二带隙层，位于所述第一带隙层上，其中，所述第二带隙层的带隙大于所述第一带隙层的带隙，所述半导体结构还包括：隔离区域，横跨所述第一带隙层和所述第二带隙层之间的界面。
在上述半导体结构中，其中，所述III-V族层包括：第一带隙层，位于所述硅衬底上；以及第二带隙层，位于所述第一带隙层上，其中，所述第二带隙层的带隙大于所述第一带隙层的带隙，所述半导体结构还包括：隔离区域，横跨所述第一带隙层和所述第二带隙层之间的界面，其中，所述隔离区域包括第一侧和与第一侧相对的第二侧，以及所述有源区域包括第一侧和与第一侧相对的第二侧，其中，所述隔离区域的第一侧和第二侧之间的距离大于所述有源区域的第一侧和第二侧之间的距离。
在上述半导体结构中，所述半导体结构包括：图案化的导电层，位于所述III-V族层上；以及互连件，穿透所述III-V族层并且连接所述图案化的导电层和所述有源区域。
在一些实施例中，一种用于制造半导体结构的方法包括至少下面的操作。提供了第一材料系统的衬底。该衬底具有第一器件区域和第二器件区域。限定第一器件区域中的有源区域。在衬底上形成第二材料系统的层。第二材料系统不同于第一材料系统。在第一器件区域上方的层的部分中限定隔离区域。
在上述方法中，还包括：形成穿透所述层的互连件，所述互连件将所述有源区域连接至所述第一器件区域上方的导电层。
在上述方法中，其中，在所述第一器件区域上方的所述层的部分中限定所述隔离区域的操作包括：通过执行带有负电荷的掺杂剂来限定所述隔离区域。
在上述方法中，其中：在所述衬底上形成所述第二材料系统的所述层的操作包括：在所述衬底上形成第一带隙层；以及在所述第一带隙层上形成第二带隙层；以及在所述第一器件区域上方的所述层的部分中限定所述隔离区域的操作包括：限定横跨所述第一带隙层和所述第二带隙层之间的界面的所述隔离区域。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
第一器件，具有第一表面，所述第一器件包括：
由第一材料系统限定的第一有源区域；以及
第二器件，具有第二表面，所述第二表面与所述第一表面共平面，所述第二器件包括：
由第二材料系统限定的第二有源区域，其中，所述第二材料系统不同于所述第一材料系统。
2.根据权利要求1所述的半导体结构，其中，所述第一材料系统包括Si，并且所述第二材料系统包括III-V族材料。
3.根据权利要求1所述的半导体结构，其中，所述第一器件和所述第二器件还包括衬底，所述衬底包括与所述第一器件相关联的第一器件区域和与所述第二器件相关联的第二器件区域；所述第一有源区域设置在所述第一器件区域中。
4.根据权利要求1所述的半导体结构，其中，所述第一器件和所述第二器件还包括所述第二材料系统的层，并且所述第一表面和所述第二表面是所述第二材料系统的所述层的顶面。
5.根据权利要求4所述的半导体结构，其中，所述第二有源区域位于所述层中。
6.根据权利要求4所述的半导体结构，其中，所述第一器件包括位于所述第二材料系统的所述层中并且位于所述第一有源区域上方的隔离区域。
7.根据权利要求6所述的半导体结构，其中，所述隔离区域具有第一侧和与第一侧相对的第二侧，以及所述第一有源区域具有第一侧和与第一侧相对的第二侧，其中，所述隔离区域的第一侧和第二侧之间的第一距离大于所述第一有源区域的第一侧和第二侧之间的第二距离。
8.根据权利要求7所述的半导体结构，其中，所述第一距离和所述第二距离的差小于10μm。
9.一种半导体结构，包括：
硅衬底，具有位于所述硅衬底中的有源区域；以及
III-V族层，位于所述硅衬底上并且位于所述硅衬底的所述有源区域上方。
10.一种用于制造半导体结构的方法，包括：
提供第一材料系统的衬底，所述衬底具有第一器件区域和第二器件区域；
在所述第一器件区域中限定有源区域；
在所述衬底上形成第二材料系统的层，所述第二材料系统不同于所述第一材料系统；以及
在所述第一器件区域上方的所述层的部分中限定隔离区域。
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