KR20170051122A - 반도체 구조체 - Google Patents

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만호 콴
푸-웨이 야오
루-이 수
춘 린 차이
알렉산 칼니츠키
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시예에서, 반도체 구조체는 제1 디바이스 및 제2 디바이스를 포함한다. 제1 디바이스는 제1 표면을 가진다. 제1 디바이스는 제1 재료 체계에 의해 정의되는 제1 활성 영역을 포함한다. 제2 디바이스는 제2 표면을 가진다. 제2 표면은 제1 표면과 동일 평면에 있다. 제2 디바이스는 제2 재료 체계에 의해 정의되는 제2 활성 영역을 포함한다. 제2 재료 체계는 제1 재료 체계와 서로 다르다.

Description

반도체 구조체{SEMICONDUCTOR STRUCTURE}
최근에, 스위치 또는 정류기와 같은 파워 전자 디바이스(power electronic device)의 개발로 인해 파워 디바이스의 제조가 강조되고 있다. 전형적으로, 파워 디바이스는 III-V족 재료로 이루어진다. 반도체 제조에 의해, 파워 디바이스는 집적 회로(integrated circuit) 또는 칩 내에 집적될 수 있다. 이러한 방식으로, 파워 디바이스는 더 컴팩트한 크기 및 다재다능성(versatility)을 가진다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 더 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처는 실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 본 개시물의 일부 실시예에 따른 반도체 구조체의 도면이다.
도 2는 본 개시물의 일부 실시예에 따른 반도체 구조체의 도면이다.
도 3은 본 개시물의 일부 실시예에 따른 반도체 구조체의 단면이다.
도 4는 본 개시물의 일부 실시예에 따른 반도체 구조체의 도면이다.
도 5a 내지 5g는 본 개시물의 일부 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시하는 도면이다.
도 6은 본 개시물의 일부 실시예에 따라 반도체 구조체를 형성하는 방법을 도시하는 흐름도이다.
다음의 개시물은 본 발명의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략화하기 위해 컴포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것은 아니다.
도 1은 본 개시물의 일부 실시예에 따른 반도체 구조체(10)의 도면이다. 도 1을 참조하면, 반도체 구조체(10)는 제1 디바이스(11) 및 제2 디바이스(12)를 포함한다. 제1 디바이스(11) 및 제2 디바이스(12)는 제1 표면(110) 및 제2 표면(120)을 각각 가진다. 제1 표면(110)은 제2 표면(120)과 동일 평면에 있다.
일부 실시예에서, 제1 디바이스(11)는 트랜지스터, 다이오드, 포토-다이오드, 퓨즈, 저항기, 커패시터 등과 같은 Si 능동 디바이스이다. 예를 들어, 트랜지스터는 금속-산화물-반도체(metal-oxide-semiconductor: MOS) 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor: BJT), 상보성 MOS(CMOS) 트랜지스터 등을 포함한다. 더욱이, 제1 디바이스(11)는 논리 디바이스(logic device), 메모리 디바이스(예를 들어, 정적 랜덤 액세스 메모리(static random access memory: SRAM)), 무선 주파수(radio frequency: RF) 디바이스, 입력/출력(I/O) 디바이스, 시스템-온-칩(system-on-chip: SoC) 디바이스, 다른 적합한 타입의 디바이스 또는 그 조합을 포함할 수 있다.
일부 실시예에서, 제2 디바이스(12)는 파워 전자 회로 또는 집적 회로에서 스위치 또는 정류기로서 흔히 사용되는 고-전압 디바이스(high-voltage device) 또는 파워 디바이스이다. 예를 들어, 일부 흔한 파워 디바이스는 파워 다이오드, 사이리스터(thyristor), 파워 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor: MOSFET), 바이폴라 접합 트랜지스터(bipolar junction transistor: BJT) 및 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor: IGBT)이다. 파워 다이오드 또는 MOSFET은 저-파워 상대부(low-power counterpart)에 대해 유사한 원리로 동작하지만, 다량의 전류를 운반할 수 있고 전형적으로 오프-상태(off-state)에서 더 큰 역전-바이어스(reverse-bias) 전압을 지지할 수 있다.
제1 디바이스(11)는 제1 활성 영역(112)을 포함한다. 제1 활성 영역(112)은 기판(14)의 제1 디바이스 영역(14A)에 위치된다. 제1 디바이스 영역(14A)은 제1 디바이스(11)와 관련되는 기판(14)의 일부분이다. 기판(14) 및 제1 활성 영역(112)은 제1 재료 체계(material system)로 이루어진다. 일부 실시예에서, 기판(14) 및 제1 활성 영역(112)은 실리콘으로 이루어진다. 더욱이, 제1 디바이스(11)는 제1 디바이스 영역(14A) 위의 층(13)의 제1 영역(13A)을 포함한다. 층(13)은 제1 재료 체계와 다른 제2 재료 체계로 이루어진다. 예를 들어, 층(13)은 갈륨 비화물(gallium arsenide), 인듐 비화물(indium arsenide), 인듐 갈륨 비화물(indium gallium arsenide), 인듐 인화물(indium phosphide), 갈륨 질화물(gallium nitride), 인듐 안티몬화물(indium antimonide), 갈륨 안티몬화물(gallium antimonide), 갈륨 인화물(gallium phosphide) 및/또는 그의 임의의 3기(ternary) 또는 4기(quaternary) 화합물 또는 그의 혼합물 또는 합금일 수 있는 III-V족 재료로 이루어진다.
일부 실시예에서, 기판(14)은 실리콘 게르마늄(silicon germanium), 갈륨 비소(gallium arsenic), 실리콘 탄소(silicon carbon), 또는 다른 적합한 반도체 재료를 포함한다. 일부 실시예에서, 기판(14)은 또한 P-웰(P-well) 및/또는 N-웰(N-well)(도시되지 않음)과 같은 도핑 영역을 포함한다. 일부 다른 실시예에서, 기판(14)은 또한 매립 층(buired layer) 및/또는 에피택시 층(epitaxy layer)과 같은 다른 피처를 포함한다. 더욱이, 일부 실시예에서, 기판(14)은 실리콘 온 절연체(silicon on insulator: SOI)와 같은 절연체 상의 반도체이다. 다른 실시예에서, 반도체 기판(14)은 도핑 에피 층(doped epi layer), 경사도(gradient) 반도체 층을 포함하고, 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같은 다른 타입의 또 다른 반도체 층을 덮어씌우는 반도체 층을 또한 포함한다. 일부 다른 예에서, 화합물 반도체 기판이 다층 실리콘 구조체를 포함하거나 또는 실리콘 기판이 다층 화합물 반도체 구조체를 포함할 수 있다. 일부 실시예에서, 기판(14)은 게르마늄 및 다이아몬드와 같은 다른 기초(elementary) 반도체를 포함할 수 있다. 일부 실시예에서, 기판(14)은 실리콘 탄화물(silicon carbide), 갈륨 비화물, 인듐 비화물 또는 인듐 인화물과 같은 화합물 반도체를 포함한다.
유사하게, 제2 디바이스(12)는 층(13)의 제2 영역(13B)에서의 제2 활성 영역(122)을 포함한다. 제2 활성 영역(122)은 제2 재료 체계로 구성된다. 일부 실시예에서, 제2 활성 영역(122)은 제1 디바이스 영역(14A)에서의 제1 활성 영역(112)과 중복되지 않는다. 제2 활성 영역(122)은 점선(132)으로 표시되는 측부(123)를 가진다. 제2 활성 영역(122)의 측부(123)는 제1 디바이스(11)와 제2 디바이스(12) 사이의 경계(border)로서 동작한다. 더욱이, 제2 디바이스(12)는 또한 기판(14)의 제2 디바이스 영역(14B)을 포함한다. 기판(14)의 제2 디바이스 영역(14B)은 제2 디바이스(12)와 관련된다. 제2 디바이스 영역(14B)은 제2 활성 영역(122) 아래에 있다.
일부 실시예에서, 제1 표면(110) 및 제2 표면(120)은 층(13)의 표면과 동일 평면의 표면을 형성한다. 즉, 제1 표면(110)과 제2 표면(120) 사이에 실질적으로 단차(step difference)가 존재하지 않는다. 본 실시예에서, 제1 디바이스(11) 및 제2 디바이스(12)는 서로 바로 인접해 있다. 반도체 구조체(10)는 더 컴팩트해지고, 따라서 반도체 구조체(10)는 비교적 낮은 면적 비용을 가진다. 더욱이, 제1 디바이스(11) 및 제2 디바이스(12)는 어떠한 본딩 동작도 없이 집적된다. 추가로, 제1 표면(110)과 제2 표면(120) 사이에 단차가 없음으로 인해, 포토리소그래피의 품질이 돌출 표면의 높이 균일성에 크게 의존하는 후속적인 금속화 동작이 또한 용이하게 된다.
III-V족 재료 체계 및 Si 재료 체계를 통합하는 일부 기존의 반도체 구조체에서, 2개의 재료 체계가 본딩 동작에 의해 연결되는데, 예를 들어 Si 재료 체계는 III-V족 재료 체계 상에 적층한다. 본딩 동작은 비교적 높은 비용을 야기시킨다. 더욱이, 본딩 동작으로 인해, III-V족 재료 체계의 표면과 Si 재료 체계의 표면 사이에 전형적으로 단차가 존재한다. 단차에 근접한 영역에는 어떠한 활성 디바이스도 구현될 수 없고, 따라서 미리 결정된 디바이스 영역이 낭비된다. 따라서, 집적 디바이스 사이의 단차를 가지는 그와 같은 반도체 구조체는 더 많은 면적을 소모하고, 그에 따라 비교적 높은 면적 비용을 발생시킨다.
도 2는 본 개시물의 일부 실시예에 따른 반도체 구조체(20)의 도면이다. 도 2를 참조하면, 반도체 구조체(20)가 제1 디바이스(21)에서의 격리 영역(27)을 포함하는 것을 제외하고 반도체 구조체(20)는 도 1을 참조하여 설명되고 도시되는 반도체 구조체(10)와 유사하다.
격리 영역(27)은 제2 재료 체계의 층(13)의 제1 영역(13A)에 그리고 제1 활성 영역(112) 위에 있다. 격리 영역(27)은 제2 활성 영역(122)의 캐리어가 제1 디바이스(21)에서의 층(13)의 제1 영역(13A)에 진입하지 못하게 하도록 구성된다. 격리 영역(27)은 제1 측(271) 및 제1 측(271)에 반대편인 제2 측(272)을 가진다. 제1 측(271)은 제2 활성 영역(122)의 측부(123)와 중복하고, 제1 디바이스(11)와 제2 디바이스(12) 사이의 경계를 결정하기 위해 사용된다. 격리 영역(27)의 제1 측(271)이 제2 활성 영역(122)의 측부(124)를 향해 연장한다면, 제2 디바이스(12)의 스케일이 감소하고 제1 디바이스(11)의 스케일이 증가하고, 그 반대의 경우에는 반대로 될 것이다.
더욱이, 제1 활성 영역(112)은 제1 측(113) 및 제1 측(113)에 반대편인 제2 측(114)을 가진다. 본 실시예에서, 격리 영역(27)의 제1 측(271)과 제2 측(272) 사이의 제1 거리(W1)는 제1 활성 영역(112)의 제1 측(113)과 제2 측(114) 사이의 제2 거리(W2)보다 크다. 일부 실시예에서, 제1 거리(W1)와 제2 거리(W2) 사이의 차이는 10㎛보다 작다.
도 1의 실시예에 제공된 바와 유사한 이유로, 제1 디바이스(21)의 제1 표면(110)이 제2 디바이스(12)의 제2 표면(120)과 동일 평면에 있기 때문에, 면적 비용이 비교적 낮고 본딩 동작이 필요하지 않음으로 인해 반도체 구조체(20)의 제조가 더 간단해진다.
도 3은 본 개시물의 일부 실시예에 따른 반도체 구조체(30)의 단면이다. 도 3을 참조하면, 반도체 구조체(30)가 제1 디바이스(31) 및 제2 디바이스(32)의 더 많은 상세를 포함하는 것을 제외하고 반도체 구조체(30)는 도 2를 참조하여 설명되고 도시된 반도체 구조체(20)와 유사하다.
제1 디바이스(31) 및 제2 디바이스(32)는 제1 디바이스(31)가 그 내부에 2개의 도핑 영역(314 및 316)을 가지는 제1 활성 영역(312)을 포함하고, 제2 디바이스(32)가 제2 활성 영역(322)을 포함하고, 제1 디바이스(31) 및 제2 디바이스(32)는 제2 재료 체계의 층을 포함하는 것을 제외하고 도 2를 참조하여 설명되고 도시되는 제1 디바이스(21) 및 제2 디바이스(12) 각각과 유사하다. 제2 재료 체계는 제1 밴드갭 층(36) 및 제2 밴드갭 층(38)을 가진다.
제1 활성 영역(312) 및 2개의 도핑 영역(314 및 316)은 트랜지스터와 같은 능동 디바이스를 정의한다. 예를 들어, 활성 영역(312)은 p-타입의 도펀트로 도핑되고 도핑 영역(314 및 316)은 n-타입의 도펀트로 도핑된다. 그와 같은 방식에서, 제1 활성 영역(312) 및 도핑 영역(314 및 316)은 n-채널 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)와 같은 n-타입 반도체 디바이스를 정의한다. 대안적으로, 예를 들어, 제1 활성 영역(312)은 n-타입의 도펀트로 도핑되고 도핑 영역(314 및 316)은 p-타입의 도펀트로 도핑된다. 그와 같은 방식으로, 제1 활성 영역(312) 및 도핑 영역(314 및 316)은 p-채널 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)와 같은 p-타입 반도체 디바이스를 정의한다. 활성 디바이스는 상호연결부(37)를 통해 다른 디바이스에 그리고 제2 재료 체계의 제2 밴드갭 층(38) 상의 패턴화 전도성 층(35)에 통신가능하게 커플링된다. 예를 들어, 상호연결부(37)는 스루-GaN-Via(TGV)이고, 패턴화 전도성 층(35)은 프런트 엔드(front end) 동작 후의 제1 금속 층이다. 상호연결부(37)는 제1 밴드갭 층(36) 및 제2 밴드갭 층(38)을 포함하는 층을 관통하고, 일 단에서 패턴화 전도성 층(35)을 그리고 타단에서 제1 활성 영역(312)을 연결하도록 구성된다.
제1 밴드갭 층(36) 및 제2 밴드갭 층(38)은 제2 재료 체계로 이루어진다. 일부 실시예에서, 제2 밴드갭은 제1 밴드갭보다 더 크다. 본 실시예에서, 제1 밴드갭 층(36)은 GaN이고 제2 밴드갭 층(38)은 AlGaN인 한편, 본 개시물은 그에 제한되지 않는다. 제1 밴드갭 층(36) 및 제2 밴드갭 층(38)은 갈륨 비화물, 인듐 비화물, 인듐 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 안티몬화물, 갈륨 안티몬화물, 갈륨 인화물 및/또는 그의 임의의 3기 또는 4기 화합물 또는 그의 혼합물 또는 합금일 수 있다.
더욱이, 제1 디바이스(31)는 제1 밴드갭 층(36)의 제1 부분(36A) 및 제2 밴드갭 층(38)의 제1 부분(38A)을 포함한다. 제1 부분(36A) 및 제1 부분(38A)은 제1 디바이스(31)와 관련된다. 제1 밴드갭 층(36)의 제1 부분(36A)은 기판(14)의 제1 디바이스 영역(14A) 상에 있다. 제2 밴드갭 층(38)의 제1 부분(38A)은 제1 밴드갭 층(36)의 제1 부분(36A) 상에 있다.
격리 영역(27)은 제1 디바이스 영역(14A) 위에 그리고 제1 밴드갭 층(36)의 제1 부분(36A)과 제2 밴드갭 층(38)의 제2 부분(38A) 사이의 계면에 걸쳐 있다. 이러한 방식으로, 도 2의 실시예에 제공되는 바와 유사한 이유로, 제2 디바이스(32)의 제2 활성 영역(322)으로부터 기인하는 전자를 축출하는 음으로-충전된 이온으로 인해 제2 디바이스(32)에 발생되는 2차원 전자 가스(two-dimensional electron gas: 2-DEG)는 제1 디바이스(31)의 임의의 부분으로 흐르지 않는다.
다른 한편으로, 제2 디바이스(32)는 제1 밴드갭 층(36)의 제2 부분(36B) 및 제2 밴드갭 층(38)의 제2 부분(38B)을 포함한다. 제2 부분(36B) 및 제2 부분(38B)은 제2 디바이스(32)와 관련된다. 제1 밴드갭 층(36)의 제2 부분(36B)은 기판(14)의 제2 디바이스 영역(14B) 상에 있다. 제2 밴드갭 층(38)의 제2 부분(38B)은 제1 밴드갭 층(36)의 제2 부분(36B) 상에 있다.
제2 활성 영역(322)은 제1 밴드갭 층(36) 및 제2 밴드갭 층(38)에 의해 정의된다. 제2 밴드갭 층(38)의 밴드갭이 제1 밴드갭 층(36)의 밴드갭보다 크기 때문에, 제1 밴드갭 층(36)과 제2 밴드갭 층(38) 사이에 밴드 갭 불연속성이 존재한다. 제2 밴드갭 층(38)에서의 압전 효과(piezoelectric effect)로부터의 전자는 제1 밴드갭 층(36) 내로 떨어지고, 제1 밴드갭 층(36)에서의 고도로 이동성인 전도성 전자의 매우 얇은 층(즉, 제2 활성 영역(322))을 발생시킨다. 2-DEG의 얇은 층은 제1 밴드갭 층(36)과 제2 밴드갭 층(38) 사이의 계면에 위치된다. 따라서, 제1 밴드갭 층(36)은 비도핑되거나 의도치않게 도핑되기 때문에 높은 전자 이동성을 가지고, 전자는 충돌 없이 또는 실질적으로 감소된 불순물과의 충돌로 자유롭게 이동할 수 있다. 도시의 명확성을 위해, 제2 활성 영역(322)의 치수는 과장되는 것이 주목된다.
제1 디바이스(31)의 활성 디바이스와 같은 다른 디바이스와의 통신을 위해, 또한 제2 밴드갭 층(38)의 제2 부분(38B) 상에 전도성 패턴화 층(35)이 존재하고, 그 전도성 패턴화 층(35)은 제2 활성 영역(322)에 커플링되고, 제2 밴드갭 층(36)의 제2 부분(36B) 및 제2 밴드갭 층(38)의 제2 부분(38B)이 트랜지스터를 정의한다면 또한 트랜지스터의 드레인, 게이트 및 소스에 커플링된다.
본 실시예에서, 제1 표면(110) 및 제2 표면(120)은 제2 밴드갭 층(38)의 표면이다. 따라서, 제1 표면(110)은 제2 표면(120)과 동일 평면에 있다. 도 1의 실시예에 제공된 바와 유사한 이유로, 제1 디바이스(31)의 제1 표면(110)은 제2 디바이스(32)의 제2 표면(120)과 동일 평면에 있기 때문에, 면적 당 비용은 비교적 낮고 본딩 동작의 필요성이 없음으로 인해 반도체 구조체(30)의 제조가 더 간단해진다.
도 4는 본 개시물의 일부 실시예에 따른 반도체 구조체(40)의 단면이다. 도 4를 참조하면, 반도체 구조체(40)가 다른 제1 디바이스(41)를 포함하는 것을 제외하고 반도체 구조체(40)는 도 3을 참조하여 설명되고 도시되는 반도체 구조체(30)와 유사하다.
제1 디바이스(41)는 제1 디바이스(41)가 기판(14)의 제1 디바이스 영역(14A)에서의 도핑 영역(414)을 가지는 제1 활성 영역(412)을 포함하는 것을 제외하고 도 3을 참조하여 설명되고 도시되는 제1 디바이스(31)와 유사하다. 제1 활성 영역(412) 및 도핑 영역(414)은 제너 다이오드(또는 정류기)를 정의한다. 도핑 영역(414)은 제너 다이오드의 애노드로서 기능하고 제1 활성 영역은 제너 다이오드의 캐소드로서 기능한다. 상호연결부(37)는 제1 밴드갭 층(36) 및 제2 밴드갭 층(38)을 관통하고, 도핑 영역(414) 및 일 단에서 제1 활성 영역(412)을 그리고 타단에서 패턴화 전도성 층(35)을 연결하도록 구성된다.
도 1의 실시예에 제공된 바와 유사한 이유로, 제1 디바이스(41)의 제1 표면(110)이 제2 디바이스(32)의 제2 표면(120)과 동일 평면에 있기 때문에, 면적당 비용이 비교적 낮고 본딩 동작이 필요하지 않음으로 인해 반도체 구조체(40)의 제조가 더 간단해진다.
도 5a 내지 5g는 일부 실시예에 따라 반도체 구조체를 제조하는 방법을 도시하는 도면이다. 도 5a를 참조하면, 기판(502)이 제공된다. 기판(502)은 제1 디바이스 영역(502A) 및 제2 디바이스 영역(502B)을 포함한다. 제1 디바이스 영역(502A) 및 제2 디바이스 영역(502B)은 반도체 구조체의 제1 디바이스 및 제2 디바이스 각각과 관련된다. 일부 실시예에서, 기판(502)은 p-타입 기판을 포함한다.
도 5b를 참조하면, 제1 활성 영역(504)은 예를 들어, 이온 주입 동작에 의해 기판(502)에 형성된다. 일부 실시예에서, 제1 활성 영역(504)은 n-타입의 도펀트로 도핑된다. 다른 실시예에서, 제1 활성 영역(504)은 p-타입의 도펀트로 도핑된다.
도 5c를 참조하면, 도핑 영역(506)은 예를 들어, 이온 주입 동작에 후속한 어닐링(annealing) 동작에 의해 제1 활성 영역(504)에 형성된다. 일부 실시예에서, 도핑 영역(506)은 n-타입의 도펀트로 도핑된다. 다른 실시예에서, 도핑 영역(506)은 p-타입의 도펀트로 도핑된다. n-타입 도펀트의 제1 활성 영역(504) 및 p-타입 도펀트의 도핑 영역(506)으로, PMOS 트랜지스터가 기판(502)에 형성된다. 이에 반하여, p-타입 도펀트의 제1 활성 영역(504) 및 n-타입 도펀트의 도핑 영역(506)으로, NMOS 트랜지스터가 기판(502)에 형성된다. 도핑 영역(506)은 NMOS 트랜지스터 또는 PMOS 트랜지스터의 드레인 또는 소스로서 기능한다.
도 5d를 참조하면, 제1 밴드갭 층(508)이 예를 들어, 증착 동작에 의해 기판(502) 상에 형성된다. 추가로, 제2 밴드갭 층(510)은 예를 들어, 증착 동작에 의해 제1 밴드갭 층(508) 상에 형성된다. 제2 밴드갭 층(510)의 밴드갭은 제1 밴드갭 층(508)의 밴드갭보다 더 크다. 예를 들어, 제1 밴드갭 층(508)은 GaN의 재료로 이루어지고, 제2 밴드갭 층(510)은 AlGaN의 재료로 이루어진다.
도 5e를 참조하면, 격리 영역(512)이 예를 들어, 제1 디바이스 영역(502A)과 관련되는 노출된 제2 밴드갭 층(510)에서의 음으로-충전된 이온을 주입하는 주입 동작에 의해 제1 밴드갭 층(508) 및 제2 밴드갭 층(510)에 형성된다. 구체적으로, 제1 밴드갭 층(508)과 제2 밴드갭 층(510) 사이의 계면에 걸친 격리 영역(512)은 제1 디바이스 영역과 관련된다.
도 5f를 참조하면, 예를 들어, 도핑 영역(506) 및 제1 활성 영역(504)의 일부분을 노출시키는 비아 트렌치(via trench)를 형성하는 에칭 동작 및 그에 후속하여 상호연결부(514)를 형성하기 위해 비아 트렌치에 전도성 재료를 증착하는 증착 동작에 의해 제1 밴드갭 층(508) 및 제2 밴드갭 층(510)에 상호연결부(514)가 형성된다. 예를 들어, 상호연결부(514)는 스루-GaN-Via(TGV)이다. 제1 활성 영역(504) 및 도핑 영역(506)에 의해 정의되는 트랜지스터는 상호연결부(514)를 통해 다른 디바이스에 통신가능하게 커플링된다.
도 5g를 참조하면, 패턴화 전도성 층(516)이 예를 들어, 증착 동작에 후속하여 에칭 동작에 의해 제2 밴드갭 층(510) 상에 형성된다. 패턴화 전도성 층(516)은 제1 디바이스 영역(502A) 및 제2 디바이스 영역(502B) 양쪽 상에 포지셔닝될 수 있음을 주목한다. 일부 실시예에서, 패턴화 전도성 층(516)은 프런트 엔드 동작 후의 제1 금속 층이다.
본 실시예에서, 반도체 구조체의 표면은 제2 밴드갭 층(510)의 표면이다. 따라서, (점선의 우측에서의 디바이스를 지칭하고 그 활성 영역이 제1 재료 체계에 의해 정의되는) 제1 디바이스의 표면은 (점선의 좌측에서의 디바이스를 지칭하고 그 활성 영역이 제2 재료 체계에 의해 정의되는) 제2 디바이스의 표면과 동일 평면에 있다. 도 1의 실시예에 제공된 바와 유사한 이유로, 반도체 구조체의 면적당 비용이 비교적 낮고 본딩 동작이 필요하지 않음으로 인해 반도체 구조체의 제조가 더 간단해진다.
도 6은 본 개시물의 일부 실시예에 따라 반도체 구조체를 형성하는 방법을 도시하는 흐름도이다. 도 6을 참조하면, 동작(600)에서, 제1 재료 체계의 기판이 제공된다. 기판은 제1 디바이스 영역 및 제2 디바이스 영역을 포함한다. 제1 디바이스 영역 및 제2 디바이스 영역은 제1 디바이스 및 제2 디바이스 각각과 관련된다. 기판은 도 4 및 도 5a 각각을 참조하여 설명되고 도시되는 기판(14) 또는 기판(502)과 유사하다. 추가로, 제1 디바이스 영역 및 제2 디바이스 영역은 도 3을 참조하여 도시되고 설명되는 제1 디바이스 영역(14A) 및 제2 디바이스 영역(14B)과 유사하다. 일 실시예에서, 기판은 p-타입 기판이다.
동작(602)에서, 제1 활성 영역이 제1 디바이스 영역에 정의되고, 그 후에 도핑 영역이 제1 활성 영역에 정의된다. 일 실시예에서, 제1 활성 영역은 n-웰이고 도핑 영역은 p-타입 도펀트를 포함하고, PMOS 트랜지스터를 발생시킨다. 다른 실시예에서, 제1 활성 영역은 p-웰이고, 도핑 영역은 n-타입 도펀트를 포함한다.
동작(604)에서, 제2 재료 체계의 제1 밴드갭 층이 기판 상에 형성된다. 제1 밴드갭 층은 도 3을 참조하여 설명되고 도시되는 제1 밴드갭 층(36)과 유사하다. 제2 재료 체계는 제1 재료 체계와 서로 다르다. 예를 들어, 제1 재료 체계는 실리콘을 포함하는 한편 제2 재료 체계는 III-V족 재료를 포함하고, III-V족 재료는 갈륨 비화물, 인듐 비화물, 인듐 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 안티몬화물, 갈륨 안티몬화물, 갈륨 인화물 및/또는 그의 임의의 3기 또는 4기 화합물 또는 그의 혼합물 또는 합금일 수 있다. 본 실시예에서, 제1 밴드갭 층은 GaN 층이다.
동작(606)에서, 제2 재료 체계의 제2 밴드갭 층은 제1 밴드갭 층 상에 형성된다. 제2 밴드갭 층은 도 3을 참조하여 설명되고 도시되는 제2 밴드갭 층(38)과 유사하다. 제2 밴드갭 층의 밴드갭은 제1 밴드갭 층의 밴드갭보다 더 크다. 그와 같은 방식에서, 제2 활성 영역은 제1 밴드갭 층 및 제2 밴드갭 층의 계면에 의해 정의된다. 본 실시예에서, 제2 밴드갭 층은 AlGaN 층이다.
동작(606)에 후속하여, 동작(608)에서, 제1 밴드갭 층과 제2 밴드갭 층 사이의 계면에 격리 영역이 정의된다. 격리 영역은 도 3을 참조하여 설명되고 도시되는 격리 영역(27)과 유사하다. 도 2의 실시예에 제공된 바와 유사한 이유로, 격리 영역은 제2 디바이스 영역(502B)의 제2 활성 영역으로부터 기인하는 전자를 축출하도록 구성된다.
동작(610)에서, 상호연결부가 형성된다. 상호연결부는 제1 디바이스 영역(502A)에서의 제1 밴드갭 층 및 제2 밴드갭 층을 관통하고, 일 단에서 제1 활성 영역을, 타단에서 이후에 논의되는 전도성 층을 연결한다.
동작(612)에서, 패턴화 전도성 층이 제2 밴드갭 층 상에 그리고 상호연결부와 관련하여 형성된다. 패턴화 전도성 층은 상호연결부를 통해 제1 활성 영역에 전기적으로 커플링된다.
일부 실시예는 다음의 피처(feature) 및/또는 장점 중 하나 또는 그의 조합을 가진다. 일부 실시예에서, 반도체 구조체는 제1 표면을 가지는 제1 디바이스 및 제2 표면을 가지는 제2 디바이스를 포함한다. 제2 표면은 제1 표면과 동일 평면에 있다. 제1 디바이스는 제1 재료 체계에 의해 정의되는 제1 활성 영역을 포함한다. 제2 디바이스는 제2 재료 체계에 의해 정의되는 제2 활성 영역을 포함한다. 제2 재료 체계는 제1 재료 체계와 서로 다르다.
일부 실시예에서, 반도체 구조체는 실리콘 기판 및 III-V족 층을 포함한다. 실리콘 기판은 그 내부에 활성 영역을 가진다. III-V족 층은 기판 상에 그리고 실리콘 기판의 활성 영역 위에 있다.
일부 실시예에서, 반도체 구조체를 제조하기 위한 방법은 적어도 다음의 동작을 포함한다. 제1 재료 체계의 기판이 제공된다. 기판은 제1 디바이스 영역 및 제2 디바이스 영역을 가진다. 제1 디바이스 영역에서의 활성 영역이 정의된다. 제2 재료 체계의 층은 기판 상에 형성된다. 제2 재료 체계는 제1 재료 체계와 서로 다르다. 격리 영역은 제1 디바이스 영역 위의 층의 일부분에 정의된다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 동작 및 구조체를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 반도체 구조체에 있어서,
    제1 표면을 가지는 제1 디바이스; 및
    제2 표면―상기 제2 표면은 상기 제1 표면과 동일 평면(coplanar)에 있음―을 가지는 제2 디바이스
    를 포함하고,
    상기 제1 디바이스는, 제1 재료 체계(material system)에 의해 정의되는 제1 활성 영역을 포함하고;
    상기 제2 디바이스는, 상기 제1 재료 체계와 서로 다른 제2 재료 체계에 의해 정의되는 제2 활성 영역을 포함하는 것인,
    반도체 구조체.
  2. 제1항에 있어서,
    상기 제1 재료 체계는 Si를 포함하고, 상기 제2 재료 체계는 III-V족 재료를 포함하는 것인,
    반도체 구조체.
  3. 제1항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스는 기판을 더 포함하고, 상기 기판은 상기 제1 디바이스와 관련되는 제1 디바이스 영역 및 상기 제2 디바이스와 관련되는 제2 디바이스 영역을 포함하고, 상기 제1 활성 영역은 상기 제1 디바이스 영역에 배치되는 것인,
    반도체 구조체.
  4. 제1항에 있어서,
    상기 제1 디바이스 및 상기 제2 디바이스는 상기 제2 재료 체계의 층을 더 포함하고, 상기 제1 표면 및 상기 제2 표면은 상기 제2 재료 체계의 층의 상면인 것인,
    반도체 구조체.
  5. 제4항에 있어서,
    상기 제2 활성 영역은 상기 층에 있는 것인,
    반도체 구조체.
  6. 제4항에 있어서,
    상기 제1 디바이스는 상기 제2 재료 체계의 층에 그리고 상기 제1 활성 영역 위에 있는 격리 영역을 포함하는 것인,
    반도체 구조체.
  7. 제4항에 있어서,
    상기 층은 제1 밴드갭 층 및 상기 제1 밴드갭 층 상의 제2 밴드갭 층을 포함하고, 상기 제2 밴드갭 층의 밴드갭은 상기 제1 밴드갭 층의 밴드갭보다 더 큰 것인,
    반도체 구조체.
  8. 제4항에 있어서,
    상기 제2 재료 체계의 층 상의 패턴화 전도성 층을 더 포함하고, 상기 제1 디바이스는, 상기 층을 관통하고 상기 패턴화 전도성 층 및 상기 제1 활성 영역을 연결하는, 상호연결부를 더 포함하는 것인,
    반도체 구조체.
  9. 반도체 구조체에 있어서,
    내부에 활성 영역을 가지는 실리콘 기판; 및
    상기 기판 상에 그리고 상기 실리콘 기판의 상기 활성 영역 위에 III-V족 층
    을 포함하는,
    반도체 구조체.
  10. 반도체 구조체를 제조하기 위한 방법에 있어서,
    제1 재료 체계(material system)의 기판―상기 기판은 제1 디바이스 영역 및 제2 디바이스 영역을 가짐―을 제공하는 단계;
    상기 제1 디바이스 영역에 활성 영역을 정의하는 단계;
    상기 기판 상에 상기 제1 재료 체계와 서로 다른 제2 재료 체계의 층을 형성하는 단계; 및
    상기 제1 디바이스 영역 위의 상기 층의 일부분에 격리 영역을 정의하는 단계
    를 포함하는,
    반도체 구조체를 제조하기 위한 방법.
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