CN101814457B - 在位错阻挡层上的高迁移率沟道器件 - Google Patents

Abstract

一种形成集成电路结构的方法，其包括：在半导体衬底中形成第一凹槽；以及在第一凹槽中形成位错阻挡层。位错阻挡层包含半导体材料。形成浅沟槽隔离(STI)区域，其中，STI区域的内部直接在位错阻挡层的多部分上方，并且STI区域的内壁接触位错阻挡层。通过去除在STI区域的两个内壁之间的位错阻挡层部分来形成第二凹槽，其中，两个内壁彼此面对。在第二凹槽中外延生长半导体区域。还公开了一种在位错阻挡层上的高迁移率沟道器件。

Description

在位错阻挡层上的高迁移率沟道器件

本申请要求于2009年2月24日提交的标题为“High-MobilityChannel Devices on Dislocation-Blocking Layers”的第61/115,083号美国临时申请的优先权，其结合于此作为参考。

技术领域

本发明通常涉及半导体器件，更具体地，涉及用于将具有高空穴迁移率沟道的PMOS器件和具有高电子迁移率沟道的NMOS器件集成在相同的芯片上和各自的集成电路结构的方法。

背景技术

集成电路的缩放比例作为不懈努力的方向。随着电路变得更小并且变得更快，金属氧化物半导体(MOS)的器件驱动电流的改善变得更加重要。器件驱动电流与栅极宽度与栅极长度的比率以及载流子迁移率密切相关。缩短多晶硅栅极长度和增加载流子迁移率可以改善器件驱动电流。为了缩小电路尺寸，正在努力减少栅极长度。然而，由于短沟道作用，直接影响器件驱动电流的栅极宽度与栅极长度的比率难以增加。为了进一步改善器件驱动电流，也已经探索提高载流子迁移率。

锗以及III族元素和V族元素的化合物材料(诸如：作为III-V化合物材料已知的GaAs、InP、GaN)在可以提供改善的载流子迁移率的材料中。一般锗为已知的半导体材料。锗的电子迁移率和空穴迁移率大于硅的电子迁移率和空穴迁移率，因此，使锗成为形成集成电路的优良材料，尤其用于形成PMOS器件。然而，过去由于硅氧化物(二氧化硅)可易于用在MOS器件的栅极电介质中，所以硅得到更大的通用性。可以通过硅衬底的热氧化便于形成MOS器件的栅极电介质。另一方面，锗的氧化物可溶于水，所以不适合于栅极电介质的形成。随着在MOS晶体管的栅极电介质中的高k介电材料的使用，由二氧化硅所提供的便利不再具有很大的优势，因此，在集成电路中再次研究使用锗。另一方面，III-V化合物材料具有高电子迁移率，因此，适用于形成NMOS器件。

然而，III-V化合物材料和/或锗与硅衬底的集成已经导致困难。这些材料具有与硅衬底的明显的晶格失配，并且因此，当在硅衬底上形成这些材料时，将具有诸如位错的大量晶体缺陷。通常，缓冲层用于减少位错。例如，为了给NMOS器件提供InGaAs量子阱沟道，在硅衬底上生长具有2μm厚度的GaAs缓冲层。InGaAs层的生长之后，在GaAs缓冲层上进一步生长具有1.2μm厚度的InAlAs缓冲层。然而，这种方案也存在缺陷。首先，具有3.2μm的结合厚度的缓冲层对于NMOS和PMOS器件的集成太厚。PMOS器件比PMOS器件低3.2μm，导致工艺困难。其次，InGaAs层不适合于形成PMOS器件，并且因此，需要在用于形成PMOS器件的InGaAs层上形成附加层。这导致进一步增加生产成本。因此，需要新方法来解决上述问题。

发明内容

根据本发明的实施例，形成集成电路结构的方法包括：在半导体衬底中形成第一凹槽；以及在第一凹槽中形成位错阻挡层。位错阻挡层包括半导体材料。形成浅沟槽隔离(STI)区域，其中，STI的区域的内部直接在位错阻挡层部分的上方，并且STI区域的内壁接触位错阻挡层。通过去除在STI区域的内壁中的两个内壁之间的部分位错阻挡层来形成第二凹槽，其中该两个内壁彼此面对。在第二凹槽中外延生长半导体区域。还公开了其他实施例。

本发明公开了一种集成电路结构，包括：包括第一区域和第二区域的半导体衬底；在半导体衬底中的位错阻挡层，其中，位错阻挡层和半导体衬底包含不同材料；在位错阻挡层上方的浅沟槽隔离(STI)区域，其中，STI区域的内壁形成环状物，并且STI区域的内部接触位错阻挡层的顶面的外部；在通过STI区域的内壁所限定的空间中的半导体区域；在半导体区域上方的第一MOS器件，第一MOS器件包括第一栅极电介质和在第一栅极电介质上方的第一栅电极；以及在半导体衬底的区域上方的第二MOS器件，第二MOS器件包括第二栅极电介质和在第二栅极电介质上方的第二栅电极。

在该集成电路结构中，半导体区域具有基本上和半导体衬底的第二区域的顶面相齐的顶面。

在该集成电路结构中，STI区域的内壁接触半导体区域，并且STI区域的外壁接触半导体衬底的第二区域。

在该集成电路结构中，半导体衬底为硅衬底。

在该集成电路结构中，半导体区域包含锗，并且第一MOS器件为PMOS器件，第二MOS器件为NMOS器件。

在该集成电路结构中，半导体区域包含III族和V族化合物半导体材料，并且第一MOS器件为NMOS器件，第二MOS器件为PMOS器件。

在该集成电路结构中，STI区域没有围绕半导体衬底的任何部分。

在该集成电路结构中，半导体区域具有第一晶格常数，半导体衬底具有第二晶格常数，并且位错阻挡层具有不大于第一晶格常数和第二晶格常数中的较大一个并且不小于第一晶格常数和第二晶格常数中的较小一个的第三晶格常数。

在该集成电路结构中，位错阻挡层在STI区域的内部下面延伸，并且没有在STI区域的外部下面延伸。

此外，本发明还公开了一种集成电路结构，包括：半导体衬底；第一浅沟槽隔离(STI)区域和第二STI区域，每个STI区域均从半导体衬底的顶面延伸到半导体衬底中并且包括彼此面对的内壁；外延半导体区域，在第一STI区域和第二STI区域的内壁之间并且与第一STI区域和第二STI区域的内壁横向邻接，其中，外延半导体区域和半导体衬底包含不同材料，并且外延半导体区域的顶面基本上和半导体衬底的顶面相齐；以及位错阻挡层位于第一STI区域和第二STI区域的底面和外延半导体区域的底面下面并且与第一STI区域和第二STI区域的底面以及外延半导体区域的底面邻接，其中，位错阻挡层和半导体衬底包含不同半导体材料。

在该集成电路结构中，进一步包括：第一MOS器件包括：第一栅极电介质，在外延半导体区域上方；以及第一栅电极，在第一栅极电介质上方；以及第二MOS器件包括：第二栅极电介质，在半导体衬底的第二STI区域上方；以及第二栅电极，在第二栅极电介质上方。

在该集成电路结构中，外延半导体区域和位错阻挡层由基本相同的半导体材料形成。

在该集成电路结构中，外延半导体区域和位错阻挡层由不同的半导体材料形成。

在该集成电路结构中，位错阻挡层具有在外延半导体区域的晶格常数和半导体衬底的晶格常数之间的晶格常数。

在该集成电路结构中，第一STI区域和第二STI区域为围绕外延半导体区域的闭环STI环状物部分。

在该集成电路结构中，半导体衬底为硅衬底，并且外延半导体区域包含锗。

在该集成电路结构中，外延半导体区域的顶部由基本纯的锗形成。

在该集成电路结构中，半导体衬底为硅衬底，并且外延半导体区域包含III族和V族化合物半导体材料。

在该集成电路结构中，位错阻挡层为梯度层。

在该集成电路结构中，外延半导体区域为梯度层。

实施例的有利特征包括减少位错密度，改善PMOS和NMOS器件两者的性能，并且由于PMOS和NMOS器件的整平而减少了工艺困难。

附图说明

为了更加完全地理解本发明及其优点，现在，将通过下面结合附图的描述作为参照，其中：

图1至图6示出了形成实施例的中间阶段的截面图和顶视图，其中，在半导体衬底中生长具有高空穴迁移率和高电子迁移率的外延半导体区域。

具体实施方式

下面，将详细论述本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多包含在广泛的多种特定范围内的适用发明理念。所论述的特定实施例仅仅描述制造和使用本发明的特定方式，并不限制本发明的范围。

示出了包括高空穴迁移率PMOS器件和高电子迁移率NMOS器件的制造实施例的中间阶段。论述了实施例的变形。贯穿本发明的多个附图和说明性实施例，使用相同的参照标号表示相同的元件。

参照图1，设置了半导体衬底20。在实施例中，半导体衬底20为包括基本纯硅的块状硅衬底(并且因此，下文中称作硅衬底20)。在可选实施例中，半导体衬底20可以由诸如锗硅(SiGe)、碳化硅(SiC)、GaAs等的其他常用半导体材料形成。如将在后续段落中详细论述的，半导体衬底20包括将具有形成在其中的MOS器件的区域100和区域200。

如图1所示，使半导体衬底20的区域100凹进以形成凹槽24，同时在执行蚀刻时通过例如掩模22防止区域200凹进。凹槽24具有深度D，该深度可以大于在后续步骤中将形成的浅沟槽隔离(STI)区域(在图1中没有示出，参照图3A)的厚度。在可选实施例中，深度D小于STI区域的厚度。在示例性实施例中，深度D为几千埃。然而，应该意识到，贯穿说明书所详述的尺寸仅为实例，并且如果使用不同的形成技术，则可以改变这些尺寸。

接下来，如图2所示，在凹槽24中外延生长位错阻挡层26。尽管位错阻挡层26的顶面27也可能高于或者低于半导体衬底20的顶面29，但是在实施例中，位错阻挡层26的顶面27基本上与半导体衬底20(在区域200中)的顶面29相齐。因此，位错阻挡层26的厚度可以接近凹槽24的深度D(请参照图1)。使用位错阻挡层26来限制其中的位错，以使形成在位错阻挡层26上的任何半导体区域可以具有降低的位错密度。位错阻挡层26包括与半导体衬底20相比较具有不同晶格常数的部分。在实施例中，位错阻挡层26包括III族和V族化合物半导体材料(下文中，称作III-V族化合物材料)，该材料包括但不仅限于GaAs、InP、GaN、InGaAs、InAlAs、GaAs、GaSb、AlSb、AlAs、AlP、GaP、其组合及其多层。在生长位错阻挡层26以后，可以执行热处理。

可选地，根据随后形成的MOS器件的沟道区域的期望材料，位错阻挡层26可以包括可以表示为Si_1-XGe_X的锗硅，其中，x为锗的原子百分比，并且其可以在大于0且小于或等于1的范围内。在实施例中，位错阻挡层26包括基本纯的锗(其中，x等于1)。含锗的位错阻挡层26可以为具有从底部至顶部基本上均匀的锗浓度的层，或者可以为具有从顶部至底部基本上连续提高的或者分段提高的梯度锗浓度的梯度层。在示例性实施例中，含锗的位错阻挡层26的底部具有基本上接近0百分比的锗浓度，同时含锗的位错阻挡层26的上部具有较高的锗浓度。

参照图3A，形成STI区域30(表示为STI区域30₁和30₂)。可以在位错阻挡层26中或者在区域100和200的边界区域处单独地形成STI区域30₁，其中，STI区域30₁的内部在位错阻挡层26中，并且STI区域30₁的外部在区域200中。在实施例中，STI区域30₁的内部与位错阻挡层26的外部重叠。可选地，位错阻挡层26足够大以基本上与全部STI区域30₁重叠。在图3B中示出了位错阻挡层26和STI区域30₁的重叠，其为位错阻挡层26和STI区域30₁的顶视图。在实施例中，如在顶视图中所示，位错阻挡层26和STI区域30₁形成围绕位错阻挡层26的中心区域的闭环。在其他实施例中，STI区域30₁没有形成闭环，但是包括彼此面对的两个部分，位错阻挡层26的一部分在该两个部分之间。

再次参照图3A，STI区域30的厚度小于位错阻挡层26的厚度，并且因此，位错阻挡层26的剩余部分直接在STI区域30₁的内部下面。在可选实施例中，STI区域30₁的厚度大于位错阻挡层26的厚度。

图4A示出了由STI区域30₁所围绕的位错阻挡层26的中心部的凹口以形成凹槽32。通过开槽步骤露出面对中心部的STI区域30₁的侧壁。在实施例中，凹槽32的底部34基本上和STI区域30₁的底部36相齐。在其它实施例中，如通过虚线所示的，凹槽32的底部34可以高于或者低于底部36。当位错阻挡层26的厚度小于STI区域30₁的厚度时，如图4B所示，凹槽32的深度应该小于位错阻挡层26的厚度，以保留部分位错层26并使其通过凹槽32露出。

参照图5，在凹槽32中外延生长半导体区域40。尽管较大差别也是可能的，但是半导体区域40的顶面基本上和衬底20的区域200的顶面29相齐，其中，例如垂直差小于约的垂直偏差。半导体区域40的材料可以与位错阻挡层26的材料相等或者不同。可以为部分上部402或者包括全部上部402的半导体区域40的顶部由根据生成MOS器件所期望的材料形成。例如，如果在半导体区域40处形成PMOS器件，则半导体区域40的顶部可以包括诸如锗的高空穴迁移率材料。然而，如果在半导体区域40处形成NMOS器件，则半导体区域40的顶部可以包括诸如III-V族化合物半导体材料的高电子迁移率的材料，这些材料包括但不仅限于GaAs、InP、GaN、InGaAs、InAlAs、GaAs、GaSb、AlSb、AlAs、AlP、GaP、其组合及其多层。半导体区域40的顶部还可以包括InGaAs量子阱或者超晶格层。半导体区域40可以具有从底部至顶部基本上相同的组分。可选地，半导体区域40可以为具有从底部至顶部逐渐(连续或者分段)改变的组分的梯度层。在实施例中，可以为部分下部40₁或者包括全部下部40₁的半导体区域40的底部具有与剩余位错阻挡层26基本上匹配的晶格常数。还可以在如图4B所示的凹槽32中生长半导体区域40，其中，半导体区域40的材料和规格基本上与图4A所示的相同。

在示例性实施例中，半导体区域40为包括具有不同锗百分比的下部40₁和上部40₂的含锗区域，其中，上部40₂可以具有比下部40₁更高的锗百分比。在这种情况下，上部40₂可以由基本纯的锗形成。有利地，具有较低锗百分比的下部40₁可以用作对于具有较高锗百分比的部分的缓冲层。在其他实施例中，半导体区域40可以包括锗百分比逐渐并且连续地从低值过渡至高值的区域。半导体区域40的底部的锗百分比可以基本上接近剩余位错阻挡层26的顶部的锗百分比，以匹配晶格常数。在其他实施例中，上部40₂可以包括基本纯的锗，同时下部40₁可以包括超晶格结构，该超晶格结构包括以交替图案逐层配置的多个SiGe层和多个基本纯的锗层。在其他实施例中，整个半导体区域40包括基本纯的锗，其中，例如，锗浓度约大于90％。

有利地，通过从在STI区域30₁之间的凹槽32生长半导体区域40，在半导体区域40中的缺陷(位错)的数量可以明显低于从空白晶片外延生长的半导体膜，有时低于两级或更多。此外，位错阻挡层26可以具有在衬底20的晶格常数和半导体区域40的晶格常数之间的晶格常数，从而位错阻挡层26还可以用作缓冲层。

参照图6，在区域100中形成MOS器件50，其中，MOS器件50包括：栅极电介质52、栅电极54、栅极隔离件56、源极和漏极区域58、以及轻掺杂源极和漏极区域59。在区域200中形成MOS器件60，其中，MOS器件60包括：栅极电介质62、栅电极64、栅极隔离件66、源极和漏极区域68、以及轻掺杂源极和漏极区域69。MOS器件50和60的形成细节是本领域中已知的，并且因此，文中没有重复描述。MOS器件50和60可以包括PMOS器件和NMOS器件。在实施例中，半导体区域40具有高电子迁移率并且例如可以由III-V族化合物半导体材料形成，同时区域200包括硅或者锗硅。因此，MOS器件50为NMOS器件，同时MOS器件60为PMOS器件。在可选实施例中，半导体区域40具有高空穴迁移率并且例如可以由含锗的半导体材料形成，同时区域200可以包括硅。因此，MOS器件50为PMOS器件，同时MOS器件60为NMOS器件。在生成的MOS器件50中，部分半导体区域40形成沟道区域53。在生成的MOS器件60中，部分半导体衬底20形成沟道区域55。MOS器件60的沟道区域55可以由与衬底20相同的材料形成。

本发明的实施例具有几个有利特征。通过在衬底中形成位错阻挡层，并且通过从位错阻挡层且在STI区域之间的空间中生长半导体区域40，可以明显降低半导体区域40的位错密度。此外，半导体区域40的顶面可以基本上与区域200的顶面相齐。因此，可以执行MOS器件50和60的后续形成，其中，具有较小的工艺困难。

尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造，材料组分、装置、方法或步骤的范围内。此外，每项权利要求构成一个独立的实施例，各个权利要求和实施例的组合包含在本发明的范围内。

Claims (40)

1.一种形成集成电路结构的方法，所述方法包括：

设置半导体衬底；

在所述半导体衬底中形成第一凹槽；

在所述第一凹槽中形成位错阻挡层，其中，所述位错阻挡层包含半导体材料；

形成浅沟槽隔离区域，其中，所述浅沟槽隔离区域的内部直接在所述位错层部分的上方，并且所述浅沟槽隔离区域的内壁接触所述位错阻挡层，

通过去除所述位错阻挡层在所述浅沟槽隔离区域的两个内壁之间的部分来形成第二凹槽，其中，所述两个内壁彼此面对；以及在所述第二凹槽中外延生长半导体区域。

2.根据权利要求1所述的方法，其中，所述半导体区域的顶面和所述半导体衬底的非凹进部分的顶面相齐。

3.根据权利要求1所述的方法，其中，在去除所述位错阻挡层部分的步骤以前，所述浅沟槽隔离区域形成围绕所述位错阻挡层部分的闭环环状物。

4.根据权利要求3所述的方法，其中，所述浅沟槽隔离区域没有围绕所述半导体衬底的任何部分。

5.根据权利要求1所述的方法，其中，在形成所述第二凹槽之后，所述位错阻挡层的底部保留在所述第二凹槽下面，并且从所述位错阻挡层的所述底部生长所述半导体区域。

6.根据权利要求5所述的方法，其中，所述半导体衬底具有第一晶格常数，所述半导体区域具有第二晶格常数，并且所述位错阻挡层具有不大于所述第一晶格常数和所述第二晶格常数中的较大一个并且不小于所述第一晶格常数和所述第二晶格常数中的较小一个的第三晶格常数。

7.根据权利要求1所述的方法，其中，所述半导体区域包含锗。

8.根据权利要求7所述的方法，其中，所述半导体区域由纯的锗形成。 

9.根据权利要求7所述的方法，其中，所述位错阻挡层是梯度层，所述位错阻挡层的上层中的锗百分比大于下层中的锗百分比。

10.根据权利要求1所述的方法，其中，所述半导体区域包含化合物半导体材料，所述化合物半导体材料包含III族和V族元素。

11.根据权利要求1所述的方法，进一步包括：

形成第一MOS器件，所述第一MOS器件包括部分所述半导体区域作为第一沟道区域；以及

形成第二MOS器件，所述第二MOS器件包括部分所述半导体衬底作为第二沟道区域。

12.一种形成集成电路结构的方法，所述方法包括：

设置包括第一区域和第二区域的半导体衬底；

在所述第一区域中形成第一凹槽，而没有使所述第二区域凹进；

在所述第一凹槽中外延生长位错阻挡层；

形成浅沟槽隔离区域，其中，所述浅沟槽隔离区域形成围绕所述位错阻挡层的中心顶部的环形物，并且所述浅沟槽隔离区域具有接触直接在所述浅沟槽隔离区域下面的所述位错阻挡层部分的底部；

蚀刻所述位错阻挡层的所述中心顶部以形成第二凹槽，其中，露出所述浅沟槽隔离区域的内壁，并且直接在所述第二凹槽下面的所述位错阻挡层部分保持未被蚀刻；

在所述第二凹槽中外延生长半导体区域；

在所述半导体区域的上方形成第一MOS器件，所述第一MOS器件包括第一栅极电介质和在所述第一栅极电介质上方的第一栅电极；以及

在所述半导体衬底的所述第二区域上方形成第二MOS器件，所述第二MOS器件包括第二栅极电介质和在所述第二栅极电介质上方的第二栅电极。

13.根据权利要求12所述的方法，其中，所述半导体区域包括和所述半导体衬底的所述第二区域的顶面相齐的顶面。 

14.根据权利要求12所述的方法，其中，所述浅沟槽隔离区域的所述内壁接触所述半导体区域，并且所述浅沟槽隔离区域的外壁接触所述半导体衬底的所述第二区域。

15.根据权利要求12所述的方法，其中，所述半导体衬底为硅衬底。

16.根据权利要求12所述的方法，其中，所述半导体区域包含锗，并且所述第一MOS器件为PMOS器件，所述第二MOS器件为NMOS器件。

17.根据权利要求12所述的方法，其中，所述半导体区域包含III族和V族化合物半导体材料，并且所述第一MOS器件为NMOS器件，所述第二MOS器件为PMOS器件。

18.根据权利要求12所述的方法，其中，所述位错阻挡层和所述半导体区域由相同的半导体材料形成。

19.根据权利要求12所述的方法，其中，所述位错阻挡层和所述半导体区域由不同的半导体材料形成。

20.根据权利要求12所述的方法，进一步包括在外延生长所述位错阻挡层的步骤和外延生长所述半导体区域的步骤之间执行热处理。

21.一种集成电路结构，包括：

包括第一区域和第二区域的半导体衬底；

在所述半导体衬底中的位错阻挡层，其中，所述位错阻挡层和所述半导体衬底包含不同材料；

在所述位错阻挡层上方的浅沟槽隔离区域，其中，所述浅沟槽隔离区域的内壁形成环状物，并且所述浅沟槽隔离区域的内部接触所述位错阻挡层的顶面的外部；

在通过所述浅沟槽隔离区域的所述内壁所限定的空间中的半导体区域；

在所述半导体区域上方的第一MOS器件，所述第一MOS器件包括第一栅极电介质和在所述第一栅极电介质上方的第一栅电极；以及

在所述半导体衬底的所述区域上方的第二MOS器件，所述第二MOS器件包括第二栅极电介质和在所述第二栅极电介质上方的 第二栅电极。

22.根据权利要求21所述的集成电路结构，其中，所述半导体区域具有和所述半导体衬底的所述第二区域的顶面相齐的顶面。

23.根据权利要求21所述的集成电路结构，其中，所述浅沟槽隔离区域的所述内壁接触所述半导体区域，并且所述浅沟槽隔离区域的外壁接触所述半导体衬底的所述第二区域。

24.根据权利要求21所述的集成电路结构，其中，所述半导体衬底为硅衬底。

25.根据权利要求21所述的集成电路结构，其中，所述半导体区域包含锗，并且所述第一MOS器件为PMOS器件，所述第二MOS器件为NMOS器件。

26.根据权利要求21所述的集成电路结构，其中，所述半导体区域包含III族和V族化合物半导体材料，并且所述第一MOS器件为NMOS器件，所述第二MOS器件为PMOS器件。

27.根据权利要求21所述的集成电路结构，其中，所述浅沟槽隔离区域没有围绕所述半导体衬底的任何部分。

28.根据权利要求21所述的集成电路结构，其中，所述半导体区域具有第一晶格常数，所述半导体衬底具有第二晶格常数，并且所述位错阻挡层具有不大于所述第一晶格常数和所述第二晶格常数中的较大一个并且不小于所述第一晶格常数和所述第二晶格常数中的较小一个的第三晶格常数。

29.根据权利要求21所述的集成电路结构，其中，所述位错阻挡层在所述浅沟槽隔离区域的所述内部下面延伸，并且没有在所述浅沟槽隔离区域的外部下面延伸。

30.一种集成电路结构，包括：

半导体衬底；

第一浅沟槽隔离区域和第二浅沟槽隔离区域，每个浅沟槽隔离区域均从所述半导体衬底的顶面延伸到所述半导体衬底中并且包括彼此面对的内壁；

外延半导体区域，在所述第一浅沟槽隔离区域和所述第二浅沟 槽隔离区域的所述内壁之间并且与所述第一浅沟槽隔离区域和所述第二浅沟槽隔离区域的所述内壁横向邻接，其中，所述外延半导体区域和所述半导体衬底包含不同材料，并且所述外延半导体区域的顶面和所述半导体衬底的所述顶面相齐；以及

位错阻挡层位于所述第一浅沟槽隔离区域和所述第二浅沟槽隔离区域的底面和所述外延半导体区域的底面下面并且与所述第一浅沟槽隔离区域和所述第二浅沟槽隔离区域的底面以及所述外延半导体区域的底面邻接，其中，所述位错阻挡层和所述半导体衬底包含不同半导体材料。

31.根据权利要求30所述的集成电路结构，进一步包括：

第一MOS器件包括：

第一栅极电介质，在所述外延半导体区域上方；以及

第一栅电极，在所述第一栅极电介质上方；以及

第二MOS器件包括：

第二栅极电介质，在所述半导体衬底的所述第二浅沟槽

隔离区域上方；以及

第二栅电极，在所述第二栅极电介质上方。

32.根据权利要求30所述的集成电路结构，其中，所述外延半导体区域和所述位错阻挡层由相同的半导体材料形成。

33.根据权利要求30所述的集成电路结构，其中，所述外延半导体区域和所述位错阻挡层由不同的半导体材料形成。

34.根据权利要求33所述的集成电路结构，其中，所述位错阻挡层具有在所述外延半导体区域的晶格常数和所述半导体衬底的晶格常数之间的晶格常数。

35.根据权利要求30所述的集成电路结构，其中，所述第一浅沟槽隔离区域和所述第二浅沟槽隔离区域为围绕所述外延半导体区域的闭环浅沟槽隔离环状物部分。

36.根据权利要求30所述的集成电路结构，其中，所述半导体衬底为硅衬底，并且所述外延半导体区域包含锗。

37.根据权利要求36所述的集成电路结构，其中，所述外延半导体区 域的顶部由纯的锗形成。

38.根据权利要求30所述的集成电路结构，其中，所述半导体衬底为硅衬底，并且所述外延半导体区域包含III族和V族化合物半导体材料。

39.根据权利要求30所述的集成电路结构，其中，所述位错阻挡层为梯度层。

40.根据权利要求30所述的集成电路结构，其中，所述外延半导体区域为梯度层。 

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