JP5244390B2 - Ｓｏｉウェーハで作ったバック照明式ｃｍｏｓ撮像素子（ｉｍａｇｅｒ）の製造方法 - Google Patents

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Description

（関連出願の相互参照）
本出願は、Bedabrata PainおよびThomas J Cunninghamによって２００４年９月１７日に出願された米国仮特許出願通し番号６０／６１０，８３０「Back-Illuminated Visible Imager」およびBedabrata Painによって２００４年９月１７日に出願された米国仮特許出願番号６０／６１０，８３１「Architecture and Methods for High-Efficiency Visible Imager Implementation」の利益を主張する。これらの米国仮特許出願すべての開示内容は本書の一部としてここに組み込まれるものである。本出願は、同じ出願日に出願された米国特許出願（代理人事件番号６２２７３７−５）「Structure for Implementation of Back-Illuminated CMOS or CCD Imagers」にも関連している。この米国特許出願の全内容も本書の一部としてここに組み込まれるものである。
（連邦利害関係の陳述）
ここに記載する発明は、ＮＡＳＡ契約の規定の下での業務の実行において発明されたもので、公法９６−５１７（３５ＵＳＣ２０２）の規定に従うものであり、この規定において、契約者は所有権を保持することを選択した。
（分野）
本開示は、撮像素子（ＩＭＡＧＥＲ）に関するものであり、更に具体的に言うと、本発明は、バック照明式ＣＭＯＳまたはＣＣＤ撮像素子の製作方法に関するものである。
現行の商用ＣＭＯＳ撮像素子はフロント照明式である。図１はフロント照明式ピクセルの集光部の縦断面を示している。
光検出器１０は、アノードとして機能するエピタキシャル・シリコン層または基板シリコン層３０上にイオン注入カソード２０を含んでいる。光検出器１０は、従来のＶＬＳＩ微細加工のパラダイムに沿った、厚い（約０.５〜０.７ｍｍ）シリコン基板４０によって機械的に支持されている。
図１には、エピタキシャル・シリコン層３０上に組み立てた回路や光検知器などを相互接続するための金属層５０も示してある。それぞれの金属層５０は分離されていて、層間絶縁膜（ＩＬＤ）６０で保護されている。
図１に概略的に示す構造で撮像することについての最も重要な問題は、光がシステムに入射するポイント７０と、光が検出される、すなわち、光が光電子に変換されるシリコン３０との距離が大きいということにある。図１に示すように、光は、実際にシリコンによって集められる前に、多数回にわたって反射や、掩蔽や、屈折を受けながら、多くの誘導体層および相互接続金属層（金属バスライン）を通って移動しなければならない。小サイズのピクセルの場合、「垂直方向距離 対 フォトダイオード」幅間のアスペクト比は、３：１にもなる。この比率は、峡谷でフラッシュ光を当てるに等しいものである。カラーフィルタやマイクロレンズと、シリコン表面との間の距離が大きいことにより、この装置では、集光効率が劣り、感度が低く、量子効率（ＱＥ）が低く、クロストーク(cross-talk)が大きく、角度応答が劣ることになる。
特に、ピクセル・サイズを決めるときに、光学充填率（集光面積対ピクセル面積の比と定義されている）の損失によりＱＥ損失が生じる。角度応答が悪いというのは、特にピクセル・サイズが縮小したときのアスペクト比の増大、並びに、金属縁における望ましくない反射や掩蔽の増大に起因する。クロストークが大きくなるのは、シリコン層とカラーフィルタ層との距離（ＩＬＤ厚さで決まる）が大きいことによるものであると共に、受光角が変化したときの焦点の側方移動によるものである。
換言すれば、図１のフロントサイド照明構造では、特にピクセル・サイズを決めようとするときの、ＱＥの悪さと角度応答性の不均一であるとか、光学クロストークが大きくなることや、迷光結合が生じるという問題に悩まされる。反射防止のコーティングを追加するということは、好ましくない誘電率を有する層が多数あるために、そして、集光接合点の非平面性のせいで、ほとんど不可能である。
金属の数や、ＩＬＤの厚さが、スケーリングと共に増大するので、実際のところ、技術スケーリング（techonology scaling）が実際に問題をさらに悪化させ、結局は、アスペクト比のスキューイング（skewing）がいっそう高くなったりしてしまう結果となる。さらにまた、低−ｋ誘電体の導入や、相互接続用の別の金属（たとえば、Ｃｕ）の使用も、金属−誘電体の積層体（stack）における吸収や拡散の増大を通して問題をさらに悪化させることが予想される。
発明が解決しようとする手段
（要約）
第１の態様によれば、ここに開示する撮像構造を製作するウェーハ−レベル・プロセス（wafer-level process）は、シリコン・ウェーハと素子シリコン（device silicon）のと間に埋められた酸化物層を含み、この酸化物層が撮像構造に不活性化層を形成するように用いられるようになるというウェーハを用意する工程と、素子層と層間絶縁膜を形成する工程と、シリコン・ウェーハを除去して酸化物層を露出させる工程と、から成る。
第２の態様によれば、ここに開示するバックサイド照明式撮像素子製作用ウェーハ−スケール・プロセス（wafer-scale process）は、シリコン・ウェーハと素子シリコンとの間に埋められた熱酸化物層を含んでいるウェーハを用意する工程と、素子層を形成する工程と、該素子層に接続されるようになる層間絶縁膜を形成する工程と、該層間絶縁膜をガラス・ウェーハに結合する工程と、シリコン・ウェーハを除去する工程と、反射防止コーティングを付着させる工程と、から成る。
第３の態様によれば、ここに開示する、ウェーハ上に撮像素子アレイを形成するための、シリコン・オン・インシュレータ(silicon-on-insulator；ＳＯＩ)およびＣＭＯＳを組み合わせたプロセスは、絶縁体層と素子シリコン層とを含むＳＯＩウェーハを用意する工程と、バルクＣＭＯＳ手順フローを通して素子シリコン層を処理する工程と、撮像素子アレイを製作する工程と、から成る。
本開示による構造は、極めて平坦で、１００％の光学充填率をもたらすことで、これにより掩蔽をなくす。光が厚いＩＬＤを通って移動してアノード・シリコンに達する必要がないので、この構造は、垂直方向寸法と横方向寸法とのアスペクト比が低くなっており、その結果、優れた角度応答性と、低い光学クロストークをもたらすことになる。掩蔽あるいは、望ましくない反射や屈折がないので、優れた角度応答性や、感度、ＱＥを有する撮像素子を開発できる。
本開示の構造の第１の利点は、接合ダイオード近辺に別のＭＯＳＦＥＴが存在していても、１００％充填率があるために量子効率が高いということにある。
本開示の構造の第２の利点は、ＩＬＤを通して光学照明を行なっていたら存在したであろう多数の金属層およびＩＬＤからの望ましくない反射や掩蔽が存在せず、光がシリコンへ直接的に結合することによる、並びに、光が素子に入射するポイントと光が光電子に変換されるポイントとの距離をなくしたことによる、優れた角度応答にある。
本開示の構造の第３の利点は、集光用に平坦な面を使用することができることにより、マイクロレンズおよび反射防止コーティングを効果的に実現できることにある。
さらに、本開示の構造によれば、電子シャッタリング、ＡＤＣ実現（ADC implementation）、ゲイン・レンジング（gain-ranging）等々に対し適切なコンデンサと他の信号処理回路との一体化を可能にする。更にまた、本開示の構造においては、光は、光学変換層へ到達するのにＩＬＤを通らないので、次世代金属（たとえば、Ｃｕ）および低−ｋ誘電体との互換性を得ることができる。
図１は、従来技術によるフロント照明式ピクセルの集光部の垂直断面を示している。
図２は、本開示によるＣＭＯＳ／ＣＣＤ撮像素子のためのバックサイド照明式ピクセルの集光部の断面を示している。
図３は、吸収深さの関数としての波長を示している。
図４は、従来技術によるバックサイド照明式構造を示している。
図５は、本開示の一実施形態によるバックサイド照明式構造を示している。
図６は、撮像構造を製作する従来技術のフローチャートを示している。
図７は、撮像構造を製作する従来技術の断面図を示している。
図８は、本開示による撮像構造を製作する技術のフローチャートを示している。
図９Ａ〜９Ｅは、本開示による撮像構造を製作する技術の断面図を示している。
図１０は、ウェーハ・レベルで見た図２、９Ｅの組み合わせの概略図を示している。
図１１は、撮像素子アレイを製作するための、ウェーハ・レベルでのＳＯＩバルクＣＭＯＳ組み合わせプロセスの断面図を示している。
図１２は、図１１の構造の回路図を示している。
本開示では、バックサイド照明式撮像構造が提供される。
図２は、本開示によるＣＭＯＳ／ＣＣＤ撮像素子のためのバックサイド照明式ピクセルの集光部の断面を示している。
光検出器１１０は、接合カソードとして機能する深層埋め込みｎ−ウェル(n-well)１２０と、アノードとして機能する低ドープ処理エピタキシャル・シリコン層１３０とを含む。光検出器１１０は、基板１４０によって機械的に支持されている。基板１４０はガラスまたは有機物質であってよい。
図１と同様に、図２も、エピタキシャル・シリコン層１３０上に作った回路および光検出機構の相互接続用の金属層１５０を示している。それぞれの金属層１５０は、分離されていて、層間絶縁膜（ＩＬＤ）１６０によって保護されている。
図２は、アノード・シリコン層１３０上に適用された不活性化層２１０を示している。この不活性化層２１０は、暗電流を許容レベルまで下げるようにすることができ、充分なＱＥが得られるようにすることができる。また、図２には、反射防止コーティング２２０とマイクロレンズ２３０も示してある。また、カラーフィルタを設けることもできる。不活性化層２１０は、また、コーティング２２０、カラーフィルタ、およびマイクロレンズ２３０を積層する最中に、下層のシリコン１３０に対する損傷を与えるのを防止するこができる。
当業者であれば、本開示による装置においては、集光ポイントを光検出器へいっそう近くに持ってこられることは了解できよう。
接合カソード１２０の隣に、さらにｐ−型インプラント１２５を加えることで、ピクセル対ピクセルのクロストークを防ぐことができる。更には、反射体層２４０をＩＬＤ１６０に埋め込むことで、より長い波長の光子がアノード・シリコン１３０を多数回通過させることによって、より良好な赤色反応をもたらすことができる。金属反射層２４０（たとえば、ＡｌまたはＣｕ製）も、また、望ましくない反射を阻止することによってピクセル間の長波長（赤色）クロストークを防ぐ。
この段落では、金属反射層２４０を作るプロセスを簡単に説明する。ＣＭＯＳプロセスは、多数の金属スタックを含む。全反射層２４０を実現するためには、金属層が一層、確保される。反射層は、赤色反応および赤色クロストークを改善するのを可能にする。シリコンにおける光の吸収深さは、光の波長が大きくなるにつれて増大する。吸収深さとは、入射光の６３％が吸収され且つ光電子に変換される、という深さをいう。
吸収率の波長依存性は周知のところであり、図３に示してある。この図からわかるように、吸収深さは、４００μｍ（青色光）ではたったの０.１μｍであるが、７００μｍ（赤色光）では５μｍ以上に達する。
素子シリコンの厚さがわずか３〜４μｍであれば、大部分の赤外線光及び近赤外線光は、バック照明式撮像素子構造においては吸収されずに、シリコンを通り抜けてしまう。これらの光子は、異なったインタフェース（たとえば、ＩＬＤベースのインタフェース）から異なった深さで元の方向に散乱し、次いで、シリコンによって捕獲される。これらの疑似反射および散乱反射は、多数の画像アーティファクト、たとえば、ゴースト、拡散バックグラウンドからのハロー、画像ぼけ、およびエタロニングなどを発生することで、画質をかなり損なう。
本開示による層２４０の存在により、これらの望ましくない反射を除去することができる。金属反射体層は、パターン化されてピクセル構造と整合され、方向性のある反射をもたらし、疑似光結合を抑制する。また、ＣＭＯＳプロセスについては、これらの反射体はシリコン表面の近くに存在する。層２４０は２つの目的を果たす。まず第一に、素子シリコンにおいて迅速に吸収されて赤色感度を高めることができるようにするために、層２４０は、シリコン表面の近くから未吸収の光を元の方向に反射させる。第二に、素子シリコン層近くにあって、高反射性表面をもたらすことによって、層２４０は、方向性のある反射を行い、散乱疑似反射を抑制し、画質を改善する。層２４０の存在が、上部に設けた、光を小さな既知のスポットに合焦させるマイクロレンズと共に作用することで、最高の効果を与える。
バック照明式撮像素子それ自体は周知である。図４に示すように、これらの撮像素子は、透明な基板５１０に装着したシリコン素子層５００（図２のシリコン層１３０に機能的に類似している）を備え、金属結合パッド５２０がチップのフロントサイドに存在する。透明な基板５１０は機械的支えを提供するので、故に、数百μｍの厚さが有る。光は、この透明な基板５１０を通過した後で、その下に存在するシリコン撮像素子層において吸収されるようになっている。また、金属パッド５２０は光が撮像素子に入射する側とは反対側に配置されているので、このため標準的でないパッケージング構造を使わなければならない。
図５は、本発明の一実施形態による異なったアプローチを示している。金属パッド５２５がシリコン・ウェーハの裏面を貫いて引き出されており、結合基部５１５の形になる機械的な支持がシリコン５０５の下方に位置している。
図５の構造は、いろいろの利点を提供する。第１の利点は、図４の従来構造では、光は数百μｍの透明材料５１０を通過してからシリコン層５００で吸収されなければならない、ということである。このことは、角度応答を著しく現ずると共に、光学クロストークを非常に劣化させる結果となる。図５の構造においては、光入射ポイントと集光ポイントとの間にスペーサ５１０がまったくない。スペーサ５１０の排除は、角度応答を改善し、光学クロストークを防止するために、重要である。
第２の利点は、従来構造では、スペーサ材料５１０の厚さが、カラーフィルタ、反射防止コーティングおよび／またはマイクロレンズを適用して整合させるということを不可能にさせる、ということである。図４に示すような従来構造は、スペーサ５１０を取り除くことによってこそ、光学性能およびアライメントの容易の両の点において、非常に効率的な、カラーフィルタ、反反射コーティング、マイクロレンズの一体化が実現可能になるのである。
さらに別の利点は、図５の構造においては、金属パッド５２５が光入射側と同じ側にあるということである。したがって、図５の構造は、標準のパッケージング構成およびプロセスと完全に互換性を持ち、それ故、低コストで信頼性の高い解決策を可能にする。
以下、図２および図５の撮像素子を製作するための方法を説明する。
図２及び図５に示す構造を得る際の主課題は、以下の通りである。
１．表面非平坦度がλ／１０よりも小さく、たとえば、５〜１５μｍのオーダーの適切な厚さのエピタキシャル・シリコン層の精密形成。ここで、λは検出されるべき最短波長である。ウェーハ−レベル・バックサイド・シンニング（wafer-level backside thinning）は、２００〜３００ｍｍウェーハ全体にわたって、５００〜７００μｍウェーハを、限界の薄さの５〜１５μｍにまで、均一に薄くしなければならない（残った局所非均一性は５０ナノメートル未満）。均一性を欠くということは、適切なエッチストップ層がないことに起因する。大抵のエッチ・ストップ（etch stop）は、エッチングを終わらせるのに、シリコン・ドーピングの差に依存する。しかし、半導体微細加工に固有の熱プロセス後は、高ドープ処理領域と軽ドープ処理領域との境界がひどく汚されるので、これは極めて困難な提案である。
２．拡散によるキャリア収集の最小化のための構造の形成。
３．光を浴びるシリコン表面の不活性化、すなわち、ダングリング・ボンド（dangling bonds）およびインタフェース・トラップ密度を、撮像に相応したレベルまで低減すること。 シンニング（thinning）した後に、露出したシリコン表面には高密度のインタフェース・トラップができ、これが、暗電流におけるマグニチュード増加の程度および青色量子効率の損失（より短い波長光の吸収深さが非常に小さいので）を招くことになる。ウェーハのフロントサイドに低融点の金属が存在するせいで、インプラントをアニーリング（annealing）するために高温工程を使用することができないので、これらのトラップを不活性化するためには、従来とは違う技術を使用する必要がある。しかし、ウェーハ−スケールでは、従来形とは違う不活性化技術を使用しないでもすむ。
４．ダイ−レベル処理（die-level processing）の代わりのウェーハ−レベル処理（wafer-level processing）。
図６は、従来技術によるシンニング・プロセス（thinning process）における一連の工程を示している。この図に示すように、シンニングは、ウェーハを個々のダイへ賽の目に切った後に行う。
図７は、図６のプロセスによる撮像構造を製作するためのダイ−レベル技術を示している。従来のＭＯＳ微細加工プロセスフローを使用して高ドープ処理した基板３２０上で、エピタキシャル・シリコン層３１０を成長させる。そして、金属化を含むすべてのＭＯＳ処理を実施した後に直ちに高ドープ処理したｐ＋基板３２０をエッチングする。図６は、素子層３３０、ＩＬＤ層３４０、およびバッキング材料３５０を概略的に示している。
上述のアプローチは、２つの制限を受ける。第一に、適切なエッチ・ストップ層の欠如していることが、制御されていないｐ−層の厚さという結果を招く。シリコンのエッチングは、タイムド・エッチ（timed-etch）として行なうか、または、ドーパント選択エッチストップ層を用いるか、のどちらかによって行なう。「ｐ＋基板の開始厚さ」対「最終ｐ−層厚さ」の比は非常に高い（約５０〜１００）ので、均一で精密に制御したｐ−層厚さを有する最終構造（図７の右側）を確実に製造することは非常に困難である。後者のアプローチでは、適切なドーパント選択シリコン・エッチ（dopant-selective silicon etches）の使用が可能である。
第二に、図７のアプローチでは、望ましくない撮像構造となる可能性がある。シリコン微細加工に固有の高温処理のせいで、図７の左部分の概略断面図で暗示しているように、ｐ＋基板３２０とｐ−エピタキシャル層３１０との間のインタフェースがはっきりと定まっていない。３１０−３２０インタフェースにおけるドーパントの汚し（smearing of dopants）は、ｐ−層３２０の望ましくなくドープ処理を生じさせ、撮像性能の損失を引き起こす。加えて、この汚し（smearing）は、ドーパント選択エッチストップ層が、ｐ＋基板３２０およびｐ−エピタキシャル層３１０からの急激なドープ処理移行を必要としたであろうから、ｐ−層の精密に制御された厚さをもたらす能力を損なう。
さらに、シンニング後、未完成のシリコン表面でのインタフェース・トラップ密度は容認できないほど高く、その一方、自然に形成された自然酸化物（約２０Åの厚さ）が表面を正に帯電させる。望ましくないバンド・ベンディング（band-bending）、そしてダングリング・ボンド（dangling bonds）の存在は、ＱＥの損失と、容認できないほどの高い暗電流を引き起こす結果となり、図６に示す構造を撮像のために使用できなくしてしまう。
図７に示す構造の表面不活性化は、それ自体に特有の問題を生じさせる。シンニングおよび不活性化は、金属化後プロセス工程として実施されるので、フロントサイドが既に低融点金属（たとえば、Ａｌ）で覆われているため、高温（＞４００℃）処理工程を行ってはならない。したがって、インプラント活性化は高温アニールを必要とするので、このような場合には、埋め込みによる表面不活性化は使用することができない。
この問題を解決するためには、相互接続用に、耐火性金属および多数の多結晶シリコン層を使用するとよい。しかしながら、このような技術は、低融点を有する金属を使用するＣＭＯＳプロセス・フローと互換性を持たない。他の不活性化技術としては、紫外線フラッディング（UV-flooding）、フラッシュ・ゲート（ＭＢＥ付着させた金属の単一層）、ホウ素ドーピングに続く高エネルギー・パルスレーザ・アニール、低圧酸化物体積、分子ビーム・エピタキシー（ＭＢＥ）によるデルタ・ドーピング（delta doping）がある。
上述したプロセスは複雑で、従来技術にないツールを必要とし、これによりこのようなプロセスに大量シリコン微細加工との互換性を持たせないようにしてしまい、信頼性および収率の厳しい損失を引き起こすことになる。したがって、ＣＣＤシンニングは、ダイ−レベルで実施され、ウェーハ−レベルでは実施しないのが普通であり、このことが、バックサイド照明式撮像装置が、再現性、収率、および信頼性に劣るという問題を生じさせ得る主な理由の１つである。
これ以降の段落では、上記の問題を解決する方法であって、ＣＣＤまたはＣＭＯＳ撮像素子製作に等しく適用できる方法を説明する。
図８は、本開示の一実施形態によるシンニング・プロセスの一連の工程を示している。図８の３番目の工程に示すように、シンニングは、ウェーハ−レベルで行い、従来技術のようにダイ−レベルでは行わない。図８によるアプローチにおいては、上述の問題は以下のようにして解決される。
シリコン表面を予め不活性化させた状態の新しい出発材料を使用。事前不活性化は、シリコン表面上でＳｉＯ 2 を成長させることによって実施される。
精密なエッチストップ層の使用。この構造は、シリコンに対し精密エッチストップ層として機能する埋込酸化物層を含む。 たとえば、９０℃でのＴＭＡＨ（テトラメチルアンモニウム・ヒドロキシド; tetramethylammonium hydroxide）によるシリコンのエッチング速度は、ＳｉＯ 2 の速度よりも４桁大きい。
バックサイド・シリコン表面の保護。 本開示によるプロセスでは、バックサイド・エッチングは、素子シリコン上部（撮像素子が存在するところ）に配置してある埋め込みＳｉＯ 2 のところで止まる。故に、素子シリコンはシンニング・プロセス中に絶対に露出することがないので、シリコン表面は、エッチングの悪影響から保護される。したがって、従来のバックサイド・シンニング・アプローチとは異なり、バックサイド・エッチングをしても、インタフェース・トラップがシリコン・バックサイドに生じることは全くない。したがって、本開示によるアプローチでは、バックサイドについての事後シンニング不活性化工程の必要性がまったくなく、これにより、バックサイド照明式撮像素子製作の主要な問題点の１つを解決することになる。
図９Ａ〜９Ｅは、図８のプロセスによる撮像構造を製作するウェーハ・レベル技術を示している。
図９Ａ〜９Ｅの実施形態によれば、高ドープ処理したｐ−型基板上で成長させたｐ−エピタキシャル層を含む従来のバルクＣＭＯＳウェーハを使用する代わりに、特殊な絶縁体上シリコン（ＳＯＩ；silicon-on-insulator）ウェーハを使用する。
図９Ａは出発ウェーハを示しており、低ドープ処理した厚いシリコン・ウェーハ（ｐ型でも、ｎ型でもいずれでもよい）４２０と、素子シリコン（たとえば、５μｍ厚、２×１０１４／ｃｍ３のホウ素ドープ処理したもの）４３０との間に、熱酸化物層４１０が埋め込まれているようになっている。厚いシリコン・ウェーハ４２０は機械的支持に対するハンドル・ウェーハとして使用される。
ＳＯＩウェーハを用いて出発しているけれども、ウェーハ−レベルでは、埋め込み・酸化・ＩＬＤ・金属付着・パターニングによってＣＭＯＳ撮像素子を生成するには、従来のバルクＣＭＯＳプロセス・フローが使用できる。どのようなバルクＣＭＯＳプロセスでも使用でき、たとえば、撮像に対し最適化したバルクＣＭＯＳプロセスが使用され得る。ＣＭＯＳ製作後、図９Ｂに示す構造が得られる。図９Ｂには、素子層４４０およびＩＬＤ４５０も示してある。
バックサイド照明に備えるために、この構造は、図９Ｃに示すように、機械的支持としてのガラス・ウェーハ４６０に結合する。
図９Ｄに示す工程において、シリコン・ハンドル・ウェーハ４２０は、たとえば、機械的な研磨や、ウエットエッチング、および／またはＲＩＥエッチング（反応性イオン・エッチング）によって、除去される。そして、埋込みＳｉＯ２層４１０が固有のエッチストップ層を提供することとなり、これにより、均一に平らなバック表面をもたらす。
さらに、こうしてできた構造は、撮像中に光を浴びるよう露出されるようになる熱的に成長したＳｉＯ 2 インタフェースを含んでいるため、自動不活性化される。故に、シリコンを酸化物層で終わらせることが、更なる不活性化処理を不必要とさせるものであり、これにより、標準のＶＬＳＩ処理では達成するのが難しいばかりか、互換性を持たすのも難しいであろうような、追加の不活性化処理の必要性をなくす。出発材料４１０を使用することに起因して不活性化は自動的になるので、図９Ａ〜９Ｅに記載したプロセス・フローは、完全にＣＭＯＳ互換性を持ち、ウェーハ−レベルで実施される。
さらにまた、素子シリコンは、埋込み酸化物を介してハンドル・ウェーハから隔離されているので、ＣＭＯＳ処理中に、素子シリコンの意図しないドーピングが生じることが全くない。したがって、出発材料の選択時間中に、処理工程を変えることなく、素子シリコン層の適切なドープ処理を選択することが可能になる。このことは、高電荷収集効率（フィールド無しの領域の最小化）では、バルクＣＭＯＳプロセスを経たバルクＣＭＯＳウェーハでは達成するのが難しい、もっと低いレベルの素子シリコン・ドーピングが必要となるために、特に決定的なことである。
図９Ｅは、プロセスの最終工程、すなわち、Ｓｉ−ＳｉＯ 2 インタフェースでの反射を抑制することによって光学的結合を改善するための反射防止コーティング４７０の堆積工程を示している。こうしてできた構造は、完全に平らであり、単一のＳｉＯ 2 層（多層誘電体と対照的）のみを有するため、フロント照明の場合では光が多層の不均一なＩＬＤを通って進んだ場合も、可能ではあったであろう反射防止層を、完璧に自由に創り、最適化できるようにするのである。
図１０は、ウェーハ−レベルで見た、図２、図９Ｅの組み合わせの概略図を示している。結合基部６００（図２の要素１４０，図５の要素５１５、および図９Ｃ〜９Ｅの要素４６０も参照）が層間絶縁膜（ＩＬＤ）６１０（図２の要素１６０および図９Ｂ〜９Ｅの要素４５０も参照）に連結している。ＩＬＤ６１０はシリコン層６２０（図２の要素１３０、図５の要素５０５、および図９Ａ〜９Ｅの要素４３０も参照）に連結している。フォトダイオード６３０およびＭＯＳゲート６４０が、ＩＬＤ６１０、シリコン層６２０間に配置してある。また、複数の金属反射体６５０（図２の要素２４０も参照）も示してある。不活性化層６６０（図２の要素２１０を参照）がシリコン層６２０の上部に配置してあり、反射防止コーティング６７０（図２の要素２２０を参照）が不活性化層６６０上方に配置してある。複数のマイクロレンズ６８０も、カラーフィルタ６９０と共に示してある。金属パッド７００（図５の要素５２５を参照）がウェーハの両側に配置してある。これらのパッドは相互接続金属７１０によってＩＬＤ６１０と連結している。矢印７２０は、図８の４番目の工程に従って賽の目に切ることによって得られることになる、撮像アレイを形成する個々のダイの広がりを表している。ウェーハの両側のところの領域７３０にある要素は、金属パッド７００および相互接続金属７１０を含み、撮像機能のない支持電子機器を形成している。したがって、本開示に従って得られるウェーハは、２つの側部領域７３０と、個々のダイに賽の目に切られ、パッケージされた複数の撮像アレイ領域を含むことになる。
図１１、図１２は、本開示によるさらに別の実施形態を示している。図１１において、撮像チップは、２つのセクションに分割されている。すなわち、撮像アレイを含む第１の領域８１０と、ＣＭＯＳ周辺／信号処理回路を含む第２の領域８２０とに分割されている。撮像アレイおよびＣＭＯＳ回路は、標準のバルクＣＭＯＳ撮像素子互換製作プロセスを使用して標準のＳＯＩウェーハ（図９Ａも参照）上にある素子シリコン８３０（図８Ａ〜８Ｅの要素４３０も参照）上に構成されている。
本開示による構造の好ましい素子シリコン厚さは、充分な光学反応を与えるために、従来ＳＯＩシリコンの０.５μｍ以下の厚さとは異なって、約３μｍ〜約１０μｍである。
このシリコン厚さを考えると、ウェーハはＳＯＩタイプであるが、本開示による素子を製作するためにはバルクＣＭＯＳプロセスが用いられるのが好ましい。すべての最新式ＣＭＯＳ撮像素子プロセスがバルクＣＭＯＳタイプのあるため、バルクＣＭＯＳプロセスの使用は有利である。したがって、本開示による構造では、２つの多様な要素を混合することによって、すなわち、新しいＳＯＩタイプの出発材料にバルクＣＭＯＳプロセスを適用することによって、高品質ＣＭＯＳ撮像素子を実現できる。
異なったシリコン層のドーピング濃度を以下の表に示す。

この表に示すドーピング濃度は、概算であり、使用される特定の製作法に基づいて変わることになる。素子シリコン８３０のドーピング濃度は、素子シリコンの厚さに基づいて選択される。素子シリコンの厚さは、ここでも、必要な赤色反応の程度に基づいている。素子シリコン厚さが増大するにつれて、空乏領域厚さを増大させ、非空乏シリコンの量を最小限に抑えるためにドーピング濃度は減らすことになる。非空乏シリコンの最小化は、量子効率（それ故、感度）およびクロストーク性能の両方の改善にとって重要である。したがって、出発材料は、シリコンの厚さおよびそのドーピング濃度を変えることによって必要な赤色反応について最適化できる。
再度図１１に戻ると、バルクＣＭＯＳプロセス・フローの後、撮像素子アレイおよび支持体電子機器回路を以下の通りに組み立てる。すべてのＭＯＳ素子は、フロントサイドから埋め込んだｎ−ウェル８４０およびｐ−ウェル８５０内にある。ＬＯＣＯＳまたはＳＴＩ（浅溝隔離）構造の形とした隔離酸化物（熱および／または堆積）を用いて素子は互いに隔離されている。図１１は、ＳＴＩ要素８６０を有するＳＴＩ隔離構造体を示している。このプロセスにおいて、ｎ−ウェルとｐ−型素子シリコン層との間にフォトダイオードも形成される。
上記工程の後に、ゲート酸化物を成長させ、その後、ＭＯＳＦＥＴポリシリコン・ゲート８７０の付着およびパターニングを行う。ソース−ドレイン（Ｓ／Ｄ）インプラント８８０（Ｎ＋），８９０（Ｐ＋）を、自動位置合わせ状態（それぞれのポリシリコン・ゲート８７０に整合）で実施し、完全なＭＯＳＦＥＴ構成物を完成する。ピクセルのＦＥＴは、Ｓ（セレクトＦＥＴ）、Ｒ（リセットＦＥＴ）およびＳ（ソースフォロアＦＥＴ）のラベルを付ける。ピクセル回路は図１２に示してある。
図１１、図１２に示すように、フォトダイオードのカソードまたはｎ−ウェル８４０は、ＲＦＥＴのソース８８０に接続している。Ｓ／Ｄインプラント（たとえば、８８０，８９０）およびゲート８７０は、典型的には酸化物および窒化物からなる堆積ＩＬＤスタックによって互いにかつシリコンから分離されている金属線９００によって接続してある。
要約すると、バック照明式ＣＭＯＳまたはＣＣＤ撮像素子の製作方法を、本開示の１つまたはそれ以上の実施形態で説明してきた。シリコン・ウェーハと素子シリコンとの間に埋設した酸化物層がもたらされ、この酸化物層が撮像構造の不活性化層を形成する。また、素子層および層間絶縁膜も形成し、そして、シリコン・ウェーハを除去して、酸化物層を露出させる。
本発明のいくつかの図示実施形態を本明細書に示し、説明してきたが、数多くの変更例および代替実施形態が当業者には明らかであろう。このような変更例および代替実施形態も本発明では意図しており、添付の特許請求の範囲に定義されているような発明の範囲から逸脱することなくそれらを実施することは可能である。
従来技術によるフロント照明式ピクセルの集光部の垂直断面。 本開示によるＣＭＯＳ／ＣＣＤ撮像素子のためのバックサイド照明式ピクセルの集光部の断面。 吸収深さの関数としての波長。 従来技術によるバックサイド照明式構造。 本開示の一実施形態によるバックサイド照明式構造。 撮像構造を製作する従来技術のフローチャート。 撮像構造を製作する従来技術の断面図。 本開示による撮像構造を製作する技術のフローチャート。 本開示による撮像構造を製作する技術の断面図で、図９Ａは出発ウェーハを示しており、図９ＢはＣＭＯＳ製作後に得られる構造を示し、図９Ｃは構造が機械的支持としてのガラス・ウェーハ４６０に結合するのを示し、図９Ｄは、シリコン・ハンドル・ウェーハが除去され、埋込みＳｉＯ２層４１０が露出して固有のエッチストップ層を提供するのを示しており、図９Ｅは反射防止コーティング４７０の堆積工程であるプロセスの最終工程を示している。 ウェーハ・レベルで見た図２、図９Ｅの組み合わせの概略図を示している。 撮像素子アレイを製作するための、ウェーハ・レベルでのＳＯＩバルクＣＭＯＳ組み合わせプロセスの断面図を示している。 図１１の構造の回路図を示している。

Claims (14)

  1. シリコン・ウェーハと素子シリコン層との間に埋設された、前記素子シリコン層表面に熱酸化により形成されたＳｉＯ2である、絶縁体層を含んだＳＯＩウェーハを提供する工程と、
    バルクＣＭＯＳプロセス・フローにより前記素子シリコン層を処理することにより、複数のフォトダイオードを包含する素子層を形成する工程と、
    前記素子層と結合されるべき層間絶縁層を形成する工程と、
    前記素子シリコン層の上に、前記フォトダイオードの量子効率（ＱＥ）を維持しつつ暗電流を下げるように構成された不活性化層を形成する前記絶縁体層を露出させるために、前記シリコン・ウェーハを除去する工程と、
    前記フォトダイオードのそれぞれに対応して配置されるようにして、前記不活性化層の上に、マイクロレンズを提供する工程とからなる、
    ことを特徴とする、絶縁体上シリコン（ＳＯＩ；silicon-on-insulator）プロセスとＣＭＯＳプロセスとを組み合わせたプロセス。
  2. 前記素子シリコン層は、３μｍ〜１０μｍの厚さを有することを特徴とする請求項１に記載のプロセス。
  3. 前記素子シリコン層のドーピング濃度は、前記素子シリコン層の空乏領域の厚さと相反する関係となることを特徴とする請求項１又は２に記載のプロセス。
  4. 前記フォトダイオードがＬＯＣＯＳまたはＳＴＩ構造によって互いに分離されていることを特徴とする請求項１〜３のいずれかに記載のプロセス。
  5. 前記素子シリコン層が、前記複数のフォトダイオードを含む撮像領域と、ＣＭＯＳ信号処理回路を含む信号処理領域とを含むことを特徴とする請求項１〜４のいずれかに記載のプロセス。
  6. 前記不活性化層と前記マイクロレンズとの間に反射防止コーティングを形成する工程をさらに含むことを特徴とする請求項１に記載のプロセス。
  7. 前記不活性化層と前記マイクロレンズとの間にカラーフィルタを形成する工程をさらに含むことを特徴とする請求項１に記載のプロセス。
  8. 前記反射防止コーティングと前記マイクロレンズとの間にカラーフィルタを形成する工程をさらに含むことを特徴とする請求項６に記載のプロセス。
  9. 前記複数のフォトダイオードの各々は対応するＭＯＳゲートに接続されていることを特徴とする請求項１に記載のプロセス。
  10. シリコン・ウェーハと素子シリコン層との間に埋設された、前記素子シリコン層表面に熱酸化により形成されたＳｉＯ2である、絶縁体層を含んだＳＯＩウェーハを提供する工程と、
    バルクＣＭＯＳプロセス・フローにより前記素子シリコン層を処理することにより、複数のフォトダイオードを包含する素子層を形成する工程と、
    前記素子層と結合されるべき層間絶縁層を形成する工程と、
    前記素子シリコン層の上に、前記フォトダイオードの量子効率（ＱＥ）を維持しつつ暗電流を下げるように構成された不活性化層を形成する前記絶縁体層を露出させるために、前記シリコン・ウェーハを除去する工程と、
    前記フォトダイオードのそれぞれに対応して配置されるようにして、前記不活性化層の上に、カラーフィルタを提供する工程とからなる、
    ことを特徴とする、絶縁体上シリコン（ＳＯＩ；silicon-on-insulator）プロセスとＣＭＯＳプロセスとを組み合わせたプロセス。
  11. 前記不活性化層と前記カラーフィルタとの間に反射防止コーティングを形成する工程をさらに含むことを特徴とする請求項１０に記載のプロセス。
  12. 前記カラーフィルタの上にマイクロレンズを形成する工程をさらに含むことを特徴とする請求項１０に記載のプロセス。
  13. 前記複数のフォトダイオードの各々は対応するＭＯＳゲートに接続されていることを特徴とする請求項１０に記載のプロセス。
  14. シリコン・ウェーハと素子シリコン層との間に埋設された、前記素子シリコン層表面に熱酸化により形成されたＳｉＯ2である、絶縁体層を含んだＳＯＩウェーハを提供する工程と、
    バルクＣＭＯＳプロセス・フローにより前記素子シリコン層を処理することにより、複数のフォトダイオードを包含する素子層を形成する工程と、
    前記素子層と結合されるべき層間絶縁層を形成する工程と、
    前記素子シリコン層の上に、前記フォトダイオードの量子効率（ＱＥ）を維持しつつ暗電流を下げるように構成された不活性化層を形成する前記絶縁体層を露出させるために、前記シリコン・ウェーハを除去する工程と、
    前記フォトダイオードに対応して配置されるようにして、前記不活性化層の上に、それぞれレンズ及び／又はフィルタを含む光学撮像素子を提供する工程とからなる、
    ことを特徴とする、絶縁体上シリコン（ＳＯＩ；silicon-on-insulator）プロセスとＣＭＯＳプロセスとを組み合わせたプロセス。
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