JPS62235780A - バイポーラトランジスタ構造の製造方法 - Google Patents

バイポーラトランジスタ構造の製造方法

Info

Publication number
JPS62235780A
JPS62235780A JP62062317A JP6231787A JPS62235780A JP S62235780 A JPS62235780 A JP S62235780A JP 62062317 A JP62062317 A JP 62062317A JP 6231787 A JP6231787 A JP 6231787A JP S62235780 A JPS62235780 A JP S62235780A
Authority
JP
Japan
Prior art keywords
layer
emitter
region
insulating
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62062317A
Other languages
English (en)
Other versions
JP2592414B2 (ja
Inventor
エンメリツヒ、ベルタグノリ
ペーター、ウエーガー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS62235780A publication Critical patent/JPS62235780A/ja
Application granted granted Critical
Publication of JP2592414B2 publication Critical patent/JP2592414B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/124—Polycrystalline emitter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリコン半導体基板のなかに配置されたコレ
クタ、ベースおよびエミッタ領域を有する、特に超高速
集積回路に適したパイボーラトランジスタ構造およびそ
の製造方法に関する。
〔従来の技術〕
データ技術、家庭電子技術および通信伝送でたとえば光
通信伝送のために必要とされるような高速集積回路の領
域は、主にシリコンバイポーラトランジスタによりカバ
ーされている。
開発はより高い集積度においてより高い速度およびより
小さい損失電力を目指して行われている。
従って、非常に高速のメモリ回路、論理回路およびアナ
ログ回路に適している製造方法に大きな需要が存在する
。
調節されたマスクにより作動する従来の製造技術となら
んで、自己調節されるプロセスステップを含んでおり、
またスイッチング時間が非常に短いトランジスタの製造
を可能にする一連の方法が既に存在する。
たとえば、１９８２年ＩＥＥＥ固体回路会議の技術論文
ダイジェストの第２４２／２４３頁のタング（Ｔａｎｇ
）ほかの報告から、エミッタがベース接触部に対して自
己調節的に形成されているバイポーラトランジスタ構造
は知られている。１．２５μｍ　Ｘ　２．５μｍのトラ
ンジスタ構造のリトグラフィーは電子線技術により行わ
れる。バイポーラトランジスタ構造はエミッタ結合され
た論理回路に使用される。エミッタとベース接触部との
間の間隔は０．３μｍである。エミッタ幅は１．２５μ
ｍである。
固体デバイスおよび材料に関する第１６回国際会議、神
戸、１９８４年の抄録の第２０９ないし２１２頁のコナ
カ（Ｋｏｎａｋａ）ほかの報告には、０゜３５μｍのエ
ミッタ幅が電子線リトグラフィーにより設定される高速
回路用の自己調節されるバイポーラトランジスタ構造が
示されている（第１Ｂ図参照）。エミッタ領域はエミッ
タ端子領域から拡散により形成される。
最後に、ＩＰ、ＤＭ１９８５の会１ｍ報告集のサングー
フン　チャイ（Ｓａｎｇ−Ｈｕｎ　Ｃｈａｔ　）の報告
から、エミッタがリトグラフィーにより限定されており
、またベース領域が自己調節的に垂直な窒化物マスクの
使用のもとに形成される自己調節するバイポーラプロセ
スは知られている。エミッターベース間隔（０，２μｍ
）は窒化物マスクの層厚みにより設定される。０．２μ
ｍの非常に狭いベース端子領域が得られる。エミッタ面
は１．５μｍ　Ｘ　３．９μｍである。
従来公知の方法はリトグラフィーのために高い技術的費
用を必要とし、またそれにもかかわらず超高速回路に必
要な１μｍよりも小さいエミッタ幅を受容可能な良品率
で再現可能に設定することを許さない。公知の技術によ
っては、非常にわずかなオフセットを有する差動増幅器
に対して必要であるような（１μｍよりも小さいエミッ
タ幅を有する）はぼ同一のトランジスタ対を製造するこ
とは全く不可能である。
下記の重大な欠点が公知の方法では甘受されなければな
らない。
１、使用されるリトグラフィーの分解能により与えられ
る最小幅は、製造の際に生じ、内部に位置する側部絶縁
じスペーサ″）によりさらに減ぜられる（タングおよび
コナカの報告を参照）。製造の際に不可避のスペーサ幅
ｄｓの変動はエミッタ幅を２倍の２・ｄｓだけ変動させ
る。
従って、再現可能性は非常に狭いエミッタでは著しく低
下する。
２、単結晶のエミッタ範囲の表面が複数のエツチングス
テップにさらされ、それにより常に損傷の危険がある。
３、機械的応力、縁覆い、熱応力のような当然の理由か
らスペーサ幅が０．５μｍよりも小さい値に制限されて
いる。従って、１μｍよりも小さいエミッタ幅に対して
はリトグラフィーに高度な要求が課せられなければなら
ない（２μｍよりも小さい最小幅が必要）。このことは
製造方法を非常に費用がかかるものとする。
〔発明が解決しようとする問題点〕
本発明°の目的は、これらの欠点を回避し、またこれま
ではほとんど実現不可能であった１μｍよりも小さいエ
ミッタ幅、特に０．３μｍよりも小さいエミッタ幅を有
し、使用されるリトグラフィーに無関係に完全に自己開
部されるトランジスタおよびトランジスタ対を実現する
バイポーラトランジスタ構造を提供すること、または再
現可能に製造することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、冒頭に記載した種類のバ
イポーラトランジスタにおいて、ａ）エツチング残留物
から拡散により形成されたエミッタ領域を有し、エツチ
ング残留物は絶縁および伝導性材料から成る多重層パタ
ーンを設けられている基板上への伝導性材料の一致した
析出と層パターンの側部への伝導性層のバックエツチン
グとにより形成されており、 ｂ）エツチング残留物がエミッタ端子領域の部分として
使用される ことを特徴とする超高速集積回路用のバイポーラトラン
ジスタ構造により達成される。
本発明の１つの実施態様によれば、エミッタ領域の形成
のための拡散源として設けられており、エミッタ端子領
域の部分として使用されるエツチング残留物がｎ＋また
はｐ＋ドーピングを設けられているポリシリコンまたは
ポリシリコン／金属ケイ化物組合わせから、または高融
点金属のドーピングされたケイ化物または高融点金属自
体から成っている。
１μｍよりも小さいエミッタ幅を有するトランジスタ対
を製造するため、エミッタ領域の形成のための拡散源と
しての役割をするエミッタ端子領域を共通のエミッタ端
子により内部で接続することも本発明の範囲に属する。
さらに、１μｍよりも小さいエミッタ幅を有するバイポ
ーラトランジスタメモリセルを製造するため、エミッタ
領域の形成のための拡散源としての役割をするエミッタ
端子領域を、同時にメモリ電極でもある共通のエミッタ
端子により内部で接続し、またメモリセルあたりただ１
つの絶縁リングを設けることも可能である。
、本発明の他の実施態様、特に本発明によるバイポーラ
トランジスタ構造を製造するための方法は特許請求の範
囲第６項以下に示されている。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
すべての図面中で同一の部分には同一の参照符号が付さ
れている。
図面を見易くするため、相異なる材料から成る個々の層
のハツチングによる区別は省略されている。
車上皿上ｐドープされた単結晶シリコン基板１のなかに
、たとえば３Ｘ１０′５ｃｍ−２の濃度および８０ｋｅ
Ｖのエネルギーを有するたとえばアンチモンイオンのマ
スクされた注入により、後に埋められたコレクタとして
使用されるｎドープされた領域２ａ、２ｂが形成される
。この過程は省略することができるが、その場合にはコ
レクタ抵抗が高くなるという欠点を伴う、続いて、ｎ−
ドープされたエピタキシャルシリコン層３　（１×１０
”Ａｓ）が０．５ないし２μｍの層厚みで析出される。
１しし図」−いま、能動的トランジスタ範囲を絶縁する
ため、たとえばソリッドステートテクノロジ（Ｓｏｌｉ
ｄ　５ｔａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ）　、１９８５
年８月、第１４１〜１４８頁のボーランド（Ｂｏｒｌａ
ｎｄ　）の報告に記載されているような大砲縁技術によ
り穴がエツチングされ、またＳ　ｉ０２から成る絶縁材
料で満たされる。それによりフィールド酸化物価域４が
生ずる。その際に穴の充満前の追加的なホウ素イオン注
入により、トランジスタパラメータを改善する（寄生的
な厚い酸化物によるトランジスタを回避する）ためのチ
ャネル−ストッパ領域５がフィールド酸化物領域４の下
に形成される。
原理的には、個々のトランジスタのコレクタを互いに絶
縁する任意の絶縁技術が使用され得る。
碧しＬ図三−深部に達するコレクタ端子の埋められたコ
レクタ領域２ａ、２ｂへの低抵抗の接続部６ａ、６ｂが
たとえばホトレジストマスク３１の使用のもとに燐のイ
オン注入（矢印３０を参照）とそれに続いての熱処理に
おける打ち込みとにより形成される。この過程は、第１
図で説明したように、省略することができるが、その場
合にはコレクタ抵抗が高いという欠点を伴う。
１図ｊ−ｐドープされたシリコンから成るベース領域？
ａ、７ｂが、ホトレジストマスク３３を使用して、たと
えばｌＸｌ０”　ｃｍ−２の濃度および５０ｋｅＶのエ
ネルギーを有するホウ素イオンの注入（矢印３２参照）
により形成される。
１図」−いま、たとえばＳ　ｉ　Ｏ２から成る第１の絶
縁層８と、たとえばｎ＋ドープされたポリシリコンから
成る伝導性Ｎ９と、たとえば５ｉ０２から成る第２の絶
縁層１０と、窒化シリコンから成る第３の絶縁層３４と
から構成される層列の製造が行われる。第３の絶縁層３
４は省略されてもよい。伝導性層９はその後のエミッタ
端子を形成する機能を有し、また絶縁層３４は保護層の
機能を有する。多重層列８．９．１０．３４はエツチン
グマスクを使用して異方性エツチングプロセス（単結晶
シリコン上の最終層のエツチングストップを有する反応
性イオンエツチングによる乾式エツチングプロセス）に
より、層列がその後にエミッタ端子９を形成する基板表
面の範囲を覆うようにパターン形成される。
ｍ土この個所で、たとえばｎ＋ドープされたポリシリコ
ンから成り、層列構造の縁を良好に覆い、伝導性を有し
、また拡散源として使用され得るＮ１１を析出させるこ
とにより狭いエミッタ領域を形成するための本発明の本
質的な過程が開始される。析出の際に層１１の厚みは所
望のエミッタ領域の幅に合わされる。
第１園上層１１が全面を異方性エツチング（たとえば乾
式エツチングプロセス）によりバンクエツチングされ、
その結果層列構造８．９．１０、３４の縁に存在するエ
ツチング残留物１１ａ、１１ｂ（いわゆる“スペーサ″
）のみがあとに残される。層１１の層厚みを越えて設定
可能なスペーサ幅１１ａ、１１ｂはエミッタ幅を決定す
る。このエミッタ幅は、層厚みが正確に設定可能であり
、またエツチングプロセスが限定的に行われ得るので、
良好に再現可能である。
１１１図」−窒化シリコンから成る第３の絶縁層３４が
湿潤化学的に除去される。
ｍ±いま、ｎ＋ドープされたポリシリコン層構造１１ａ
、１１ｂの表面および単結晶シリコン基板が選択的な熱
的酸化にさらされまた異方性バックエツチングがたとえ
ば乾式エツチングにより行われることによって、スペー
サ１１ａ、１１ｂが絶縁層スペーサ１２ａ、１２ｂを設
けられる。
絶縁スペーサ１２ａ、１２ｂの幅は場合によっては絶縁
スペーサ（図示せず）を付加することにより任意に調整
することができる。
Ｗレー“スペーサ”１１ａ、１１ｂ、１２ａ、１２ｂを
設けられた配置の上に、全面に先ず、たとえばｐ＋ドー
プされたポリシリコンまたはケイ化金属にケイ化タンタ
ル）から成り伝導性を有しまた拡散源として使用され得
るＮ１３が、次いでたとえばＳ　ｉ０２から成る絶縁１
ｉ１４が被覆される。
集土上同上この二重Ｎ１３．１４が異方性エツチングプ
ロセスにより、コレクタ端子領域６ａｓ６ｂ、フィール
ド酸化物領域４およびエミッタ端子領域９が露出される
ようにパターン形成される。
それに続いて再び、既に全面析出およびバックエツチン
グにより説明したように、エツチングされたパターン（
１０ａ、１０ｂ、１３ａ、１３ｂ。
１４ａ、１４ｂ）の側部に層構造（１３ａ、１３ｂ）の
絶縁のためにスペーサが形成される。
囲」−４図」−たとえばニケイ化タンタルから成るｎ＋
伝導性Ｆｉｔ１５ａ、１５ｂ、１５Ｃの全面析出および
パターン形成が行われ、その際にコレクタ端子１５５．
１５ｃおよびエミッタ端子１５ｂが形成される。ベース
端子は側方に導き出される（これに対する１つの変形例
は第１５１１ｉＵを参照）。
この個所に、予めエミッタおよびベース端子からの拡散
のために必要な相応の熱処理が行われるならば、既に第
１のメタライジングが被覆され得よう。
第上主園上たとえばＳ　ｉ　Ｏ２から成る全面絶縁層１
６の被覆の後にエツチング残留物１１ａ、１１ｂと基板
表面（３）上に直接位置する層構造１３ａ、１３ｂとか
ら成るエミッタ拡散領域３５およびベース拡散領域３６
の能動化が９５０℃において３０分間にわたり行われる
。
築上土国上エミッタ幅が０．２ないし０．５μｍの範囲
で実現可能である完全に自己調節されたバイポーラトラ
ンジスタ構造が、絶縁層１６のなかに接触孔を設け、た
とえばアルミニウムがら成るメタライジングを行い、ま
たエミッタ接触部１７ｂおよびコレクタ接触部１７ａ、
１７ｃを構造形成することにより完成される。ベース接
触部は第１４図では見えない。
累土工凶：図には本発明によるバイポーラトランジスタ
構造の変形例が示されている。この例ではベース端子（
層１３）は上方に、またエミッタ端子は側方１に接触さ
せられる。その際、左側のベース接触部は参照符号１３
ｃを、また右側のベース接触部は参照符号１３ａを付さ
れている。
第土］１工第１図ないし第１５図中の参照符号と同一の
参照符号が用いられている。参照符号４４を付されてい
るのは、両トランジスタを隔離する絶縁領域であり、こ
の絶縁領域はフィールド酸化物４の形成の際に一緒に形
成される。この構造は隔離されたコレクタ１７ａ、１７
ｃおよび１７ｄ、１７ｅを含んでいる。参照符号１７ｂ
を付されているのは、トランジスタ対に対して設けられ
ている共通のエミッタ端子である。ここに示されている
トランジスタ構造は、エミッタの幅が０．３μｍの範囲
内でほぼ同一であり、またエミッタ端子を１７゛ｂを介
して内部で互いに接続されている点で優れている。この
ことは従来たいていのＣＭＬ論理回路に対して外部配線
によってのみ可能であった。ベースおよびコレクタ領域
は自己調節的に形成されている。
玉土工園：図には共通のエミッタ１７ｂとメモリセルあ
たりただ１つの絶縁リング４とを有する（このことは最
小の占有面積を意味する）バイポーラメモリセルが示さ
れている。両コレクタ１７ａ、１７ｃの間の絶縁は高抵
抗のエピタキシャル層３で十分である。横流電流の減少
または抑制のためには追加的な絶縁措置として、たとえ
ば埋込絶縁層５４が挿入され得る。この埋込絶縁層５４
はフィールド酸化物４の形成の際に一緒に形成される。
さらに、両エミッタが内部で接続されているので、エミ
ッタ接触部が従来の構造にくらべて節減される。
策上ｌ園：平面図で示されている第１４図による個別ト
ランジスタ構造は側部に配置されたベース接触孔３７ａ
、３７ｂを示している。それ以外には、第１４ＦＩ！Ｊ
中の参照符号と同一の参照符号が用いられている。
１！Ｌ１ＵＭ：図は、エミッタ接続が接触孔３８を介し
て行われる第１５図による変形例を平面図で示している
。
ＩＩＬＩ図は第１６図によるトランジスタ対の構造を平
面図で示している。
里１上皿：図は第１７図によるメモリセル構造を平面図
で示している。接触リング１７ａ、１７Ｃはベース領域
から相応のコレクタへの必要な接続を形成し、その際に
第２２図のようにベースとコレクタとの交差状の接続が
形成されている。この場合、２つのベース接触部が節減
される。
里Ｉ）困：図はショットキダイオード結合を有する１つ
のメモリセルの回蕗図を示しており、破線で囲まれてい
る範囲が本発明による方法により製造される。ＲＣＩお
よびＲＣ２はコレクタ端子の形成の際に自動的に生ずる
。節点に１およびに２はコレクタ接触部１７ａまたは１
７ｃとそれに相応するベース端子との重なりにより生ず
る。参照符号ＤＬＩおよびＤＬ２を付されているのはデ
ータ線である。参照符号ＺＡＬを付されているのは行選
択線である。
以上に説明したすべての場合に、もしなんらかの理由で
必要であれば、ベースおよびコレクタ領域も“調節され
た”方法により形成され得る。
〔発明の効果〕
本発明によるトランジスタ構造およびその製造方法の主
要な利点は下記のとおりである。
１、再現可能なエミッタ幅が１μｍよりも小さく、特に
０．３μｍよりも小さく設定され得る。
２、製造がリトグラフィーに無関係であり、このことは
コストの点で非常に望ましい。
３、寄生的要素の劇的な減少が非常に高いスイッチング
速度を生ずる。
４、結合されたエミッタを有する対称的なトランジスタ
対（ＥＣＬ回路回路主エミッタ結合論理回路）が非常に
小さい占有面積で実現可能であり　７ る。
５、最小の占有面積のメモリセルが製造可能である。
６、結晶欠陥に敏感なエミッターベース範囲が種々の構
成要素の間の絶縁領域と接触しない。それにより良品率
が高く、高度に複雑なＶＬＳ　１回路に通した構造が得
られる。
７、マスキング費用の高いかつ複雑なプロセスを必要と
しない。
【図面の簡単な説明】
第１図ないし第１４図はｎｐｎ　）ランジスタ用の本発
明によるバイポーラトランジスタ構造を製造するための
プロセスを示す断面図、第１５図は、エミッタが上方に
接触されている第１１図ないし第１４図と異なり、側方
に（すなわち紙面内で）導き出されたエミッタ端子およ
び上方に接触されたベース端子を有するバイポーラトラ
ンジスタ構造の断面図、第１６図は共通のエミッタ端子
を有する本発明によるトランジスタ対の断面図、第１７
図は本発明によるメモリセルの断面図（動作抵抗および
ショットキダイオードは本発明の一部分ではないので省
略されている）、第１８図ないし第２１図は第１４図、
第１５図、第１６図および第１７図に示されている構造
の平面図、第２２図はメモリセルの回路図である。 １・・・シリコン基板（ｐ）、２ａ、２ｂ・・・埋めら
れたコレクタ領域、３・・・エピタキシャルシリコン層
（ｎ−）　、４・・・フィールド酸化物領域、５・・・
チャネル−ストッパ領域、６ａ、６ｂ・・・低抵抗接続
部、６ａ、６ｂ・・・ベース領域（ｐ）、８・・・第１
の絶縁層、９・・・伝導性層、１０，１０ａ、　１０ｂ
・・・第２の絶縁層およびそのパターン、１１・・・伝
導性層、１１ａ、１１ｂ・・・エミッターエツチング残
留物、１２ａ、１２ｂ・・・絶縁スペーサ、１３・・・
伝導性層、１３ａ、１３ｂ・・・屓パターン、１４．１
４ａ、１４ｂ・・・絶縁層およびそのパターン、１５．
１５ａ、１５ｂ・・・ケイ化タンタルから成る層パター
ン構造、１．６・・・絶縁層、１７．１７ａ、１７ｂ・
・・金属から成る層パターン、３０・・・燐イオン注入
、３２・・・ホウ素イオン注入、３３・・・ホトレジス
トマスク、３４・・・絶縁層、３５・・・エミッタ領域
、３６・・・ベース領域、３７ａ、３７ｂ・・・ベース
接触孔、３８・・・接触孔、４４・・・絶縁領域、５４
・・・埋込絶縁層、ＤＬ。 、ＤＬ２・・・データ線、ＺＡＬ・・・行選択線。 ＦＩＧ　１８ ＦＩＧ　２０ ＦＩＧ　１９ ＩＧ２１

Claims (1)

  1. 【特許請求の範囲】 １）シリコン半導体基板のなかに配置されたコレクタ、
    ベースおよびエミッタ領域を有するバイポーラトランジ
    スタ構造において、 ａ）エッチング残留物（１１ａ、１１ｂ）から拡散によ
    り形成されたエミッタ領域（３５）を有し、エッチング
    残留物（１１ａ、１１ｂ）は絶縁および伝導性材料から
    成る多重層パターン、（８、９、１０）を設けられてい
    る基板上への伝導性材料の一致した析出と層パターン構
    造（８、９）の側部への伝導性層（１１）のバックエッ
    チングとにより形成されており、ｂ）エッチング残留物
    （１１ａ、１１ｂ）がエミッタ端子領域（９）の部分と
    して使用される ことを特徴とするバイポーラトランジスタ構造。 ２）エミッタ領域（３５）の形成のための拡散源として
    設けられており、エミッタ端子領域（９）の部分として
    の役割をするエッチング残留物（１１ａ、１１ｂ）がｎ
    ＾＋またはｐ＾＋ドーピングを設けられているポリシリ
    コンまたはポリシリコン／金属ケイ化物組合わせから成
    っていることを特徴とする特許請求の範囲第１項記載の
    バイポーラトランジスタ構造。 ３）エッチング残留物（１１ａ、１１ｂ）が高融点金属
    のドーピングされたケイ化物または高融点金属から成っ
    ていることを特徴とする特許請求の範囲第１項記載のバ
    イポーラトランジスタ構造。 ４）１μｍよりも小さいエミッタ幅を有するトランジス
    タ対を製造するため、エミッタ領域（３５）の形成のた
    めの拡散源としての役割をするエミッタ端子領域（１１
    ａ、１１ｂ）が共通のエミッタ端子（１７ｂ）により内
    部で接続されていることを特徴とする特許請求の範囲第
    １項ないし第３項のいずれか１項に記載のバイポーラト
    ランジスタ構造。 ５）１μｍよりも小さいエミッタ幅を有するバイポーラ
    トランジスタメモリセルを製造するため、エミッタ領域
    （３５）の形成のための拡散源としての役割をするエミ
    ッタ端子領域（１１ａ、１１ｂ）が共通のエミッタ端子
    （１７ｂ）によりメモリセル（ＺＡＬ）の行選択線と内
    部で接続されており、またメモリセルあたりただ１つの
    絶縁リング（４）が設けられていることを特徴とする特
    許請求の範囲第１項ないし第３項のいずれか１項に記載
    のバイポーラトランジスタ構造。 ６）トランジスタメモリセルのコレクタ領域が基板（１
    ）と反対の伝導形式の１つの高抵抗のエピタキシャル層
    （３）により基板内で互いに絶縁されていることを特徴
    とする特許請求の範囲第５項記載のバイポーラトランジ
    スタ構造。 ７）エピタキシャル層（３）のなかに、エピタキシャル
    層（３）を隔離する１つの埋込絶縁層（５４）が付加さ
    れていることを特徴とする特許請求の範囲第５項または
    第６項記載のバイポーラトランジスタ構造。 ８）シリコン半導体基板のなかに配置されたコレクタ、
    ベースおよびエミッタ領域を有するバイポーラトランジ
    スタ構造の製造方法において、ａ）第１の伝導形の１つ
    のシリコン基板（１）の上に第２の伝導形の１つのエピ
    タキシャル層（３）を析出させる過程と、 ｂ）能動的トランジスタ領域を隔離するためエピタキシ
    ャル層（３）およびシリコン基板（１）のなかに誘電性
    材料から成る絶縁領域を形成する過程と、 ｃ）第２の伝導形式のエピタキシャル層（３）のなかに
    第１の伝導形式のイオンのマスクされた注入によりベー
    ス領域（７ａ、７ｂ）を限定する過程と、 ｄ）第１の絶縁材料（８）、第２の伝導形の伝導性材料
    （９）および第２の絶縁材料（９）の全面析出により１
    つの層列を製造する過程と、 ｅ）層構造（８、９、１０）がその後にエミッタ端子（
    ９）を形成するための基板の表面の範囲を覆うようにマ
    スキングを行った後に異方性エッチングプロセスにより
    、第１および第２の絶縁材料ならびにそれらの間に位置
    する伝導性材料から成る層列（８、９、１０）をパター
    ン形成する過程と、 ｆ）第２の伝導形の伝導性材料から成り層パターン（８
    、９、１０）の縁を良好に覆う層（１１）を、熱的に成
    長する酸化物を除いてトランジスタ構造のエミッタ領域
    （３５）に相当する層厚みで全面に析出させ、また層パ
    ターン縁（８、９）に側部エッチング残留物（１１ａ、
    １１ｂ）を発生させるため上記の層（１１）を異方性バ
    ックエッチングする過程と、 ｇ）全面の絶縁層（１２）を形成し、また形成された絶
    縁層（１２）を、エッチング残留物（１１ａ、１１ｂ）
    に側部絶縁層（１２ａ、１２ｂ）を形成するため異方性
    バックエッチングする過程と、 ｈ）第２の伝導形の伝導性材料（１３）と１つの絶縁層
    （１４）とから成る二重層（１３、１４）を析出させ、
    この二重層（１３、１４）を、ベース端子（１３ａ、１
    ３ｂ）を定めるため異方性パターン構造形成する過程と
    、 ｉ）ベース端子層（１３ａ、１３ｂ）に側部絶縁層を形
    成するため１つの絶縁層を析出させかつバックエッチン
    グする過程と、 ｊ）第２の伝導形の伝導性材料（１５）を全面に析出さ
    せ、この層を、エミッタ端子（１５ｂ）およびコレクタ
    端子（１５ａ、１５ｃ）を形成するためにパターン形成
    する過程と、ｋ）基板（１、３）のなかのエミッタ拡散
    領域（３５）およびベース拡散領域（３６）を能動化す
    るために高温プロセスを行う過程と、ｌ）絶縁酸化物と
    しての役割をする中間層（１６）を形成し、エミッタ、
    ベースおよびコレクタ端子範囲への接触孔を開き、メタ
    ライジング（１７）を行う過程と を含んでいることを特徴とするバイポーラトランジスタ
    構造の製造方法。 ９）深部に達するコレクタ端子を形成するため過程ａ）
    の前に、第２の伝導形のドーピング物質の注入または被
    覆により、その後のコレクタ端子（１７ａ、１７ｂ）の
    領域内に埋められた領域（２ａ、２ｂ）が形成され、ま
    た過程ｃ）の前に、第２の伝導形のドーピング物質の注
    入または被覆により、埋められた領域（２ａ、２ｂ）へ
    の１つの低抵抗の接続部（６ａ、６ｂ）が形成されるこ
    とを特徴とする特許請求の範囲第８項記載の製造方法。 １０）過程ｄ）の後に、窒化シリコンから成る第３の絶
    縁層（３４）が被覆され、この絶縁層（３４）が過程ｇ
    ）の前に除去されることを特徴とする特許請求の範囲第
    ８項または第９項記載の製造方法。 １１）過程ｂ）による絶縁層（４、４４、５４）の形成
    が穴エッチングと誘電性材料による穴の充満とにより行
    われることを特徴とする特許請求の範囲第８項ないし第
    １０項のいずれか１項に記載の製造方法。 １２）チャネル−ストッパ領域（５）を形成するため過
    程ｂ）において、誘電性材料（４、４４）の析出のため
    に開かれた穴のなかに第１の伝導形のマスクされたイオ
    ン注入が行われることを特徴とする特許請求の範囲第８
    項ないし第１１項のいずれか１項に記載の製造方法。 １３）過程ｄ）による第１の絶縁材料（８）および第２
    の絶縁材料（１０）として、また過程ｇ）、ｈ）、ｉ）
    およびｌ）による絶縁材料（１２、１４、１６）として
    酸化シリコン（ＳｉＯ＿ｘ）が使用されることを特徴と
    する特許請求の範囲第８項ないし第１２項のいずれか１
    項に記載の製造方法。 １４）過程ｄ）、ｆ）、ｈ）およびｊ）による伝導性材
    料（９、１１、１３、１５）として、相応のドーピング
    をされたポリシリコン、金属ケイ化物を有するポリシリ
    コン、高融点金属から成る金属ケイ化物または高融点金
    属が使用されることを特徴とする特許請求の範囲第８項
    ないし第１３項のいずれか１項に記載の製造方法。 １５）過程ｅ）、ｆ）、ｇ）、ｈ）、ｉ）によるエッチ
    ングプロセスが乾式エッチングプロセス、好ましくは反
    応性イオンエッチングプロセスであることを特徴とする
    特許請求の範囲第８項ないし第１４項のいずれか１項に
    記載の製造方法。 １６）基板（１、３）内の拡散領域（３５、３６）の能
    動化が過程ｋ）で９００〜１０００℃の温度範囲で３０
    分間行われることを特徴とする特許請求の範囲第８項な
    いし第１５項のいずれか１項に記載の製造方法。 １７）過程ｇ）による絶縁層（１２）の形成が選択性の
    熱的表面酸化により行われることを特徴とする特許請求
    の範囲第８項ないし第１６項のいずれか１項に記載の製
    造方法。 １８）過程ｊ）およびｌ）が、エミッタ端子が側方に基
    板から、またベース端子が上方に接触されるように行わ
    れることを特徴とする特許請求の範囲第８項ないし第１
    ７項のいずれか１項に記載の製造方法。 １９）過程ｋ）が過程ｊ）の前に行われ、また第２の伝
    導形の伝導性材料の析出の代わりにメタライジングが行
    われることを特徴とする特許請求の範囲第８項ないし第
    １８項のいずれか１項に記載の製造方法。
JP62062317A 1986-03-21 1987-03-17 バイポーラトランジスタ構造の製造方法 Expired - Lifetime JP2592414B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3609721.7 1986-03-21
DE3609721 1986-03-21

Publications (2)

Publication Number Publication Date
JPS62235780A true JPS62235780A (ja) 1987-10-15
JP2592414B2 JP2592414B2 (ja) 1997-03-19

Family

ID=6297030

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62062317A Expired - Lifetime JP2592414B2 (ja) 1986-03-21 1987-03-17 バイポーラトランジスタ構造の製造方法

Country Status (4)

Country Link
US (1) US4889823A (ja)
EP (1) EP0239825B1 (ja)
JP (1) JP2592414B2 (ja)
DE (1) DE3787110D1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0396802B1 (de) * 1989-05-11 1997-10-22 Siemens Aktiengesellschaft Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor
US5075761A (en) * 1989-05-31 1991-12-24 Sgs-Thomson Microelectronics, Inc. Local interconnect for integrated circuits
DE58909837D1 (de) * 1989-09-22 1998-09-17 Siemens Ag Verfahren zur Herstellung eines Bipolartransistors mit verminderter Basis/Kollektor-Kapazität
KR920007124A (ko) * 1990-09-04 1992-04-28 김광호 폴리 에미터 바이폴라 트랜지스터의 제조방법
US5204275A (en) * 1990-12-26 1993-04-20 North American Philips Corp. Method for fabricating compact bipolar transistor
US5406113A (en) * 1991-01-09 1995-04-11 Fujitsu Limited Bipolar transistor having a buried collector layer
AU6689296A (en) * 1995-08-03 1997-03-05 Micron Technology, Inc. Low cost local interconnect process
US6500721B1 (en) * 1999-05-04 2002-12-31 Texas A & M Univ Sys Bipolar thin-film transistors and method for forming
JP2010251368A (ja) * 2009-04-10 2010-11-04 Renesas Electronics Corp バイポーラトランジスタ及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5934660A (ja) * 1982-08-21 1984-02-25 Mitsubishi Electric Corp 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4190466A (en) * 1977-12-22 1980-02-26 International Business Machines Corporation Method for making a bipolar transistor structure utilizing self-passivating diffusion sources
DE2946963A1 (de) * 1979-11-21 1981-06-04 Siemens AG, 1000 Berlin und 8000 München Schnelle bipolare transistoren
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
US4483726A (en) * 1981-06-30 1984-11-20 International Business Machines Corporation Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area
FR2514086A1 (fr) * 1981-10-05 1983-04-08 Itw De France Dispositif d'assemblage, en particulier du type insert, pour le maintien d'un element quelconque sur des supports en matiere plastique, speciaux, rigides et sujets a deterioration a la fixation
US4712125A (en) * 1982-08-06 1987-12-08 International Business Machines Corporation Structure for contacting a narrow width PN junction region
DE3243059A1 (de) * 1982-11-22 1984-05-24 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen
DE3330895A1 (de) * 1983-08-26 1985-03-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5934660A (ja) * 1982-08-21 1984-02-25 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
US4889823A (en) 1989-12-26
JP2592414B2 (ja) 1997-03-19
EP0239825A1 (de) 1987-10-07
DE3787110D1 (de) 1993-09-30
EP0239825B1 (de) 1993-08-25

Similar Documents

Publication Publication Date Title
US5017503A (en) Process for making a bipolar transistor including selective oxidation
US5323055A (en) Semiconductor device with buried conductor and interconnection layer
US4710241A (en) Method of making a bipolar semiconductor device
EP0064466B1 (en) Logic structure utilizing polycrystalline silicon schottky diode
JPS62588B2 (ja)
US6573146B2 (en) Methods of manufacturing complementary bipolar transistors
JP2581652B2 (ja) バイポ−ラ・トランジスタ構造の製造方法
US5128272A (en) Self-aligned planar monolithic integrated circuit vertical transistor process
US4735912A (en) Process of fabricating a semiconductor IC device
JPS62235780A (ja) バイポーラトランジスタ構造の製造方法
JP3489265B2 (ja) 半導体装置の製法
JPH0241170B2 (ja)
JPH04102335A (ja) セルフアライン接触を有するバイポーラトランジスタの製作プロセス
US4584594A (en) Logic structure utilizing polycrystalline silicon Schottky diodes
JPS5936432B2 (ja) 半導体装置の製造方法
JPH0697185A (ja) 半導体装置
US4183037A (en) Semiconductor device
US4949151A (en) Bipolar transistor having side wall base and collector contacts
JP2515055B2 (ja) 半導体デバイス
JP2809025B2 (ja) バイポーラトランジスタ
JPH04355958A (ja) 半導体装置およびその製造方法
JPS5984469A (ja) 半導体装置の製造方法
JPS58142573A (ja) 半導体集積回路およびその製造方法
JPS627704B2 (ja)
JPS629226B2 (ja)