JPH07101719B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07101719B2 JPH07101719B2 JP62177045A JP17704587A JPH07101719B2 JP H07101719 B2 JPH07101719 B2 JP H07101719B2 JP 62177045 A JP62177045 A JP 62177045A JP 17704587 A JP17704587 A JP 17704587A JP H07101719 B2 JPH07101719 B2 JP H07101719B2
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- JP
- Japan
- Prior art keywords
- conductivity type
- buried layer
- type
- well
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 本発明は、バイポーラトランジスタとCMOSトランジスタ
を組み合せたもの（BiCMOSと略記する）を同一半導体基
板上に形成するにおいて、抵抗率の制御性、MOSトラン
ジスタのβ（電流駆動能力）の劣化、信頼性の低下を防
止するためにエピタキシャル層をドープすることなく成
長する方法に関し、 一導電型の半導体基板に同導電型と反対導電型の埋込層
を形成し、その上にエピタキシャル層を成長し、次いで
同導電型と反対導電型のウエルを形成し続いてBiCMOSを
製造するにおいて、エピタキシャル層をドーピングする
ことなく成長し、ウエルは不純物の拡散によって形成す
ることを目的とし、 バイポーラトランジスタと相補型MOSトランジスタとを
同一の半導体基板に形成する方法であって、 一導電型の半導体基板に同導電型の埋込層と反対導電型
の埋込層を形成する工程、 前記埋込層上にドーピングしないエピタキシャル層を成
長する工程、 それぞれの埋込層上にそれと同導電型の不純物を拡散し
て基板と同導電型および反対導電型のウエルを形成する
工程を含む構成とする。
を組み合せたもの（BiCMOSと略記する）を同一半導体基
板上に形成するにおいて、抵抗率の制御性、MOSトラン
ジスタのβ（電流駆動能力）の劣化、信頼性の低下を防
止するためにエピタキシャル層をドープすることなく成
長する方法に関し、 一導電型の半導体基板に同導電型と反対導電型の埋込層
を形成し、その上にエピタキシャル層を成長し、次いで
同導電型と反対導電型のウエルを形成し続いてBiCMOSを
製造するにおいて、エピタキシャル層をドーピングする
ことなく成長し、ウエルは不純物の拡散によって形成す
ることを目的とし、 バイポーラトランジスタと相補型MOSトランジスタとを
同一の半導体基板に形成する方法であって、 一導電型の半導体基板に同導電型の埋込層と反対導電型
の埋込層を形成する工程、 前記埋込層上にドーピングしないエピタキシャル層を成
長する工程、 それぞれの埋込層上にそれと同導電型の不純物を拡散し
て基板と同導電型および反対導電型のウエルを形成する
工程を含む構成とする。
本発明は、バイポーラトランジスタとCMOSトランジスタ
とを組み合せたもの同一半導体基板上に形成するにおい
て、抵抗率の制御性、MOSトランジスタのβ（電流駆動
能力）の劣化、信頼性の低下を防止するためにエピタキ
シャル層をドーピングすることなしに成長する方法に関
する。
とを組み合せたもの同一半導体基板上に形成するにおい
て、抵抗率の制御性、MOSトランジスタのβ（電流駆動
能力）の劣化、信頼性の低下を防止するためにエピタキ
シャル層をドーピングすることなしに成長する方法に関
する。
第４図に示されるBiCMOSが注目されているものであり、
図中、11はｐ型半導体（シリコン）基板、12はドープし
たエピタキシャル層、13はn+型埋込層、14はp+型埋込
層、15はｎウエル、16はｐウエル、17はp+型拡散層、18
はn+型拡散層、19はp+型のベース領域、20はn+型のエミ
ッタ領域、21はn+型のコレクタ拡散層、22はゲート電
極、23はゲート酸化膜、24はSiO2の絶縁膜、25はベース
電極、26はエミッタ電極、27はコレクタ電極、28はｐチ
ャネルMOSトランジスタ、29はｎチャネルMOSトランジス
タ、30はバイポーラトランジスタである。
図中、11はｐ型半導体（シリコン）基板、12はドープし
たエピタキシャル層、13はn+型埋込層、14はp+型埋込
層、15はｎウエル、16はｐウエル、17はp+型拡散層、18
はn+型拡散層、19はp+型のベース領域、20はn+型のエミ
ッタ領域、21はn+型のコレクタ拡散層、22はゲート電
極、23はゲート酸化膜、24はSiO2の絶縁膜、25はベース
電極、26はエミッタ電極、27はコレクタ電極、28はｐチ
ャネルMOSトランジスタ、29はｎチャネルMOSトランジス
タ、30はバイポーラトランジスタである。
このようにバイポーラトランジスタとCMOSトランジスタ
と同一基板上に形成して両者の長所を出すようにしたも
のであるが、かかるBiCMOSが開発されるに至った理由
は、CMOSが消費電力が小でパターンを微細化できる利点
があるが、駆動能力が弱く、例えば瞬間的に大電流を流
すというようなことができない。他方、バイポーラトラ
ンジスタは駆動能力が強いが、消費電力が大で高熱を出
すので、それの放熱などについて難しい問題がある。そ
こで両者を組み合せてお互いの長所を利用し、消費電力
を小にし、操作速度と高集積化を向上させる目的でBiCM
OSが開発され、それはスタティックRAM、ゲートアレイ
などに広く利用されている。
と同一基板上に形成して両者の長所を出すようにしたも
のであるが、かかるBiCMOSが開発されるに至った理由
は、CMOSが消費電力が小でパターンを微細化できる利点
があるが、駆動能力が弱く、例えば瞬間的に大電流を流
すというようなことができない。他方、バイポーラトラ
ンジスタは駆動能力が強いが、消費電力が大で高熱を出
すので、それの放熱などについて難しい問題がある。そ
こで両者を組み合せてお互いの長所を利用し、消費電力
を小にし、操作速度と高集積化を向上させる目的でBiCM
OSが開発され、それはスタティックRAM、ゲートアレイ
などに広く利用されている。
従来、BiCMOSプロセスにおいては、Ｎ型にドープしたエ
ピタキシャル層を用いるのが一般的であった。その理由
は、NPNバイポーラトランジスタの形成の際に従来Ｎ型
のエピタキシャル層を用いており、それを踏襲したため
である。この利点は、エピタキシャル成長後のプロセス
においてＰウエル（バイポーラトランジスタで言えば素
子間の分離用のＰ型拡散層）のみを形成すればよいため
である （工程数が少ない:Nウエル（バイポーラトランジスタに
おいてはコレクタ）用のイオン注入をしなくてよい）。
ピタキシャル層を用いるのが一般的であった。その理由
は、NPNバイポーラトランジスタの形成の際に従来Ｎ型
のエピタキシャル層を用いており、それを踏襲したため
である。この利点は、エピタキシャル成長後のプロセス
においてＰウエル（バイポーラトランジスタで言えば素
子間の分離用のＰ型拡散層）のみを形成すればよいため
である （工程数が少ない:Nウエル（バイポーラトランジスタに
おいてはコレクタ）用のイオン注入をしなくてよい）。
エピタキシャル層の濃度は、極微量の不純物を導入する
ことで制御しており、抵抗率で言えば〜１Ωcm程度より
低い抵抗、濃度で言えば５×1015（I/cm3）以上の濃度
でないと濃度の制御が難しい。
ことで制御しており、抵抗率で言えば〜１Ωcm程度より
低い抵抗、濃度で言えば５×1015（I/cm3）以上の濃度
でないと濃度の制御が難しい。
第４図のデバイスの製造は、従来シリコン基板11にn+型
とp+型の埋込層を形成した後にドーピングしたエピタキ
シャル層12を成長し、しかる後にｐ型、ｎ型のウエルを
形成する工程が含まれる。
とp+型の埋込層を形成した後にドーピングしたエピタキ
シャル層12を成長し、しかる後にｐ型、ｎ型のウエルを
形成する工程が含まれる。
この時の問題点は、ＰウエルはＮ型のエピタキシャル層
の濃度よりも十分濃い濃度にしなくてはならないこと
で、製造上の余裕（エピタキシャル層の変動、Ｎ型の濃
度のばらつきを考慮）をとると、Ｐウエルの濃度はＮウ
エルの濃度に比べて、少なくとも５倍以上の濃度に設定
されるのが普通である。即ち、Ｐウエルの濃度は少なく
とも〜2.5×1016（1/cm3）以上の濃度にしなくてはなら
ない（最低濃度）。さらに、この最低濃度はＰウエルが
上下からの拡散で形成しているため、最も低い部分でこ
の値以上の濃度を保証しなくてはならない。このため、
トランジスタ特性等に重要な表面近傍の濃度はさらに高
くなる（添付図参照）。
の濃度よりも十分濃い濃度にしなくてはならないこと
で、製造上の余裕（エピタキシャル層の変動、Ｎ型の濃
度のばらつきを考慮）をとると、Ｐウエルの濃度はＮウ
エルの濃度に比べて、少なくとも５倍以上の濃度に設定
されるのが普通である。即ち、Ｐウエルの濃度は少なく
とも〜2.5×1016（1/cm3）以上の濃度にしなくてはなら
ない（最低濃度）。さらに、この最低濃度はＰウエルが
上下からの拡散で形成しているため、最も低い部分でこ
の値以上の濃度を保証しなくてはならない。このため、
トランジスタ特性等に重要な表面近傍の濃度はさらに高
くなる（添付図参照）。
この場合、特性的に不利でありそれは下記の二つであ
る。
る。
（１） ソース・ドレイン対基板（ウエル）の接合容量
が増大する。
が増大する。
寄生容量の増大を意味しており高速動作に不利。
（２） 基板バイアス効果の増大。
低電圧の動作に不利。
そこで本発明は、一導電型の半導体基板に同導電型と反
対導電型の埋込層を形成し、その上にエピタキシャル層
を成長し、次いで同導電型と反対導電型のウエルを形成
し続いてBiCMOSを製造するにおいて、エピタキシャル層
をドーピングすることなく成長し、ウエルは不純物の拡
散によって形成することを目的とする。
対導電型の埋込層を形成し、その上にエピタキシャル層
を成長し、次いで同導電型と反対導電型のウエルを形成
し続いてBiCMOSを製造するにおいて、エピタキシャル層
をドーピングすることなく成長し、ウエルは不純物の拡
散によって形成することを目的とする。
上記問題点は、バイポーラトランジスタと相補型MOSト
ランジスタとの組合せを作るにおいて、 一導電型の半導体基板（11）に同導電型の埋込層（14）
と反対導電型の埋込層（13）を形成する工程、 前記埋込層上にドーピングしないエピタキシャル層（12
a）を成長する工程、 それぞれの埋込層上にそれと同導電型の不純物を拡散し
て基板と同導電型および反対導電型のウエル（16,15）
を形成する工程を含むことを特徴とする半導体装置の製
造方法によって達成される。
ランジスタとの組合せを作るにおいて、 一導電型の半導体基板（11）に同導電型の埋込層（14）
と反対導電型の埋込層（13）を形成する工程、 前記埋込層上にドーピングしないエピタキシャル層（12
a）を成長する工程、 それぞれの埋込層上にそれと同導電型の不純物を拡散し
て基板と同導電型および反対導電型のウエル（16,15）
を形成する工程を含むことを特徴とする半導体装置の製
造方法によって達成される。
すなわち本発明は、BiCMOSの製造工程において、エピタ
キシャル層の成長時に不純物のドーピングを行わないこ
とにより、形成すべきウエルの不純物濃度の制御は、エ
ピタキシャル層を成長した後に、不純物拡散例えば不純
物のイオン注入によって行うことができ、それによって
低濃度まで不純物の制御性が良くなるのである。
キシャル層の成長時に不純物のドーピングを行わないこ
とにより、形成すべきウエルの不純物濃度の制御は、エ
ピタキシャル層を成長した後に、不純物拡散例えば不純
物のイオン注入によって行うことができ、それによって
低濃度まで不純物の制御性が良くなるのである。
以下、本発明を図示の一実施例により具体的に説明す
る。
る。
第１図（ａ），（ｂ），（ｃ）は本発明方法の工程を示
す断面図、第２図と第３図はそれぞれ第１図（ｃ）のＡ
−Ａ′線とＢ−Ｂ′線に沿うウエルの不純物のプロファ
イルを示す線図である。
す断面図、第２図と第３図はそれぞれ第１図（ｃ）のＡ
−Ａ′線とＢ−Ｂ′線に沿うウエルの不純物のプロファ
イルを示す線図である。
先ず第１図（ａ）を参照すると、ｐ型半導体（シリコ
ン）基板11に、砒素（As+）〔またはアンチモン（S
b+）〕とボロン（B+）とをイオン注入して、n+型埋込層
13、p+型埋込層14を形成する。
ン）基板11に、砒素（As+）〔またはアンチモン（S
b+）〕とボロン（B+）とをイオン注入して、n+型埋込層
13、p+型埋込層14を形成する。
次に、第１図（ｂ）に示される如く、ドーピングしない
でエピタキシャル層12aを成長する。エピタキシャル層1
2aは2.0μｍの厚さに成長した。このとき、埋込層13,14
の不純物は同図に示される如くに這い上がる。
でエピタキシャル層12aを成長する。エピタキシャル層1
2aは2.0μｍの厚さに成長した。このとき、埋込層13,14
の不純物は同図に示される如くに這い上がる。
次に、n+型埋込層13の上方に例えばりん（P+）を、また
P+型埋込層14の上方にはボロンをイオン注入法によって
注入し、続いてアニールして打ち込んだイオンを活性化
すると、図示の如きｎウエル15とｐウエル16とが形成さ
れる。以後は通常の技術でバイポーラトランジスタ、MO
Sトランジスタを形成し第４図に示すデバイスを完成す
る。
P+型埋込層14の上方にはボロンをイオン注入法によって
注入し、続いてアニールして打ち込んだイオンを活性化
すると、図示の如きｎウエル15とｐウエル16とが形成さ
れる。以後は通常の技術でバイポーラトランジスタ、MO
Sトランジスタを形成し第４図に示すデバイスを完成す
る。
第２図は第１図（ｃ）のＡ−Ａ′線に沿うウエルにおけ
る不純物濃度のプロファイルを示す図で、横軸には基板
内深さを〔μｍ〕で、縦軸には不純物濃度〔cm-3〕をlo
gでとり、実線Ｎはエピタキシャル層成長時にドーピン
グをしない場合、破線Ｄはドーピングをした従来例の場
合を示す。実線Ｎをみると、表面濃度が従来例よりも高
くなっているが、これはしきい値電圧（Vth）制御のた
め通常1016のオーダーの値になるので、図示の程度では
特に問題はない。そして、S/D接合部の容量に影響の強
い線Ｎが反転あたりでは逆に従来例より濃度が低くなっ
ていて容量を小にする。
る不純物濃度のプロファイルを示す図で、横軸には基板
内深さを〔μｍ〕で、縦軸には不純物濃度〔cm-3〕をlo
gでとり、実線Ｎはエピタキシャル層成長時にドーピン
グをしない場合、破線Ｄはドーピングをした従来例の場
合を示す。実線Ｎをみると、表面濃度が従来例よりも高
くなっているが、これはしきい値電圧（Vth）制御のた
め通常1016のオーダーの値になるので、図示の程度では
特に問題はない。そして、S/D接合部の容量に影響の強
い線Ｎが反転あたりでは逆に従来例より濃度が低くなっ
ていて容量を小にする。
第３図には第１図（ｃ）のＢ−Ｂ′に沿うｐウエルにお
ける不純物濃度のプロファイルを示す図で、第２図の場
合と同様に、実線Ｎはエピタキシャル成長においてドー
ピングをしない場合、破線Ｄはドーピングした場合を示
す。ドーピング成長したエピタキシャル層の場合には、
約１Ωcm程度のｎ型層を打ち消すｐウエルが必要で、そ
のために濃度はドーピングしないエピタキシャル層に比
べて濃くなっている。
ける不純物濃度のプロファイルを示す図で、第２図の場
合と同様に、実線Ｎはエピタキシャル成長においてドー
ピングをしない場合、破線Ｄはドーピングした場合を示
す。ドーピング成長したエピタキシャル層の場合には、
約１Ωcm程度のｎ型層を打ち消すｐウエルが必要で、そ
のために濃度はドーピングしないエピタキシャル層に比
べて濃くなっている。
第２図，第３図の例において、ウエルの不純物濃度は、
イオン注入におけるドーズ量、加速電圧を制御すること
によって制御可能であるので、ｐチャネルMOS/nチャネ
ルMOSトランジスタを形成した際に、高信頼性、高速性
の面からドーピングしない場合が有利であることが理解
される。
イオン注入におけるドーズ量、加速電圧を制御すること
によって制御可能であるので、ｐチャネルMOS/nチャネ
ルMOSトランジスタを形成した際に、高信頼性、高速性
の面からドーピングしない場合が有利であることが理解
される。
以上のように本発明によれば、βの劣化、ホットキャリ
ア効果の如きMOSトランジスタの特性に影響するウエル
の基板表面付近における不純物濃度が任意に制御可能と
なり、BiCMOSにおいて抵抗率の制御性、均一性が改良さ
れたBiCMOSの信頼性向上に有効である。
ア効果の如きMOSトランジスタの特性に影響するウエル
の基板表面付近における不純物濃度が任意に制御可能と
なり、BiCMOSにおいて抵抗率の制御性、均一性が改良さ
れたBiCMOSの信頼性向上に有効である。
第１図（ａ），（ｂ），（ｃ）は本発明方法の工程の断
面図、 第２図は第１図（ｃ）のＡ−Ａ′線に沿う不純物濃度プ
ロファイルの図、 第３図は第１図（ｃ）のＢ−ｂ′線に沿う不純物濃度プ
ロファイルの図、 第４図はBiCMOSトランジスタの断面図である。 図中、 11はシリコン基板、 12はドープしたエピタキシャル層、 12aはドープしないエピタキシャル層、 13はn+型埋込層、 14はp+型埋込層、 15はｎウエル、 16はｐウエルである。
面図、 第２図は第１図（ｃ）のＡ−Ａ′線に沿う不純物濃度プ
ロファイルの図、 第３図は第１図（ｃ）のＢ−ｂ′線に沿う不純物濃度プ
ロファイルの図、 第４図はBiCMOSトランジスタの断面図である。 図中、 11はシリコン基板、 12はドープしたエピタキシャル層、 12aはドープしないエピタキシャル層、 13はn+型埋込層、 14はp+型埋込層、 15はｎウエル、 16はｐウエルである。
Claims (1)
- 【請求項１】バイポーラトランジスタと相補型MOSトラ
ンジスタとを同一の半導体基板に形成する方法であっ
て、 一導電型の半導体基板（11）に同導電型の埋込層（14）
と反対導電型の埋込層（13）を形成する工程、 前記埋込層上にドーピングしないエピタキシャル層（12
a）を成長する工程、 それぞれの埋込層上にそれと同導電型の不純物を拡散し
て基板と同導電型および反対導電型のウエル（16,15）
を形成する工程を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177045A JPH07101719B2 (ja) | 1987-07-17 | 1987-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177045A JPH07101719B2 (ja) | 1987-07-17 | 1987-07-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421948A JPS6421948A (en) | 1989-01-25 |
| JPH07101719B2 true JPH07101719B2 (ja) | 1995-11-01 |
Family
ID=16024173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62177045A Expired - Lifetime JPH07101719B2 (ja) | 1987-07-17 | 1987-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101719B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0452720A3 (en) * | 1990-04-02 | 1994-10-26 | Nat Semiconductor Corp | A semiconductor structure and method of its manufacture |
| JPH11214533A (ja) * | 1998-01-29 | 1999-08-06 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236152A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置の製造方法 |
-
1987
- 1987-07-17 JP JP62177045A patent/JPH07101719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421948A (en) | 1989-01-25 |
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