KR910001944A - N채널 mos 트랜지스터 및 수직 pnp 양극 트랜지스터의 동시 제조방법 - Google Patents

N채널 mos 트랜지스터 및 수직 pnp 양극 트랜지스터의 동시 제조방법 Download PDF

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KR910001944A
KR910001944A KR1019900006777A KR900006777A KR910001944A KR 910001944 A KR910001944 A KR 910001944A KR 1019900006777 A KR1019900006777 A KR 1019900006777A KR 900006777 A KR900006777 A KR 900006777A KR 910001944 A KR910001944 A KR 910001944A
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KR
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mos transistor
transistor
doped
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KR1019900006777A
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지매네 장
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삐에르 올리비에
에스지에스-톰슨 마이크로일렉트로닉스 에스. 에이.
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Abstract

내용 없음

Description

N채널 MOS 트랜지스터 및 수직 PNP 양극 트랜지스터의 동시 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제13도는 본 발명에 따라 N채널 MOS 트랜지스터와 수직 PNP 트랜지스터를 동시에 제조하는 여러 단계를 보인 도면.

Claims (2)

  1. 제1도전형의 채널을 갖는 MOS 트랜지스터와 제2도전형의 에미터와 콜렉터를 갖는 수직 양극 트랜지스터로 특히 구성되며, 상기 트랜지스터가 제2도전형의 고도로 도핑된 매립층위에 형성된 제2도전형의 낮게 도핑된 포켓(31,32)내에 형성되고, 상기 각각의 포켓은 절연영역(34)으로 둘러싸이고 절연띠(35)에 의해 주영역(36:38)과 보조영역(37:39)으로 분리되며, 보조영역의 표면부분은 제2도전형을 따라 고도로 도핑되고, 상기 보조영역은 양국 트랜지스터의 콜렉터와 MOS트랜지스터의 포켓 접촉영역은 양극 트랜지스터의 콜렉터와 MOS 트랜지스터의 포켓 접촉영역에 대응하며, 게이트(40)은 MOS 트랜지스터의 주영역을 두 부분으로 분리시키는 집적회로를 MOS 트랜지스터 게이트의 형성후 상기 주영역내에서 수행되는 다음의 연속하는 단계들, 즉-제1도전형의 낮게 도핑된 영역(44:45,46)을 이식하고 풀림처리를 행하며, -양극 트랜지스터의 에미터가 형성되는 장소를 제외하고 제1도전형의 고도로 도핑된 영역(55:53,54)을 이식하고 풀림처리를 행하며, -양극 트랜지스터의 에미터가 형성되는 장소에 제2도전형의 고도로 도핑된 영역(61)을 이식하고 풀림처리를 행하며, -각각의 이들 영역하에서 낮은 도핑레벨을 갖는 제1도전형의 이식으로부터 생성되는 층의 부분이 존재하도록 제1 및 제2도전형의 고도로 도핑된 영역의 이식 및 풀림처리를 수행하는 단계로 이루어짐을 특징으로 하는 직접회로 제조방법
  2. 제1항에 있어서, 제1도전형이 N형이며, 제1도전형의 상기 낮게 도핑된 영역(44;45,46)이 인의 이식으로부터 얻어지고 제2도전형의 상기 고도로 도핑된 영역(61)이 보론의 이식으로부터 얻어짐을 특징으로 하는 집적회로 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900006777A 1989-06-02 1990-05-12 N채널 mos 트랜지스터 및 수직 pnp 양극 트랜지스터의 동시 제조방법 KR910001944A (ko)

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FR89/07819 1989-06-02
FR8907819A FR2647959B1 (fr) 1989-06-02 1989-06-02 Procede de fabrication simultanee de transistors mos a canal n et de transistors bipolaires verticaux pnp

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KR910001944A true KR910001944A (ko) 1991-01-31

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CA2018089A1 (en) 1990-12-02
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FR2647959A1 (fr) 1990-12-07

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