KR19990065877A - 향상된 브디모오스 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 전기적 파괴를 지연시키는 향상된 VDMOS 트랜지스터 및 그의 제조 방법에 관한 것으로, p-형 반도체 기판 상에 고농도 n형 불순물 이온을 주입한 후, 상기 반도체 기판 상에 n-형 제 1 에피층을 형성한다. 상기 제 1 에피층의 일부에 고농도 p형 불순물 이온을 주입한다. 상기 제 1 에피층 상에 n-형 제 2 에피층을 형성한다. 상기 반도체 기판을 열처리하여 상기 고농도 n형 불순물 이온 및 상기 고농도 p형 불순물 이온을 확산시켜서 각각 n+형 베리드층 및 p+형 베리드층을 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, p-형 베이스 영역과 n-형 드리프트 영역 사이에 p+형 베리드층을 형성함으로써 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시킬 수 있고, 이로써 p-형 베이스 영역과 n-형 드리프트 영역 사이의 전기적 파괴를 지연시킬 수 있다.
Description
본 발명은 향상된 VDMOS(Vertical Double Diffused MOS) 트랜지스터 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 수직 구조를 갖는 DMOS 트랜지스터의 취약점으로 지적되어 오던 기생 바이폴라 트랜지스터(parasitic bipolar transistor)의 2차 파괴 현상을 방지하고, 내압 특성을 증가시키기 위해 p-형 확산층 하부에 매몰된(buried) 고농도 p+형 확산층을 갖는 새로운 구조의 VDMOS 트랜지스터에 대한 것이다.
도 1은 일반적인 VDMOS 트랜지스터를 보여주는 단면도이다.
도 1을 참조하면, 일반적인 VDMOS 트랜지스터는 n+형 베리드층(2) 즉, n+형 콜렉터층에 인가되는 드레인 전압이 증가하면, 기생 npn 바이폴라 트랜지스터가 원치 않는 동작을 한다. 이에 따라, 기생 전류를 증가시켜 전기적 파괴 현상을 발생시킨다.
상기 VDMOS의 드레인 전압이 p-형 베이스 영역(6) 및 n-형 드리프트 영역(4) 사이의 전기적 파괴 전압 근처까지 증가하면, 채널 인버전(channel inversion)에 의한 정상적인 전류(Im) 외에 p-형 베이스 영역(6)으로 유입되는 전류 성분(Ic)이 생기게 된다.
상기 전류(Ic) 가 바이폴라 트랜지스터의 베이스 단자로 유입되면서 MOS 트랜지스터의 소오스에 의한 n+형 에미터 영역(8)과 p-형 베이스 영역(6)의 등전위가 무너지게 된다. 이때, 전위 차가 0.6V 이상이 되면 기생 npn 트랜지스터가 동작하게 된다.
참조 번호 10은 게이트 산화막이고, 참조 번호 12는 소오스인 에미터 전극 이며, 참조 번호 14는 게이트 전극이다. 참조 번호 15는 절연층을 나타낸다. Rb는 베이스 저항을 나타내고, Ib 및 Ie는 각각 베이스 전류 및 에미터 전류를 나타낸다.
도 2는 종래의 VDMOS 트랜지스터를 보여주는 단면도이다.
도 2에 있어서, 종래의 VDMOS 트랜지스터는, p-형 반도체 기판(20)과, 상기 기판(20) 상에 형성된 n+형 베리드층(22)을 포함한다. 상기 n+형 베리드층(22) 상에 형성된 n-형 드리프트 영역(24)을 포함한다. 이때, 상기 드리프트 영역(24) 내에는 n+형 싱크영역(26) 및 p-형 베이스 영역(28)이 각각 형성되어 있다. 상기 베이스 영역(28) 내에 n+형 에미터 영역(30) 및 p+형 플러그(32)가 형성되어 있다.
상기 n-형 드리프트 영역(24) 상에 형성된 게이트 산화막(33) 및 절연층(35) 사이에 형성된 게이트 전극(34)을 포함한다. 상기 n-형 드리프트 영역(24) 상에 플러그(32)와 전기적으로 접속되도록 형성된 전극 금속(36)을 포함한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시킬 수 있고, 이로써 p-형 베이스 영역 및 n-형 드리프트 영역 사이의 전기적 파괴를 지연시킬 수 있는 향상된 VDMOS 트랜지스터 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 일반적인 VDMOS 트랜지스터를 보여주는 단면도;
도 2는 종래의 VDMOS 트랜지스터를 보여주는 단면도;
도 3은 본 발명의 실시예에 따른 향상된 VDMOS 트랜지스터를 보여주는 단면도;
도 4a 내지 도 4h는 본 발명의 실시예에 따른 향상된 VDMOS 트랜지스터의 제조 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20, 100 : p-형 기판 22, 102a : n+형 베리드층
24 : n-형 드리프트 영역 26, 108 : n+형 싱크영역
28, 110 : p-형 베이스 영역 30, 112 : n+형 에미터 영역
32, 114 : p+형 플러그 33, 115 : 게이트 산화막
34, 116 : 게이트 전극 35, 117 : 절연층
36, 118 : 전극 금속 104a :n-형 제 1 에피층
104b : n-형 제 2 에피층 106a : p+형 베리드층
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 향상된 VDMOS 트랜지스터의 제조 방법은, p-형 베이스 영역과 n-형 드리프트 영역을 갖는 VDMOS 트랜지스터의 제조 방법에 있어서, p-형 반도체 기판 상에 고농도의 n형 불순물 이온을 주입하는 단계와; 상기 고농도 n형 불순물 이온이 주입된 반도체 기판 상에 상기 n-형 드리프트 영역으로 사용되는 n-형 제 1 에피층을 형성하는 단계와; 상기 제 1 에피층의 일부에 고농도 p형 불순물 이온을 주입하는 단계와; 상기 제 1 에피층 상에 상기 n-형 드리프트 영역으로 사용되는 n-형 제 2 에피층을 형성하는 단계와; 상기 반도체 기판을 열처리하여 상기 고농도 n형 불순물 이온 및 상기 고농도 p형 불순물 이온을 각각 확산시켜서 각각 n+형 베리드층 및 p+형 베리드층을 형성하는 단계를 포함하고, 상기 p+형 베리드층은 상기 p-형 베이스 영역과 n+형 베리드층 사이의 내압을 증가시킨다.
상술한 목적을 달성하기 위한 본 발명에 의하면, VDMOS 트랜지스터는, p-형 반도체 기판과; 상기 p-형 반도체 기판 상에 형성된 n+형 베리드층과; 상기 n+형 베리드층 상에 형성된 n-형 드리프트 영역과; 상기 n-형 드리프트 영역의 상부 층에 형성된 p-형 베이스 영역과; 상기 p-형 베이스 영역 하부의 상기 n-형 드리프트 내에 형성된 p+형 베리드층을 포함하고, 상기 p+형 베리드층은 상기 p-형 베이스 영역과 n+형 베리드층 사이의 내압을 증가시킨다.
(작용)
본 발명에 의한 향상된 VDMOS 트랜지스터 및 그의 제조 방법은 p-형 베이스 영역과 n-형 드리프트 영역 사이에 p+형 베리드층을 추가함으로써 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시킨다.
(실시예)
도 3을 참조하면, 본 발명의 실시예에 따른 신규한 향상된 VDMOS 트랜지스터 및 그의 제조 방법은, p-형 반도체 기판 상에 고농도 n형 불순물 이온을 주입한 후, 상기 반도체 기판 상에 n-형 제 1 에피층을 형성한다. 상기 제 1 에피층의 일부에 고농도 p형 불순물 이온을 주입한다. 상기 제 1 에피층 상에 n-형 제 2 에피층을 형성한다. 상기 반도체 기판을 열처리하여 상기 고농도 n형 불순물 이온 및 상기 고농도 p형 불순물 이온을 확산시켜서 각각 n+형 베리드층 및 p+형 베리드층을 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, p-형 베이스 영역과 n-형 드리프트 영역 사이에 p+형 베리드층을 형성함으로써 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시킬 수 있고, 이로써 p-형 베이스 영역과 n-형 드리프트 영역 사이의 전기적 파괴를 지연시킬 수 있다.
이하, 도 3 및 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 향상된 VDMOS 트랜지스터를 보여주는 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 향상된 VDMOS 트랜지스터는, p-형 반도체 기판(100) 상에 형성된 n+형 베리드층(102a)과, 상기 베리드층(102a) 상에 형성된 n-형 드리프트 영역(104)을 포함한다.
상기 n+형 베리드층(102a)은 콜렉터로서 작용한다.
상기 n-형 드리프트 영역(104)의 일부에 상기 n-형 드리프트 영역(104)의 표면으로부터 상기 n+형 베리드층(102a)과 접하도록 형성된 n+형 싱크영역(108)을 포함한다. 또한, 상기 n-형 드리프트 영역(104)의 상부 층에 형성된 p-형 베이스 영역(110)과, 상기 베이스 영역(110) 내에 형성된 n+형 에미터 영역(112) 및 상기 에미터 영역(112) 사이의 베이스 영역(110) 내에 형성된 p+형 플러그(114)를 포함한다.
상기 베이스 영역(110) 하부의 n-형 드리프트 영역(104) 내에 형성된 본 발명에 따른 신규한 p+형 베리드층(106a)을 포함한다.
상기 p+형 베리드층(106a)은 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시키는 기능을 갖는다.
상술한 바와 같은 향상된 VDMOS 트랜지스터의 제조 방법은 다음과 같다.
도 4a를 참조하면, 본 발명의 실시예에 따른 향상된 VDMOS 트랜지스터의 제조 방법은 먼저, p-형 반도체 기판(100) 상에 고농도 n형 불순물 이온을 주입하여 고농도 n형 불순물 영역(102)을 형성한다.
도 4b에 있어서, 상기 고농도 n형 불순물 영역(102)을 갖는 반도체 기판(100) 상에 n-형 제 1 에피층(104a)을 형성한다. 상기 제 1 에피층(104a)의 일부에 고농도 p형 불순물 이온을 주입하여 고농도 p형 불순물 영역(106)을 형성한다.
도 4c를 참조하면, 상기 제 1 에피층(104a) 상에 n-형 제 2 에피층(104b)을 형성한다. 상기 n-형 제 1 및 제 2 에피층(104a, 104b)은 n-형 드리프트 영역(104)으로 작용한다. 상기 반도체 기판(100)을 열처리하여 상기 고농도 n형 불순물 이온 및 고농도 p형 불순물 이온을 확산시켜서 각각 n+형 베리드층(102a) 및 p+형 베리드층(106a)을 형성한다.
상기 p+형 베리드층(106a)은 본 발명에 따른 신규한 부분으로서, 후속 공정으로 형성되는 p-형 베이스 영역(110) 하부에 형성되어 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시킨다.
도 4d에 있어서, 상기 p+형 베리드층(106a) 일 측의 n-형 드리프트 영역(104) 내에 이 분야에서 잘 알려진 기능을 갖는 n+형 싱크영역(108)을 형성한다.
도 4e 내지 도 4g를 참조하면, 상기 n-형 드리프트 영역(104)의 상부 층에 상기 p+형 베리드층(106a)과 나란하도록 p-형 베이스 영역(110)을 형성한다. 상기 베이스 영역(110) 내에 n+형 에미터 영역(112) 및 p+형 플러그(114)를 형성한다.
상기 n-형 드리프트 영역(104) 상에 게이트 산화막(115)을 사이에 두고 게이트 전극(116)을 형성한다. 상기 게이트 전극(116) 상에 절연층(117)을 형성하고, 상기 p+형 플러그(114)와 전기적으로 접속되도록 전극 금속(118)을 형성하면 도 4h에 도시된 바와 같이, 향상된 VDMOS 트랜지스터가 형성된다.
본 발명은 p-형 베이스 영역과 n-형 드리프트 영역 사이에 p+형 베리드층을 형성함으로써 기생 npn 트랜지스터의 베이스-콜렉터간 내압을 증가시킬 수 있고, 이로써 p-형 베이스 영역과 n-형 드리프트 영역 사이의 전기적 파괴를 지연시킬 수 있는 효과가 있다.
Claims (2)
- p-형 베이스 영역(110)과 n-형 드리프트 영역(104)을 갖는 VDMOS 트랜지스터의 제조 방법에 있어서,p-형 반도체 기판(100) 상에 고농도의 n형 불순물 이온을 주입하는 단계와;상기 고농도 n형 불순물 이온이 주입된 반도체 기판(100) 상에 상기 n-형 드리프트 영역(104)으로 사용되는 n-형 제 1 에피층(104a)을 형성하는 단계와;상기 제 1 에피층(104a)의 일부에 고농도 p형 불순물 이온을 주입하는 단계와;상기 제 1 에피층(104a) 상에 상기 n-형 드리프트 영역(104)으로 사용되는 n-형 제 2 에피층(104b)을 형성하는 단계와;상기 반도체 기판(100)을 열처리하여 상기 고농도 n형 불순물 이온 및 상기 고농도 p형 불순물 이온을 각각 확산시켜서 각각 n+형 베리드층(102a) 및 p+형 베리드층(106a)을 형성하는 단계를 포함하고, 상기 p+형 베리드층(106a)은 상기 p-형 베이스 영역(110)과 n+형 베리드층(102a) 사이의 내압을 증가시키는 것을 특징으로 하는 향상된 VDMOS 트랜지스터의 제조 방법.
- VDMOS 트랜지스터에 있어서,p-형 반도체 기판(100)과;상기 p-형 반도체 기판(100) 상에 형성된 n+형 베리드층(102a)과;상기 n+형 베리드층(102a) 상에 형성된 n-형 드리프트 영역(104)과;상기 n-형 드리프트 영역(104)의 상부 층에 형성된 p-형 베이스 영역(110)과;상기 p-형 베이스 영역(110) 하부의 상기 n-형 드리프트(104) 내에 형성된 p+형 베리드층(106a)을 포함하고, 상기 p+형 베리드층(106a)은 상기 p-형 베이스 영역(110)과 n+형 베리드층(102a) 사이의 내압을 증가시키는 것을 특징으로 하는 향상된 VDMOS 트랜지스터.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980001359A KR19990065877A (ko) | 1998-01-17 | 1998-01-17 | 향상된 브디모오스 트랜지스터 및 그의 제조 방법 |
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| KR1019980001359A KR19990065877A (ko) | 1998-01-17 | 1998-01-17 | 향상된 브디모오스 트랜지스터 및 그의 제조 방법 |
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| KR19990065877A true KR19990065877A (ko) | 1999-08-05 |
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|---|---|
| KR (1) | KR19990065877A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481850B1 (ko) * | 2002-05-22 | 2005-04-13 | 삼성전자주식회사 | 수직형 디모스 소자 및 그 제조방법 |
-
1998
- 1998-01-17 KR KR1019980001359A patent/KR19990065877A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481850B1 (ko) * | 2002-05-22 | 2005-04-13 | 삼성전자주식회사 | 수직형 디모스 소자 및 그 제조방법 |
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