KR920020724A - 초고집적 반도체 메모리장치의 제조방법 - Google Patents

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Abstract

내용 없음

Description

초고집적 반도체 메모리장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4a~제4c도는 본 발명에 의한 16M DRAM장치의 제조방법을 나타낸 공정 순서도.

Claims (5)

  1. 셀어레이부의 셀캐패시터 제조시 식각공정으로 인한 하부구조물의 표면열화를 방지하기 위한 절연막을 주변회로부에 형성되는 트랜지스터의 게이트전극의 측벽스페이서로 형성하는 초고집적 반도체장치의 제조방법에 있어서, 상기 절연막은 박막의 산화막과 이 산화막상에 형성되는 식각저지막으로 된 적층막으로 형성되는 것을 특징으로 하는 초고집적 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 산화막은 고온산화막(HTO)이고 식각저지막은 질화막인 것을 특징으로 하는 초고집적 반도체 메모리장치.
  3. 제2항에 있어서, 상기 고온산화막의 두께는 500∼1200Å정도인 것을 특징으로 하는 초고집적 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 질화막의 두께는 200∼500Å정도인 것을 특징으로 하는 초고집적 반도체 메모리장치.
  5. 제1전도형의 반도체기판의 셀어레이부에서는 워드라인으로 제공되고 주변회로부에서는 트랜지스터의 게이트전극으로 제공되는 제1도전층을 게이트절연막을 개재하여 반도체기판상에 형성하는 공정; 상기 제1도전층을 형성한 후, 상기 반도체기판의 표면근방에 상기 제1도전층에 셀프얼라인되고 약하게 도우프된 제2전도형의 불순물도피이영역을 형성한후, 결과물의 전면에 박막의 고온 산화막 및 식각저지막을 순차적으로 적층하는 공정; 상기 적층막에 콘택홀을 형성하고 이 콘택홀을 통해서 상기 약하게 도우프된 제2전도형의 불순물도핑영역과 접촉되는 제2도전층과, 캐패시터 절연막을 개재하여 제2도전층을 덮는 제3도전층을 순차적으로 형성하여 상기 셀어레이부에 셀캐패시터를 형성하는 공정; 상기 셀캐패시터 형성후, 노출된 상기 식각저지막을 제거하고 드러난 상기 고온산화막을 이방성식각하여 상기 주변회로부에 배치되는 제1도전층의 측벽에 상기 고온산화막으로 된 측벽스페이서를 형성하는 공정; 및 상기 측벽스페이서 형성 후, 상기 반도체기판의 표면근방에 상기 측벽스페이서에 셀프얼라인되고 강하게 도우프된 제2전도형의 불순물 도핑영역을 형성하는 공정을 구비한 것을 특징으로 하는 초고집적 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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