JP2015073095A - ワイヤ−ベース半導体装置を製造する方法 - Google Patents

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Abstract

【課題】デバイスサイズの継続的な減少を容易にする半導体装置構造の提供。
【解決手段】ドープされた半導体材料のワイヤ２２０は、チャネル領域を形成し、その周囲のゲート２９０は、導電材料によって形成される。ワイヤ２２０及びゲート２９０は、ゲート誘電体２８０によって隔てられ、ゲート２９０はゲートコンタクトを形成するために上部に延びる部位２９０ａを有する。ゲートは、ワイヤ２２０の周辺部の周りに完全に広がる。下部コンタクト２５０は、ワイヤ２２０の下端との電気的な接触を提供する。下部コンタクト２５０は、下部コンタクトとの電気的な接触を形成するための上部に延びる部位２５０ａを有する。上部コンタクト３２０は、ワイヤ２２０の上端との電気的な接触を提供する。下部コンタクト２５０及び上部コンタクト３２０は、ソース／ドレインコンタクトとして機能する。
【選択図】図１

Description

本発明は、半導体工程に関するものであり、特に、トランジスタのような半導体装置の形成に関するものである。
集積回路用の演算能力を増加させる継続的な需要のために、集積回路を形成する半導体装置の密度は、継続的に増加している。これらのより高密度なデバイスを製造するために、半導体装置のサイズは、継続的に減少されている。
トランジスタは、このようなデバイスの一例である。しかし、トランジスタがより小さくなると、様々な問題が生じる。例えば、トランジスタのサイズを小さくすることにより、構成されるフィーチャーのサイズが小さくなる。その結果、デバイスの信頼性のある動作を実現するために、トランジスタが晒される電圧は、減少する。トランジスタの閾値電圧も同様に減少する。トランジスタを動作するために使用可能な電圧振幅の大きさも減少し、トランジスタを完全に“オフ”にすることを困難にする。よって、トランジスタの継続的な微細化は、望まれないリーク電流を増加させる一因となっている。
したがって、デバイスサイズの継続的な減少を容易にする半導体装置構造及び製造方法の継続的な需要が存在する。
一態様の例では、半導体装置を製造する方法を提供する。前記方法は、単結晶シリコン基板を提供するステップを備える。スペーサ層によって隔てられる３つの酸化物層を含む層のスタックは、基板に亘って形成される。垂直ナノワイヤホールは、単結晶基板へスタックダウンでエッチングされる。エピタキシャルプロセスを用いてナノワイヤホールを充填することにより、ナノワイヤは、形成される。
別の態様の例では、半導体装置を製造する方法を提供する。前記方法は、シリコン基板を提供するステップを備える。誘電体スタックは、前記基板に形成され、誘電体スタックは、複数の誘電体層を備える。隣接する誘電体層は、隣接する誘電体層とは異なる材料で形成されるスペーサ層によって隔てられる。垂直に延びるホールは、誘電体スタックを通じて形成される。前記ホールは、エピタキシャル堆積を行うことによって充填され、ホールを充填する材料は、ワイヤを形成する。
本発明のこれら及び他の特徴を好ましい実施形態の図面を参照して記載するが、それらは本発明を例示するためであり、本発明を限定するものではない。図面は必ずしも縮尺通りではない。また、同一の数字は、全体を通じて同一の部材を示す。
図１は、垂直なワイヤ−ベーストランジスタの斜視図の例である。 図２Ａは、基板の概略断面図である。 図２Ｂは、誘電体スタックの一部を形成するためにエッチストップ及び誘電体層を形成した後の図２Ａの基板の概略断面図である。 図３は、誘電体層の一部を、異なるドーピングがされた誘電体で置換した後の図２Ｂの基板の概略断面図である。 図４は、誘電体スタックの追加部分を形成するためにスペーサ層及び追加誘電体層を形成した後の図３の基板の概略断面図である。 図５は、誘電体スタックの追加部分を形成するために追加スペーサ層及び追加誘電体層を形成した後の図４の基板の概略断面図である。 図６は、誘電体層の一部を異なるドーピングがされた誘電体で置換し、追加スペーサ層を堆積した後の図５の基板の概略断面図である。 図７Ａは、側面エッチストップを形成した後の図６の基板の概略断面図である。 図７Ｂは、図７Ａの構造の概略的なトップ−ダウンビューである。 図８は、誘電体スタックに開口をエッチングした後の図７Ａ及び７Ｂの構造の概略断面図である。 図９は、垂直に延びるワイヤを形成するために誘電体スタックにおいて開口を形成した後の図８の構造の概略断面図である。 図１０は、誘電体スタックにおいて開口を充填する材料をドーピングした後の図９の構造の概略断面図である。 図１１は、下部コンタクトを規定するための開口を形成した後の図１０の構造の概略断面図である。 図１２は、下部コンタクトを規定するための開口をライニングした後の図１１の構造の概略断面図である。 図１３は、開口の底部においてライナーを除去した後の図１２の構造の概略断面図である。 図１４は、露出された誘電体層の一部を除去した後の図１３の構造の概略断面図である。 図１５は、下部コンタクトを形成するために導電材料で、埋め込み開口空間を充填した後の図１４の構造の概略断面図である。 図１６は、ゲートを規定するための開口を形成した後の図１５の構造の概略断面図である。 図１７は、ライナーで開口を内張りした後の図１６の構造の概略断面図である。 図１８は、ライナーの底部をエッチングした後の図１７の構造の概略断面図である。 図１９は、開口によって露出された誘電体層の一部を除去した後に形成される埋め込み開口空間を示す図１８の構造の概略断面図である。 図２０は、埋め込み開口空間において誘電体ライナーを形成した後の図１９の構造の概略断面図である。 図２１は、ゲートを形成するために導電材料で埋め込み開口空間を充填した後の図２０の構造の概略断面図である。 図２２は、上部コンタクトを規定するための開口を形成した後の図２１の構造の概略断面図である。 図２３は、埋め込み開口空間を形成するために開口によって露出された誘電体層の一部を除去した後の図２２の構造の概略断面図である。 図２４は、上部コンタクトを形成するために導電材料で埋め込み開口空間を充填した後の図２３の構造の概略断面図である。 図２５は、図２４の構造の概略的な断面トップダウンビューである。
トランジスタスケールが、２５ｎｍ以下（例えば、１５ｎｍ以下又は１０ｎｍ以下）の限界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎｓ）を下回ると、次第に短くなるチャネル長を通じて流れる電流は、制御がより困難になり、高い密度は、トランジスタと電気的に接触するためのスペースを減少させてしまう。その結果、トランジスタ電気的な振る舞いは、低下し、製造の信頼性及びトランジスタへのコンタクトの形成が困難になる。
ワイヤの複数の側面を包囲する又はワイヤの複数の側面に延びるゲートを有する垂直なワイヤ−ベーストランジスタは、優れたトランジスタアーキテクチャを提供する。図１は、垂直なワイヤ−ベーストランジスタ１０の概略的な斜視図の一例である。ドープされた半導体材料のワイヤ２２０は、チャネル領域を形成し、その周囲のゲート２９０は、導電材料によって形成される。ワイヤ２２０及びゲート２９０は、ゲート誘電体２８０によって隔てられる。図示されるように、ゲート２９０は、ゲートコンタクトを形成するために上部に延びる部位２９０ａを有する。図示されるように、ゲートは、ワイヤ２２０の周辺部の周りに完全に広がることが好ましい。下部コンタクト２５０は、ワイヤ２２０の下端との電気的な接触を提供する。下部コンタクト２５０は、下部コンタクトとの電気的な接触を形成するための上部に延びる部位２５０ａを有する。上部コンタクト３２０は、ワイヤ２２０の上端との電気的な接触を提供する。下部コンタクト２５０及び上部コンタクト３２０は、ソース／ドレインコンタクトとして機能することが理解されるであろう。本明細書で用いられているように、用語「ワイヤ（ｗｉｒｅ）」は、細長い導電体又はその幅よりも長い長さを有する半導電性構造であることも理解されるであろう。ワイヤの長さに対して垂直な断面で見られるように、断面形状は、任意の形状であってもよい。いくつかの実施形態では、断面形状は円形である。
図１をさらに参照すると、垂直に延びるワイヤは、ゲートが横方向に延びる従来のデバイスで使用可能なものよりも長いチャネルを提供することができる一方で、小さなフットプリントも提供し、これは、従来のデバイスと同じか又は小さい。ワイヤの複数の側面を包囲する又はワイヤの複数の側面に沿って延びるゲートと組み合わせることで、これらの垂直なデバイスは、電流フローの改善された制御を提供することができる。また、垂直に延びるワイヤは、コンタクトを形成するためにワイヤに隣接するより大きな面積を残すことができ、それにより、これらのトランジスタを含む集積回路の他のデバイスとの信頼性のある接続を容易にする。
本明細書で記載される一部の実施形態では、一般的な、垂直に延びる、ワイヤ−ベースのデバイスを形成するための方法を提供する。誘電体層のスタックは、基板に亘って形成されるスペーサ層によって隔てられる。一部の実施形態では、２又はそれ以上、又は３又はそれ以上の誘電体層は、誘電体層を隔てるスペーサ層により、提供される。誘電体層は、各スペーサ層の上部又は下部に配置されてもよい。垂直に延びる開口は、誘電体層に形成され、開口は、垂直に延びるワイヤを形成するために充填される。一部の実施形態では、エピタキシャル堆積によって充填がなされる。ワイヤへの上部及び／又は下部コンタクトは、誘電体層の一部、隣接するワイヤの上部及び／又は下部の一部を、導電性材料で置換することにより形成される。導電性材料では、誘電体スタックの上面に延びる開口を塞ぎ、それにより、その表面での電気的な接触を形成する。３又はそれ以上の誘電体が提供される場合、ワイヤの中間部に隣接する誘電体層も導電性材料で置換されてもよく、これは、誘電体層の上面へ延び、電気的な接触を形成する。この中間コンタクト構造は、誘電体によってワイヤから隔てられ、トランジスタゲートとして機能する。
一部の実施形態では、ワイヤは、ドライブ−イン アニール（ｄｒｉｖｅ−ｉｎ ａｎｎｅａｌ）時に、隣接するドープされた誘電体領域からワイヤへドーパントを打ち込むことによりドープされてもよい。他の一部の実施形態では、ワイヤは、成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）にドープされてもよい。
ワイヤによって形成されるデバイスは、誘電体材料で充填される、横方向分離トレンチを用いて他のデバイスから横方向（水平方向）に分離され、横方向のエッチストップ及び分離壁を形成してもよい。横方向のエッチストップは、デバイスが収容される分離セルを個別に規定する。一部の実施形態では、横方向のエッチストップは、材料の複数の層を含んでもよい。例えば、ライナーは、横方向のエッチストップの外壁を形成し、本明細書で説明される誘電体層のエッチングに用いられるエッチング液に耐性があってもよい。横方向のエッチストップ内部は、別の誘電体で形成されてもよい。
セルに隣接するトランジスタは、Ｐ−ＭＯＳ及びＮ−ＭＯＳ構造を含む相補型金属酸化物半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ‐ｏｘｉｄｅ‐ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ））構造を形成してもよい。一部の実施形態では、Ｐ−ＭＯＳ及びＮ−ＭＯＳ構造のそれぞれのワイヤは、異なる半導体材料で形成されてもよい。
各種のコンタクト及びトランジスタゲートを含む、本明細書に記載される各種の層及び材料は、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ））によって堆積されてもよいことが理解されるであろう。本明細書で説明される各種のＡＬＤに対して、堆積される基板表面は、堆積サイクルで、互いに反応する前駆体に交互に露出されてもよく、堆積サイクルは、反応生成物の層（例えば、単層（ｍｏｎｏｌａｙｅｒ））を形成するために、堆積面で第１の前駆体を吸収し、その後、第２の互いに反応する前駆体による、吸収された前駆体の反応を含む。サイクルは繰り返され、単層は、堆積された材料が所望の厚さに到達するまで互いに堆積される。一部の実施形態では、基板を収容する堆積チャンバへ一時的に分離したパルスで前駆体を流すことによって、交互の露出がなされる。他の一部の実施形態では、チャンバへの前駆体の流れの停止及び開始によって異なる時間で堆積チャンバへ前駆体をパルスすることなく、基板及び／又はリアクタ部材の移動によって、交互の露出がなされる。各堆積サイクルは、第１及び第２の前駆体に加えて、他の反応種を含むことができることが理解されるであろう。他の一部の実施形態では、堆積サイクルで用いられる前駆体は、時間で変化してもよい。
本明細書で説明されるように、一部の実施形態では、ワイヤ−ベースデバイスは、トランジスタのような半導体装置である。上部及び下部コンタクトは、ソース／ドレインコンタクトとして機能することができ、中間導電材料は、誘電体によってワイヤから隔てられることができ、ゲートとして機能することができる。他の一部の実施形態では、誘電体層の一又はそれ以上は、省略されてもよく、又は一又はそれ以上の誘電体層の置換は、省略されてもよい。このような場合、前記方法は、ワイヤの上部及び／又は下部にコンタクトを有する垂直に延びる導電性又は半導電性ワイヤを有する他のデバイスを形成するために適用されてもよい。
上記で述べたように、有利には、前記方法によって形成されるデバイスは、小さな領域以外を塞ぐ一方で、デバイスによって塞がれる領域の大部分をコンタクトの形成に用いることが可能となる。これは、デバイスとコンタクトの形成されやすさ及びデバイスの最終的な信頼性を改善することができる。例えば、一部の実施形態では、トランジスタは、約２５ｎｍ以下、約１５ｎｍ以下又は約１０ｎｍ以下の限界寸法を有するセルを占有してもよい。また、トランジスタが形成される実施形態では、ゲートは、ワイヤの複数の側面に形成されてもよく、又はワイヤの周辺部を完全に取り囲んで形成されてもよい。このような配置は、ワイヤを通じる電流フローの制御を改善することができる。また、本明細書で説明されるように、各コンタクト及びゲートは、誘電体によって隔てられた、異なるレベルで形成されることができる。誘電体は、エッチャントへ露出及びこのような露出によって生じる変更及び損傷から、ゲートを含む他の以前に形成された構造を有利に保護してもよい。
ここで図２Ａを参照すると、基板１００の模式的な断面図が示される。基板１００は、例えば、半導体ウェーハのような（単体、又は半導体ウェーハ上又はその下に形成される材料を含む他の材料とのアセンブリにおける）バルク半導体材料及び（例えば、他の材料とのアセンブリにおける）半導体材料層を含む、半導体材料を含む半導体基板であってもよい。一部の実施形態では、基板は、シリコンウェーハを含む。基板は、アイソレーション構造、ドープ領域及び／又は同一又は他のレベルの電子デバイスのような各種の特徴を含むことが理解されるであろう。
一部の実施形態の第１の段階では、誘電体スタックは、基板１００に形成されてもよい。図２Ｂは、誘電体スタック１２２の一部を形成するためにエッチストップ層１１０及び誘電体層１２０を形成した後の図２Ａの構造の概略的な断面図である。本明細書の文脈では、用語「層（ｌａｙｅｒ）」は、特段の指示がない限り、単一又は複数の両方を包含する。層は、下にある基板の一部又は全部を覆ってもよい。
図２Ｂを続けて参照すると、エッチストップ層１１０は、誘電体層１２０を除去するために後に用いられるエッチング液に耐性のある材料で形成されてもよい。例えば、エッチストップ層１１０は、シリコン窒化物で形成されてもよく、誘電体層１２０は、シリコン酸化物で形成されてもよい。層１１０及び１２０のそれぞれは、例えば、化学気相堆積（ＣＶＤ）プロセス又は原子層堆積（ＡＬＤ）プロセスのような気相前駆体を用いる堆積プロセスによって堆積されてもよい。このようなプロセス、特に、ＡＬＤプロセスは、約２５ｎｍ以下の限界寸法のような微細な電子デバイス向けに望まれる厚さで均一かつコンフォーマルな層を形成する利点を有することができる。
一部の実施では、誘電体層１２０は、例えば、燐、砒素、アンチモン、ボロン、ゲルマニウム又はインジウムでドープされてもよい。一部の実施では、ドーパントは、ボロンのようなｐ型ドーパントである。ドーパントは、例えば、ドーパント種のイオン注入又はガス状ドーパント種の拡散によって誘電体層１２０に組み込まれてもよいことが理解されるであろう。
一部の他の実施形態では、ドーパントは、層が形成された成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）に誘電体層１２０へ組み込まれてもよい。例えば、誘電体層１２０は、基板が、異なる時間で、交互かつ順次２又はそれ以上の前駆体に露出される原子層堆積時にドープされてもよい。交互の前駆体は、層１２０を形成する化合物のための前駆体を含み、ドーパント前駆体も含む。堆積サイクルは、少なくとも一度、基板を各前駆体に実質的に単独で露出することを含む。複数の堆積サイクルは、所望の総厚に到達するまで、堆積された層のビルドアップするように行われる。基板は、また、堆積サイクル時に、酸素、窒素、アルゴン、ヘリウム、水素又はフッ素プラズマのようなプラズマに露出されてもよい。一部の実施形態では、各種のドーパントプロファイルは、いくつかの堆積サイクルのみにおいて基板をドーパントに露出することにより、層１２０内に形成されることができる。例えば、層１２０の上部及び下部サブレイヤーを形成する堆積サイクルは、ドーパント前駆体を除外してもよく、それにより、これらの層をドーパントフリーで形成することができる。これらのドーパントフリーサブレイヤーは、層１２０にドーパントを封入することを目的としており、下部及び覆っている層へ所望のドーパント拡散を低減してもよい。
誘電体層１２０の一部は、相補型金属酸化物半導体（ＣＭＯＳ）構造を形成するために反対の型にドープされた誘電体層によって置き換えられてもよい。図３は、異なるドープがなされた誘電体層で誘電体層の一部を置換した後の図２Ｂの構造の概略的な断面図である。一部の実施形態では、誘電体層１２０の一部は、除去されてもよく、別の誘電体層は、層１２０の除去された部分を置き換えるために堆積され、他の誘電体層は、層１２０とは反対の型でドープされた誘電体層１３０を形成するようにドープされる。層１２０の一部を除去することは、層１２０に亘ってマスクをパターニングすることによって実行され、層１２０のマスク保護部分が維持される一方で、層１２０の露出される部分は、除去される。例えば、層１２０がシリコン酸化物で形成されるフッ化炭素エッチングのような、層１２０を形成する材料のためのエッチング選択は、層１２０の露出された部分を選択的に除去するように実行されてもよい。誘電体層１３０は、層１２０が除去された領域に順次堆積されてもよい。誘電体層１３０は、層１２０に対して反対の型でドープされる。層１２０と同様に、誘電体層１３０は、成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）にドープされてもよく、又は当該層の堆積後にドープされてもよい。層１２０がｐ型のドーパントを含む場合、層１３０は、燐のようなｎ型ドーパントでドープされてもよい。一部の実施形態では、層１２０及び１３０は、異なる材料で形成されてもよい。一部の他の実施形態では、層１２０及び１３０は、同一材料で形成されてもよく、これは、同一のエッチング化学物質を層１２０及び１３０の両方のエッチングのために用いられることを可能にすることにより、エッチングプロセスのような後の処理に利点を提供してもよい。層１３０を形成する材料は、そのように形成される層１３０の後に層１２０に亘って広がってもよいことが理解されるであろう。化学機械研磨（ＣＭＰ）プロセスは、下部構造の形成のために水平面を形成するように行われてもよい。
誘電体スタック１２２の形成は、材料の追加の層の形成を継続する。図４は、スペーサ層１４０及び追加誘電体層１５０を形成した後の図３の構造の概略的な断面図である。スペーサ層１４０は、誘電体層１２０及び１３０の材料とは異なり、かつ誘電体層１２０及び１３０を除去するためのエッチングに耐性がある材料で形成されてもよい。一部の実施形態では、スペーサ層１４０は、誘電体材料で形成され、スペーサ層１４０は、エッチストップ層１１０を形成する材料と同一材料であってもよい。例えば、スペーサ層１４０は、シリコン窒化物で形成されてもよい。一部の実施形態では、誘電体層１５０は、シリコン酸化物で形成されてもよい。層１４０及び１５０の一方又は両方は、例えば、ＣＶＤ又はＡＬＤによって形成されてもよいことが理解されるであろう。また、誘電体スタック１２２の様々な層は、説明の簡素化のために、スペーサ層及び誘電体層と呼ばれてもよいことが理解されるであろう。しかし、スペーサ層及び誘電体層のいずれも誘電体材料で形成されてもよい。
本明細書にさらに説明されるように、誘電体層１５０の厚さは、誘電体スタック１２２形成されるトランジスタにおけるチャネルの長さを決定してもよい。一部の実施形態では、誘電体層１５０の厚さは、約３−３０ｎｍ、約３−１５ｎｍ又は約３−１０ｎｍである。一部の実施形態では、誘電体層１５０は、ＡＬＤによって堆積され、ＡＬＤは、膜厚の特別に優れた制御を提供することができ、よって、この厚さによって定義されるチャネル長を制御することができる。
追加の層は、誘電体スタック１２２に順次追加されてもよい。図５は、誘電体スタック１２２の追加部分を形成するために追加スペーサ層１６０及び追加誘電体層１７０を形成した後の図４の構造の概略的な断面図である。スペーサ層１６０及び誘電体層１７０は、それぞれ、本明細書で説明される層１４０及び１５０と同様に形成されてもよい。一部の実施形態では、スペーサ層１６０及び１４０は、同一材料で形成されてもよい、及び／又は誘電体層１５０及び１７０は、同一材料で形成されてもよい。
一部の実施形態では、誘電体層１７０は、ドープされてもよい。例えば、誘電体層１７０は、誘電体層１２０と同様にドープされてもよく、例えば、ボロンのようなｐ型のドーパントを含んでもよい。層１２０と同様に、ドーピングは、イオン注入、ガス状ドーパント種の拡散のような各種のプロセス、及び／又は誘電体層１７０が堆積されるときのドーパントの取り込みによってなされてもよい。
誘電体スタック１２２は、追加層を順次増加させてもよい。図６は、誘電体層の一部を異なるドープがなされた誘電体層１８０で置換し、追加スペーサ層１９０を順次堆積した後の図５の構造の概略的な断面図である。ドープされた誘電体層１８０は、ドープされた誘電体層１３０と同様に形成されてもよい。例えば、層１７０の一部は、除去され、その後、ドープされた誘電体層１８０で置換されてもよく、これは、成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）にドープされる、又はドープされない層１８０の堆積後にドープされてもよい。層１７０及び１８０は、また、後の処理のために平滑な水平面を形成するためにＣＭＰプロセスにさらされてもよい。誘電体層１７０がｐ型でドープされる一部の実施形態では、誘電体層１８０は、ｎ型ドーパントでドープされてもよい。
続いて図６を参照すると、追加スペーサ層１９０は、ドープされた誘電体層１７０及び１８０に亘って形成されてもよい。一部の実施形態では、スペーサ層１９０は、層１７０及び１８０をエッチングするために後に用いられるエッチング化学物質に耐性のある材料で形成される。例えば、スペーサ層１９０は、スペーサ層１６０及び１４０及び／又はエッチストップ層１１０を形成するために用いられる同一の材料で形成されてもよい。誘電体層１７０及び１８０がシリコン酸化物で形成される一部の実施形態では、スペーサ層１９０は、シリコン窒化物で形成されてもよい。
よって、続いて図６を参照すると、誘電体スタック１２２は、複数の誘電体層１２０、１３０、１５０、１７０及び１８０で形成され、かつこれらの誘電体層を隔てる複数のスペーサ層１４０、１６０及び１９０で形成されてもよい。本明細書で述べられるように、一部の実施形態では、スペーサ層１４０、１６０及び１９０は、誘電体層１２０、１３０、１５０、１７０及び１８０の一部を除去するために後に用いられるであろうエッチングに耐性のある材料で形成されてもよい。よって、スペーサ層１４０、１６０、１９０及びエッチング層１１０は、エッチストップとして機能してもよい。スペーサ層１４０、１６０、１９０及びエッチング層１１０を形成する材料は、また、誘電体材料で形成されてもよく、かつ後の形成される導電部品間に電気的な絶縁を提供するために機能してもよい。一部の実施形態では、図示されるように、層１２０及び１３０と、層１７０と１８０とは、同一の垂直レベルで堆積され、かつ反対の型でドープされてもよい。
次に、一部の実施形態の第２の段階では、横方向エッチストップ（ｌａｔｅｒａｌ ｅｔｃｈ ｓｔｏｐｓ）は、誘電体スタック１２２を個別の領域に分割するように形成され、これらの個別の領域における電子デバイスの製造を容易にする。図７Ａは、横方向エッチストップ２００を形成した後の図６の構造の概略的な断面図である。横方向エッチストップ２００は、誘電体スタック１２２の上面の保護マスク露出部分で、誘電体スタック１２２に亘る保護マスク（図示せず）を堆積及びパターニングすることによって形成されてもよい。トレンチは、指向性エッチング（例えば、異方性エッチング）によってこれらの部分にエッチングされてもよい。トレンチは、誘電体層１２０、１３０、１５０、１７０及び１８０の一部を除去するために後に用いられるエッチングに耐性のある材料で順次充填されてもよい。一部の実施形態では、エッチストップ２００は、層１１０、１４０、１６０又は１９０を含む他のエッチストップ層と同様の材料で形成されてもよい。例えば、エッチストップ２００は、シリコン窒化物で形成されてもよい。
エッチストップ２００が、簡素化のために、ハッチング無しで図示されているが、エッチストップ２００は、単一の均一な材料を含んでもよく、又は２又はそれ以上の異なる材料を含んでもよい。例えば、エッチストップ２００は、エッチストップ層として機能するライナー及びエッチストップ２００の堆積の残りの部分を充填する別の材料を含む、材料の一又はそれ以上の層を含んでもよい。有利には、ライナーは、所望のエッチストップ特性を有するように選択されてもよく、フィラーは、エッチストップの堆積を完全に充填する及び／又は高い堆積レートを提供するように選択されてもよい。一部の実施形態では、ライナーは、シリコン窒化物で形成されてもよく、フィラーは、シリコン酸化物で形成されてもよい。ライナーは、ＣＶＤ又はＡＬＤによって堆積されてもよい。有利には、ＡＬＤは、非常に優れた、高いコンフォーマリティ及び均一性を提供することができる。フィラーもまた、ＣＶＤ又はＡＬＤによって堆積されてもよい。有利には、ＣＶＤは、プロセススループットを増大させるためのに高い堆積レートを提供してもよい。横方向エッチストップ２００が充填された後、誘電体スタック１２２に亘って広がる残りの材料は、例えば、ＣＭＰプロセスによって除去されてもよい。
横方向エッチストップ２００は、個々のセルを線引きする側壁を構築してもよく、個々のセルのそれぞれは、電子デバイスを含むであろう。図７Ｂは、図７Ａの概略的なトップダウンビューである。図示されるように、図７Ａの横方向エッチストップ２００は、セル７０２のそれぞれの周りの連続的な境界を形成してもよい。形状は、セル７０２の閉じたパッキングを提供するように選択されてもよい。一部の実施形態では、図示されるように、横方向エッチストップは、セル７０２に対して矩形又は正方形状を規定してもよい。一部の他の実施形態では、セルは、六角形状を有してもよい。他の任意の形状も必要に応じて規定されてもよいことが理解されるであろう。
一部の実施形態の第３の段階では、ワイヤは、誘電体スタック１２２において形成される。図８は、誘電体スタック１２２におけるワイヤを実現するために開口２１０をエッチングした後の図７Ａ及び７Ｂの構造の概略的な断面図である。開口２１０は、誘電体スタック１２２のマスクを露出するいくつかの領域で、誘電体スタック１２２に亘ってマスク（図示せず）を堆積及びパターニングすることによって形成されてもよい。誘電体スタック１２２の露出された領域は、開口２１０を規定するために指向性エッチングを用いてエッチングされ、開口２１０は、基板１００へ延びてもよい。
開口２１０は、その後、ワイヤ２２０を形成するために充填される。図９は、誘電体スタック１２２の開口２１０を充填された後の図８の構造の概略的な断面図である。一部の実施形態では、開口は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＩＩＩ−Ｖ族材料（つまり、周期律表のＩＩＩ族及びＶ族からの元素を含む材料）、及び／又はそれらの混合物のような半導体材料で充填される。半導体材料は、材料が開口２１０に優先的にに堆積されるエピタキシャル堆積によって開口２１０へ堆積されてもよい。有利には、開口２１０の狭い幅及び相対的に大きい深さ、及び開口２１０の側壁を形成する誘電体は、アスペクト比トラッピングの現象を利用することによって、良質なエピタキシャル構造を製造することができる。一部の実施形態では、ワイヤ２２０は、いわゆるナノワイヤであってもよく、数十ナノメートル以下のオーダーの幅を有する。例えば、ワイヤ２２０は、約３０−３００ｎｍ又は約５０−２００ｎｍの長さ（又は高さ）、及び約３−２０ｎｍ、３−１５ｎｍ又は３−１０ｎｍの幅を有してもよい。
続いて図９を参照すると、開口２１０（図８）のそれぞれは、同一材料で充填され、それにより、同一材料のワイヤ２２０を形成する。一部の他の実施形態では、異なるワイヤ２２０は、異なる材料を含んでもよい。例えば、第１のドーパント型を有する層１３０及び１８０を通過するような開口２１０のいくつかは、一時的な、犠牲材料で充填されてもよく、一方で、第２のドーパント型の層１３０及び１８０を通過するような他の開口２１０は、第１の半導体材料で充填される。したがって、犠牲材料は除去され、新たに露出される開口２１０は、第２の半導体材料で充填される。有利には、異なる材料で異なる開口２１０を充填する能力は、材料が使用される状況との良好な互換性を有する材料の選択を可能にすることができる。例えば、ワイヤ２２０のいくつかは、シリコンで形成されてもよいが、一方でワイヤ２２０の他の部分は、ゲルマニウム又はＩＩＩ−Ｖ族材料で形成される。一部の実施形態では、Ｇｅは、Ｐ−ＭＯＳ構造のワイヤのために使用されることができ、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ＜１）は、Ｎ−ＭＯＳ構造のワイヤを形成するために使用されることができる。
一部の他の実施形態では、個々のワイヤ２２０は、ワイヤ２２０内の異なるレベルにおいて配置される異なる材料により、異なる材料の組み合わせで形成されてもよい。例えば、シリコンは、ワイヤ２２０の上部、中間又は下部の１つ又は２つを形成してもよく、一方で、ゲルマニウム又はＩＩＩ−Ｖ族材料は、ワイヤ２２０の他の部分の一又はそれ以上を形成してもよい。このような実施形態では、各種の材料は、開口２１０に順次堆積されてもよい。一部の実施形態では、異なる材料は、ワイヤの歪を生じ、それにより、電荷キャリア移動度を増加させる。ワイヤ２２０が、異なる状況（例えば、それらが後に異なってドープされる）で配置されてもよいため、異なるワイヤ２２０は、それらが使用されるであろう状況と互換するために選択される材料の異なるシーケンスを含んでもよい。
ワイヤ２２０は、その後、ドープされてもよい。図１０は、誘電体スタック１２２のワイヤ２２０をドープした後の図９の構造の概略的な断面図である。一部の実施形態では、ワイヤ２２０は、誘電体スタック１２２がアニールされるドライブ−イン アニール（ｄｒｉｖｅ−ｉｎ ａｎｎｅａｌ）によってドープされてもよく、誘電体層１２０、１７０及び１３０、１８０のドーパントを、これらの層と接触するワイヤ２２０に打ち込む又は拡散させる。図示されるように、ドープの後、図示された構造の左側のワイヤ２２０は、ドープ領域２２０ａ及び２２０ｂを含む。一部の実施形態では、ドライブ−イン アニール（ｄｒｉｖｅ−ｉｎ ａｎｎｅａｌ）は、ドーパントが、左ワイヤ２２０の中間部２２０ｃへ適切に拡散される前に、停止される。同様に、右ワイヤ２２０は、ドープされた部分２２０ａ’及び２２０ｂ’、及び実質的にドープされない中間部２２０ｃ’を含む。一部の実施形態では、実質的にドープされない中間部２２０ｃ及び２２０ｃ’は、チャネル領域として機能してもよく、かつ約３０ｎｍ以下、約２０ｎｍ以下又は約５−１５ｎｍ以下の高さを有してもよい。
一部の実施形態の第４の段階では、ワイヤ２２０とインタラクトするコンタクト及び導電構造は、形成される。図１１は、下部コンタクトを規定するための開口２３０を形成した後の図１０の構造の概略的な断面図である。開口２３０は、誘電体スタック１２２に亘ってマスク（図示せず）を堆積及びパターニングすることによって形成されてもよい。誘電体スタック１２２は、マスクの開口を通じて指向性エッチングでエッチングされ、それにより、開口２３０を形成する。指向性エッチングは、一又はそれ以上のエッチング化学物質を使用し、当該層で又は当該層においてストップすることにより層を露出する用に構成されることが理解されるであろう。
開口２３０の壁は、その後、ライナーでリンクされる。図１２は、ライナー２３２で開口２３０を内張りした後の図１１の構造の概略的な断面図である。開口２３０は、誘電体層１２０及び１３０へアクセス可能なように機能し、それにより、これらの層をエッチャントへ露出させ、除去させることを可能にする。ライナー２３２は、開口２３０の側面で層を保護するように堆積される。また、ライナー２３２は、後に形成される導電構造間の横方向の電気的な絶縁を提供するために機能してもよく、このような絶縁を提供するために十分な厚さであることが好ましい。一部の実施形態では、ライナー２３２は、ＡＬＤによって形成され、ＡＬＤは、形成される高いコンフォーマリティ、均一性、及びステップカバレッジを可能にする。一部の実施形態では、ライナー２３２を形成する材料は、層１１０及び１４０を形成する材料と同一である。例えば、ライナー２３２は、シリコン窒化物で形成されてもよい。
ライナー２３２は、また、開口２３０の底部に内張りされ、層１２０及び１３０へのアクセスをブロックすることが理解されるであろう。開口２３０の底部におけるライナー２３２の一部は、後のエッチングのために層１２０及び１３０へのアクセスを提供するために除去されてもよい。図１３は、開口２３０の底部におけるライナー２３２を除去した後の図１２の構造の概略的な断面図である。この除去は、ライナー２３２を指向性エッチングにさらすことによって行われてもよく、指向性エッチングは、開口２３０の側面におけるライナー２３２の一部に対する開口２３０の底部におけるライナー２３２の一部を好ましく除去する。よって、誘電体層１２０及び１３０は、開口２３０の底部において露出されてもよい。
露出された誘電体層１２０及び１３０は、続いて、例えば、これらの層を形成する材料のためのウェットエッチング選択を用いて選択的に除去されてもよい。図１４は、誘電体スタック１２２の上面下に延びる開口空間（ｏｐｅｎ ｖｏｌｕｍｅｓ）２４０を残すために、露出された誘電体層１２０及び１３０を除去した後の図１３の構造の概略的な断面図である。これらの開いた空間２４０は、また、埋め込み開口空間（ｂｕｒｉｅｄ ｏｐｅｎ ｖｏｌｕｍｅｓ）ともよばれる。ワイヤ２２０の底部２２０ａ及び２２０ａ’は、埋め込み開口空間２４０において露出される。横方向エッチストップ２００、エッチストップ１１０及びスペーサ層１４０は、誘電体層１２０及び１３０を除去するために使用されるエッチャントを閉じ込めてもよいことが理解されるであろう。よって、埋め込み開口空間２４０は、各セル７０２内及び各セルの特定のレベル内に閉じ込められてもよい。図１４及び以下の図の多くは、図示の簡素化のために、２つのセル７０２に注目することが理解されるであろう。しかし、本明細書で開示されるプロセスは、このようなセル７０２のアレイのそれぞれに適用されてもよい。例えば、図１３及び１４に示されるセル７０２の左及び／又は右側に、別のセルが存在する場合、別の開口２３０は、それらのセルに形成されてもよいことが理解される。
コンタクトは、続いて、下部２２０ａ及び２２０ａ’になされてもよい。図１５は、下部コンタクト２５０を形成するために導電性材料で埋め込み開口空間２４０を充填した後の図１４の構造の概略的な断面図である。下部コンタクト２５０は、ワイヤ２２０ａの下部２２０ａ及び２２０ａ’と接触し、かつ、構造の上面へ延びており、他の回路との電気的な接触がなされる。下部コンタクト２５０は、制限されず、ＲｕＯ２、ＩｒＯ２、Ｗ、Ｉｒ、Ｐｔ、ＳｒＲｕＯ３、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕ、Ｒｅ、Ｏｓ又はＡｕ又はそれらの混合物、又はＮｂＮ、ＺｒＮ、ＨｆＮ、ＭｏＮｘ、ＷＮｘ、ＶＮ、又はＴａＮ又はそれらの混合物のような貴金属、貴金属の酸化物又は窒化物で形成されてもよい。好ましくは、下部コンタクトは、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｎｉ又はそれらの混合物のような遷移金属、又はＴｉＮ、ＴａＮ、ＮｂＮ及びＷＮ又はそれらの混合物のような遷移金属窒化物で形成される。一部の実施形態では、下部コンタクト２５０は、ＡＬＤによって形成されてもよい。ＡＬＤは、堆積サイクルごとのほぼ自己限定層（ｓｅｌｆ−ｌｉｍｉｔｅｄ ｌａｙｅｒ）（例えば、単一層）での前駆体を堆積することができることが理解されるであろう。複数の堆積サイクルは、空間２４０を完全に充填するように実行されてもよい。このような、単一層ごとの（ｍｏｎｏｌａｙｅｒ−ｂｙ−ｍｏｎｏｌａｙｅｒ）成長は、堆積レートが局所的な前駆体濃度に密接に関連する他の堆積プロセスで生じたとき、開口２４０のネックでの堆積をピンチオフせずに、下部コンタクト２５０を形成する材料が、埋め込み空間２４０を完全に充填することを可能にする。
トランジスタが製造される実施形態では、ゲートは、続いて形成されてもよい。図１６は、ゲートを規定するための開口２６０を形成した後の図１５の構造の概略的な断面図である。エッチマスク（図示せず）は、誘電体スタック１２２に亘って形成され、誘電体スタック１２２は、開口２６０を形成するために指向性エッチングを用いてエッチマスクを通じてエッチングされる。指向性エッチングは、誘電体層１５０上又は誘電体層１５０内で停止し、それにより、露出された層１５０の一部を残す。
ライナーは、層１５０の一部を除去するために用いられる、後のエッチングからこれらの壁を保護するために、開口２６０の壁に堆積される。図１７は、ライナー２６２で開口２６０をライニングした後の図１６の構造の概略的な断面図である。一部の実施形態では、ライナー２６２は、ＡＬＤによって形成される。ライナー２６２を形成する材料は、層１１０、１４０及びライナー２３２（図１２）を形成する材料と同一であってもよい。例えば、ライナー２６２は、シリコン窒化物で形成されてもよい。
ライナー２６２の底部が、開口２６０の底部を覆うため、ライナー２６２の底部は、エッチャントが、下にある誘電体層１５０にアクセス可能となるように除去されてもよい。図１８は、ライナー２６２の底部をエッチングした後の図１７の構造の概略的な断面図である。エッチングは、指向性エッチングであってもよく、これは、ライナー２６２の底部を選択的に除去する一方で、開口２６０の側壁のライナー２６２を残す。よって、誘電体層１５０は、開口２６０の底部に露出されたまま残る。
図１９は、開口２６０によって露出された誘電体層１５０の一部を除去した後に形成される埋め込み開口空間２７０を示す図１８の構造の概略的な断面図である。誘電体層１５０は、当該層を形成する材料のためのウェットエッチング選択により選択的に除去されてもよい。得られた埋め込み空間２７０は、露出されるワイヤ２２０の中間部２２０ｃ及び２２０ｃ’を残す。
中間部２２０ｃ及び２２０ｃ’は、チャネル領域として機能し、ゲート誘電体によりゲートから隔てられることが理解されるであろう。有利には、このゲート誘電体は、誘電体内に埋め込み空間２７０の壁を単に内張りすることにより、形成されてもよい。図２０は、埋め込み開口空間２７０の誘電体ライナー２８０を形成した後の図１９の構造の概略的な断面図である。一部の実施形態では、誘電体ライナー２８０は、ＡＬＤによって形成されてもよく、ＡＬＤは、中間部２２０ｃ及び２２０ｃ’の側面の信頼性のあるカバレッジを提供する一方で、良好な厚さ制御を維持することができる。
誘電体ライナー２８０は、好ましくは、（シリコン酸化物よりも高い誘電率を有する）ｈｉｇｈ−ｋ誘電体材料で形成される。ｈｉｇｈ−ｋ誘電体材料の例は、ハフニウム酸化物のような、ハフニウム（Ｈｆ）を含む化合物を含む。ｈｉｇｈ−ｋ誘電体材料の他の例は、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）又はチタニウム（Ｔｉ）の酸化物を含む。一部の実施形態では、誘電体ライナー２８０のＡＬＤ堆積は、金属及び酸素前駆体それぞれへの埋め込み開口空間２７０の交互かつ連続的な露出を含む。一部の実施形態では、ハロゲン化金属が金属前駆体として用いられ、例えば、化学式ＭＸｎを有する化合物では、Ｍが金属であり、Ｘが、フッ化物、塩化物、臭化物又はヨウ化物のようなハロゲン化物であり、ｎがＭの価数に等しく、例えば、ＭがＴｉである場合、ＴｉＣｌ４、ＴｉＢｒ４及びＴｉＩ４である。一部の実施形態では、金属ハロゲン化前駆体は、ＡｌＣｌ３、ＨｆＣｌ４、ＨｆＩ４、ＳｉＣｌ４、ＳｉＢｒ４、ＳｉＩ４、ＳｉＦ４、ＺｒＣｌ４及びＺｒＩ４を含む。金属前駆体は、埋め込み開口空間２７０の壁にほぼ単一の分子層ではなく形成されるように提供されてもよい。金属の層は、その後、特に制限されないが、酸素、プラズマ励起酸素、原子状酸素、オゾン、水、酸素／水素、水素／二酸化炭素、一酸化窒素（ＮＯ）、二酸化窒素（ＮＯ２）、亜酸化窒素（Ｎ２Ｏ）、過酸化水素（Ｈ２Ｏ２）等を含む酸素前駆体と反応される。金属及び酸素前駆体への交互の露出は、誘電体ライナー２８０が所望の厚さに到達するまで継続することができる。
一部の実施形態では、誘電体材料は、例えば、ジルコニウムを含むハフニウム酸化物のような、上記で述べた材料の組み合わせを含んでもよい。一部の実施形態では、ｈｉｇｈ−ｋ誘電体は、これらの酸化物の２又はそれ以上の構成層によって形成されるナノラミネートである（例えば、ナノラミネートは、ハフニウム酸化物及びシリコン酸化物の層を含んでもよい）。例えば、これらの酸化物は、金属及び酸素前駆体へ交互に露出するＡＬＤによって形成されてもよい。ナノラミネートは、異なる堆積サイクルで使用される金属前駆体を変更することにより形成されてもよい。
一部の実施形態では、ｈｉｇｈ−ｋ誘電体は、ＧｅＯ２、ＧｅＡｌＯｘ、Ａｌ２Ｏ３、ＡｌＳｉＯｘ及びＴａＳｉＯｘ又はそれらの任意の組み合わせを含むことができる。
導電性材料は、ゲートを形成するために開口空間２７０へ堆積されてもよい。図２１は、ゲート２９０を形成するために導電性材料で埋め込み開口空間２７０を充填した後の図２０の構造の概略的な断面図である。各ゲート２９０は、ワイヤ２２０の１つの周辺部の周りに完全に広がることが好ましい。一部の他の実施形態では、ゲート２９０は、ワイヤ２９０の周囲に部分的に広がってもよい。導電性材料は、構造の上面に広がっており、他の回路との電気的な接触を可能にする。一部の実施形態では、導電性材料は、金属である。金属の例は、制限されず、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ、Ａｇ、Ｃｒ、Ｖ、Ｍｎ、Ｚｎ、Ｓｎ、Ｐｂ、Ｂｉ、Ｉｎ、及びＣｄを含む。一部の実施形態では、導電性材料は、Ｔｉ、Ｔａ、Ｗ、ＴｉＣ、ＴａＣ、ＷＣ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＣ又はＴａＡｌＣ又はそれらの混合物である。
導電性材料は、ＡＬＤ、電気化学堆積（例えば、電気めっき）、無電解めっき、シードなしめっき、ＣＶＤ、超臨界流体からの反応性堆積（例えば、溶媒として超臨界二酸化炭素ＣＯ２を用いる化学流体堆積（ｃｈｅｍｉｃａｌ ｆｌｕｉｄ ｄｅｐｏｓｉｔｉｏｎ（ＣＦＤ）））、又はそれらの組み合わせによって堆積されてもよい。例えば、一部の実施形態では、シード層は、ＡＬＤによって堆積され、残りの層は、電気化学堆積によって堆積されてもよい。
一部の実施形態では、ゲート２９０の少なくとも一部は、金属酸化物を形成することによって堆積され、その後、金属層を残すために金属酸化物を還元する。金属酸化物は、例えば、ＣＶＤ又はＡＬＤによって形成されてもよい。一部の実施形態では、金属酸化物は、ＡＬＤによって形成され、埋め込み開口空間２７０は、金属及び酸素前駆体へ交互に露出され、それにより、金属酸化物を形成する。酸化物は、金属を形成するために還元される。
一部の他の実施形態では、金属ゲートは、複数の金属を含む混合酸化物を堆積するために、ＡＬＤ時に２つの異なる前駆体を用いて形成されてもよい。混合酸化物は、その後、混合金属を形成するために還元される。例えば、それぞれ完全に混合された酸化ＡＬＤサイクルは、第１の金属を含む第１の材料を単層になるまで形成する第１の堆積サブサイクルと、第２の金属を含む第２の材料を単層になるまで形成する第２の堆積サブサイクルと、を含んでもよい。第１及び第２の堆積サブサイクルは、完全なＡＬＤサイクルを構築する。各完全なＡＬＤサイクルの第１の堆積サブサイクル及び第２の堆積サブサイクルの数は、所望の堆積を実現するために変更されてもよい。一部の実施形態では、形成された混合酸化物は、第２の金属よりも第１の金属を多く含む。一部の実施形態では、混合金属酸化物の金属の少なくとも８０％、少なくとも９０％、少なくとも９５％、少なくとも９７％、少なくとも９８％又は少なくとも９９．５％は、第１の金属である。一部の実施形態では、混合金属酸化物の金属の約３０−８０％又は約４０−６０％は、第２の金属である。一部の実施形態では、第１の金属は、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ、Ａｇ、Ｃｒ、Ｖ、Ｍｎ、Ｚｎ、Ｓｎ、Ｐｂ、Ｂｉ、Ｉｎ及びＣｄからなる群から選択され、第２の金属は、Ｐｔ、Ｎｉ、Ｐｄ、Ｒｈ、Ｒｕ及びＣｏからなる群から選択される。有利には、混合酸化物の形成は、酸化物が、一つの金属のみを含む酸化物よりも低い温度で酸化されることが可能となる。
堆積に続いて、金属酸化物は、還元されてもよい。一部の実施形態では、還元剤は、水素雰囲気で導入されることができる。一部の実施形態では、金属酸化物は、水素含有雰囲気で少なくとも部分的に還元され、これは、Ｈ２、ＮＨ３、Ｎ２Ｈ４、水素含有プラズマ、水素ラジカル、水素原子又はそれらの混合物を含むことができる。一部の実施形態では、混合金属酸化物は、一又はそれ以上の反応性有機化合物と接触してもよく、反応性有機化合物は、アルコール（−ＯＨ）、アルデヒド（−ＣＨＯ）及びカルボン酸（−ＣＯＯＨ）の群から選択された少なくとも１つの官能基を含む。一部の実施形態では、基板は、水素環境で還元され、有機還元剤と接触する。
一部の実施形態では、金属酸化物は、金属層を形成するために還元され、これは、その後、埋め込み開口空間２７０への追加の金属の電気化学堆積のためのシード層として用いられる。
一部の他の実施形態では、ＣＦＤは、埋め込み空間の金属を堆積するために行われる。超臨界流体（ｓｕｐｅｒｃｒｉｔｉｃａｌ ｆｌｕｉｄ （ＳＣＦ））は、その臨界温度及び臨界圧力を超える物質であることが理解されるであろう。例えば、ＣＯ２は、温度が約＋３０℃を超え、かつ圧力が約７３．７５ｂａｒを超えるとき、超臨界流体となる。質量移動は、超臨界流体により迅速になる。動粘度は、通常の液体よりもほぼ１つの次数の大きさで小さくなり、超臨界流体の表面張力は、無視できる。超臨界流体の拡散係数は、通常の液体よりもほぼ１つの次数の大きさで大きくなる。有利には、輸送特性は、ガス状のものと類似する一方で、密度は、液体の密度に近い。ＳＣＦｓは、非常に狭い開口を浸透し、様々な化合物に溶解する。銅を含む金属は、溶媒に加えられるキレート化合物を用いて、超臨界ＣＯ２に溶解することができる（典型的な条件は、約＋６０℃、約１５０ｂａｒ）。超臨界流体は、その後、除去され、金属を残す。有機金属銅化合物は、また、超臨界ＣＯ２に溶解することができる。ＰＣＴ公報ＷＯ０３／０５３８９５、Ａ． Ｃａｂａｎａｓ ｅｔ ａｌ． ｉｎ Ｊ． Ｃｈｅｍｉｓｔｒｙ ｏｆ Ｍａｔｅｒｉａｌｓ、 ｖｏｌ． １５（１５） （２００３）、 ｐｐ． ２９１０‐２９１６、Ｅ． Ｋｏｎｄｏｈ ｅｔ ａｌ． ｉｎ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ、 ｖｏｌ． ６４（１‐４） （２００２） ｐｐ． ４９５‐４９９、及びＪ． Ｍ． Ｂｌａｃｋｂｕｒｎ ｅｔ ａｌ． ｉｎ Ｓｃｉｅｎｃｅ、 ｖｏｌ． ２９４（５５４０） （２００１） ｐｐ． １４１‐１４５は、超臨界ＣＯ２からの銅の堆積の例として挙げられる。
堆積された導電性材料は、金属以外の導体であることが理解されるであろう。一部の実施形態では、導電性材料は、導電性ポリマーでありうる。例示的な導電性ポリマーは、ヨウ素をドープしたポリアセチレン、ポリアニリン、ポリピロール又はポリチオフェンを含むが、これに限定されない。ポリマーは、熱硬化性ポリマーの場合にトレンチ及びビアに射出成形されることができる。別の実施形態では、モノマーは、トレンチ及びビアを充填する電気伝導ポリマーを形成するために、ｉｎ ｓｉｔｕで重合及びドープされる。例えば、一実施形態では、開口の表面は、Ｔｉ（ＯＣ４Ｈ９）４／Ａｌ（Ｃ２Ｈ５）３のようなチーグラー・ナッタ触媒の分子層又は重合プロセスを促進する他の化合物でコートされる。ヨウ素を放出するヨウ素又はヨウ素化合物への基板の露出は、反応チャンバへのアセチレンガスの導入前、又は反応アセチレンガスの導入時のインターバルのいずれかで行われる。その後、開口は、（モノマーとして）アセチレンガスへ露出され、開口は、ヨウ素でドープされたポリアセチレンで充填される。ポリアセチレンの液相合成は、例えば、Ｈ． Ｓｈｉｒａｋａｗａ ｅｔ ａｌ． ｉｎ Ｊ．Ｃ．Ｓ． Ｃｈｅｍ． Ｃｏｍｍ． （１９７７）、 ｐｐ． ５７８‐５８０及びＢ． Ｌｅｓｉａｋ ｅｔ ａｌ． ｉｎ Ｐｏｌｉｓｈ Ｊ． Ｃｈｅｍ．、 ７４ （２０００） ｐｐ． ８４７‐８６５によって説明されている。これらの文献で説明されている触媒は、ビア及びトレンチの表面でのガス状モノマーからドープされた導電性ポリマーの合成に適用される。
一部の他の実施形態では、導電性材料は、カーボンナノチューブでありうる。例えば、相対的に短いカーボンナノチューブビットは、例えば、超臨界ＣＯ２のような流体に懸濁され、埋め込み空間に導入される。その後、流体は、反応チャンバの圧力を低くすることにより気化され、カーボンナノチューブビットは、ファンデルワールス相互作用により互いに接着する。その後、電流は、カーボンナノチューブを通じて流れることが可能になる。カーボンナノチューブ導体の電気伝導性は、非常に高い電流密度に耐えうる連続的なカーボンナノチューブワイヤーが形成されるという理由で、電流の処理時に改善する。電流によるカーボンナノチューブ同士の「溶接」は、Ｋ． Ｊｉａｎｇ ｅｔ ａｌ． ｉｎ Ｎａｔｕｒｅ、 ４１９ （２００２） ｐ． ８０１により提案されており、これは、本明細書に参照によって援用される。
他の実施形態では、導体２５０は、ナノ金属パウダーから製造されることができる。好適なナノ金属パウダーは、Ａｒｇｏｎｉｄｅ Ｃｏｒｐｏｒａｔｉｏｎ、 ２９１ Ｐｏｗｅｒ Ｃｏｕｒｔ、 Ｓａｎｆｏｒｄ、 Ｆｌａ．、 ＵＳＡによって販売されている。好ましくは、一実施形態では、ナノ金属パウダーは、超臨界ＣＯ２のような不活性液体のスラリーとして懸濁され、その後、埋め込み空間へ導入される。液体は、反応チャンバの圧力をゆっくりと下げることにより構造から除去される。その後、基板は、焼結プロセスを開始するために約２００−３００℃に加熱される。ナノ金属粒子は、共に融合し、埋め込み空間を通じて広がる連続的な導体を形成する。粒子の大きさ分布が、フラクタル状、例えば、３つの異なる大きさレベルであるナノ金属パウダーの混合物を選択することが有益である。このような混合物の使用は、埋め込み空間への金属粒子の非常に密なパッキングを可能にする。これは、最小の粒子（例えば、直径約１−３ｎｍ）は、中間サイズの粒子（例えば、直径約５−８ｎｍ）の間の穴を充填することができ、かつ中間サイズの粒子は、大きなサイズの粒子（例えば、直径約１０−２０ｎｍ）の間の穴を充填することができるためである。この場合、焼結プロセスの前の粒子間の空のスペースはわずかしかないため、焼結プロセスは、導体の堆積を実質的に減少させない。
一部の実施形態では、導電性材料は、また、ポーラロンスレッド（ｐｏｌａｒｏｎ ｔｈｒｅａｄｓ）を含む超伝導体から製造されることもできる。Ｌ． Ｇｒｉｇｏｒｏｖらは、米国特許第５，７７７，２９２号で教示しており、その開示は、参照によって本明細書に援用され、ポーラロンを有する導体の形成は、材料を通じて伝導スレッド（ｃｏｎｄｕｃｔｉｎｇ ｔｈｒｅａｄｓ）を形成する。より詳細なポーラロン導体は、ウェブページ ｈｔｔｐ：／／ｗｗｗ．ｕｌｔｒａｃｏｎｄｕｃｔｏｒｓ．ｃｏｍに示されている。材料における付随する局所的な歪を有する電子は、ポーラロンと呼ばれる。頻繁に、ポーラロンは、材料の不純物によって捕捉される。ポーラロンは、それ自体の周囲にポテンシャル井戸を生成する。ポーラロンの電子は、ポーラロンが連鎖している場合、電気のキャリアとして移動及び機能することができる。有利には、超伝導体の抵抗は、室温を超える場合でさえ、銅と超伝導体との抵抗の間にある。また、極小ＲＣリレーが得られ、コンタクト抵抗は、無視できる。
ここで、図２２を参照すると、ワイヤ２２０のための上部コンタクトは、続いて形成される。図２２は、上部コンタクトを規定するための開口３００を形成した後の図２１の構造の概略的な断面図である。エッチマスク（図示せず）は、誘電体スタック１２２に亘って形成され、スペーサ層１９０は、開口３００を形成するために指向性エッチングを用いて、エッチマスクを通じてエッチングされる。スペーサ層１９０が十分に薄い一部の他の実施形態では、ウェットエッチングが用いられてもよい。エッチングは、誘電体層１７０及び１８０上又は誘電体層１７０及び１８０内で停止し、それにより、露出されたこれらの層を残す。
誘電体層１７０及び１８０の一部は、続いて除去される。図２３は、開口３００によって露出される誘電体層１７０及び１８０の一部を除去した後の図２２の構造の概略的な断面図である。誘電体層１７０及び１８０は、これらの層を形成する材料のためのウェットエッチング選択により選択的に除去されてもよい。得られる埋め込み空間３１０は、露出されるワイヤー２２０の上部２２０ｂ及び２２０ｂ’を残す。一部の他の実施形態では、ウェットエッチングに替えて、誘電体層１７０及び１８０をエッチングするために指向性エッチングが用いられる。このような場合、開口空間３１０は、埋め込み空間ではないが、スペーサ層１９０の開口３００（図２２）の幅と同様の幅を有するトレンチであってもよい。
開口空間３１０は、続いて、上部２２０ｂ及び２２０ｂ’への上部コンタクトを形成するために導体材料で充填されてもよい。図２４は、上部コンタクト３２０を形成するために、導体材料で埋め込み開口空間３１０を充填した後の図２３の構造の概略的な断面図である。一部の実施形態では、導体材料は、制限されず、Ｒｕ、ＲｕＯ２、ＩｒＯ２、Ｗ、Ｉｒ、Ｐｔ、ＳｒＲｕＯ３、Ｒｈ、Ｐｄ、Ａｇ、Ｃｕ、Ｒｅ、Ｏｓ又はＡｕ又はそれらの混合物、又はＮｂＮ、ＺｒＮ、ＨｆＮ、ＭｏＮｘ、ＷＮｘ、ＶＮ、又はＴａＮ又はそれらの混合物のような貴金属、貴金属の酸化物又は窒化物で形成されてもよい。一部の実施形態では、上部コンタクト２５０は、好ましくは、Ｔｉ、Ｔａ、Ｎｂ、Ｗ、Ｎｉ又はそれらの混合物のような遷移金属、又はＴｉＮ、ＴａＮ、ＮｂＮ及びＷＮ又はそれらの混合物のような遷移金属窒化物で形成される。一部の実施形態では、上部コンタクト３２０は、ＡＬＤによって形成されてもよい。上部コンタクト３２０は、ワイヤー２２０の上部２２０ｂ及び２２０ｂ’と接触し、かつ構造の上面に広がっており、他の回路との接触がなされてもよい。
図２５は、図２４の構造の概略的なトップダウンビューである。図示されるように、横方向エッチストップ２００は、複数のセル７０２を隔て、複数のセル７０２のそれぞれは、トランジスタのような半導体を含んでもよい。図２５は、半導体デバイスへの様々なコンタクトの位置のためのレイアウトの一例を提供する。上部コンタクト３２０、下部コンタクト２５０及びゲート２９０の拡張は、上面に見られてもよく、必要に応じて隔てられてもよく、それらの構造との電気的な接触を容易にする。図示されるように、この上面で、上部コンタクト３２０は、円形形状を有してもよく、上部コンタクト２５０及びゲート２９０は、矩形形状を有してもよい。これらの形状は、任意の形状であってもよく、かつ他の形状も使用されてもよいことが理解されるであろう。好ましくは、断面形状は、上部コンタクト３２０、下部コンタクト２５０及びゲート２９０を形成するために除去される様々な層のためのエッチャントの流れを容易にし、かつ他の回路への電気的な接触を容易にするために選択される。上面でのこれらの構成の位置は、任意の位置であり、かつ他の位置も取り得ることもまた理解されるであろう。好ましくは、前記構成は、短絡の可能性を低減するため、及び他の電気回路と接続する他の構成（例えば、導電性プラグ（図示せず））とのアライメントを容易にするために、十分に離間している。よって、図２４及び２５は、本明細書に記載の方法によって形成される集積回路の側面部分断面図を提供することが理解されるであろう。
各種の変更は、本明細書に記載の方法になされてもよいことが理解されるであろう。本明細書で述べたように、各種の堆積プロセスは、埋め込み空間２４０、２７０及び／又は３１０を充填するために使用されてもよい。一部の実施形態では、全ての空間は、同一の材料で充填されてもよく、同一の堆積プロセスを用いてもよい。一部の別の実施形態では、例えば、コスト、材料特性及び互換性、及び／又は製造の容易さの理由で、異なる材料は、異なる埋め込み空間を充填するための使用されてもよい。例えば、空間２７０は、ゲート２９０を形成するために金属で充填されてもよい一方で、空間２４０及び３１０は、下部及び上部コンタクト２５０及び３２０を形成するために、別の導電材料で形成されてもよい。例えば、他の導電化合物は、ＴｉＣｌ４のようなハロゲン化物前駆体及びＮＨ３のような窒素前駆体を用いるＡＬＤによって堆積されるＴｉＮであってもよい。タングステン金属のような金属導体の空間のための例示的なＡＬＤ反応物質は、ＷＦ６のような金属化合物及びボラン（例えば、ジボランＢ２Ｈ６）のような還元剤を含む。一部の実施形態では、コンタクト２５０及び３２０は、金属のいずれかで形成されてもよく、ゲート２９０のために本明細書で述べられた堆積プロセスに関連してもよい。例えば、ニッケルは、ＡＬＤによって堆積されるコンタクト２５０及び３２０を形成するために用いられてもよい。
また、一部の実施形態では、反対の型にドープされた層１３０を形成するために層１２０の一部を置換すること、及び反対の方にドープされた層１８０を形成するために層１７０の一部を置換することではなく、層１２０及び１７０の異なる部分は、異なるドープがなされた層１２０及び１３０を形成するために異なるドーパントでドープされてもよい。例えば、保護マスクは、一方の型のドーパントでドープされるマスク露出部の開口により、層１２０に亘って形成及びパターニングされてもよい。それらの露出された領域は、その後、ドープされ、マスクは、続いて、除去され、別のマスクは、形成及びパターニングされ、別のドーパント型でドープされる層１２０の別の部分を露出する。それらの他の露出された部分は、その後、他の型のドーパントを用いてドープされてもよい。マスクは、その後、除去されてもよい。層１７０は、異なるドーパントで同様にドープされてもよい。一部の別の実施形態では、異なるドープされた層１３０及び１８０は、同様にドープされたワイヤ−ベースデバイスの繰り返しアレイを形成するために省略されてもよい。
一部の実施形態では、層１２０及び／又は１７０は、ドープされなくてもよく、ドライブ−イン アニール（ｄｒｉｖｅ−ｉｎ ａｎｎｅａｌ）は、ワイヤ２２０のドープのために使用されない。そうではなく、ワイヤ２２０は、成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）でドープされてもよい。このような成膜直後のドーピングは、ワイヤ２２０のドープされた領域とドープされない領域とのシャープな境界を形成することを助け、これは、ワイヤを用いて形成されるトランジスタの電気的な機能性の予測可能性を増大させることができる。
一部の実施形態では、ワイヤ２２０は、トンネル電界効果トランジスタ（ＴＦＥＴ）を形成してもよい。図１０を再度参照すると、同一型のドーパントで上部及び下部２２０ａ、２２０ａ’及び２２０ｂ、２２０ｂ’をドーピングするのではなく、上部及び下部は、異なるドーパントでドープされてもよい。例えば、下部２２０ａ、２２０ａ’は、ｐ型ドーパントでドープされる一方で、上部２２０ｂ、２２０ｂ’は、ｎ型ドーパントでドープされてもよい。このようなドーピングは、一方のドーパント型で誘電体層１２０、１３０をドーピングし、かつ他方のドーパント型で誘電体層１７０、１８０をドーピングすることによりなされてもよい。ドライブ−イン アニールは、その後、本明細書に記載されたように、ワイヤ２２０へドーパントを打ち込むように実行されてもよい。一部の他の実施形態では、ワイヤ２２０は、成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）に所望のドーパントでドープされる。
続いて図１０を参照すると、一部の実施形態では、相補型ＴＦＥＴは、特定レベルで異なるドープがなされたワイヤ部分を有するＴＦＥＴによって形成されてもよい。下部２２０ａ及び２２０ａ’は、異なるドープがされ、上部２２０ｂ及び２２０ｂ’は、異なるドープがされ、個々のワイヤ２２０の上部及び下部は、異なるドープがされてもよい。例えば、下部２２０ａ及び２２０ａ’は、それぞれ、ｎ及びｐ型ドーパントでドープされる一方で、上部２２０ｂ及び２２０ｂ’は、それぞれ、ｐ及びｎ型ドーパントでドープされてもよい。ドーピングは、ドライブ−イン アニール（ｄｒｉｖｅ−ｉｎ ａｎｎｅａｌ）及び／又は成膜直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）で行われてもよい。
一部の実施形態では、個別のＴＦＥＴを形成するワイヤ２２０は、２又はそれ以上の異なる半導体材料を含んでもよい。例えば、下部２２０ａ、２２０ｂ’及び中間部２２０ｃは、シリコンで形成されてもよい一方で、上部２２０ｃ、２２０ｃ’は、ゲルマニウムで形成されてもよい。一部の実施形態では、シリコン部分は、ｎドープ又はドープされなくてもよく、ゲルマニウム部分は、ｐドープされてもよく、デバイスを通じて電流を増大させるための利点を提供することができる。一部の他の実施形態では、異なるＴＦＥＴは、ワイヤ２２０のための半導体の異なる組み合わせを含んでもよい。例えば、相補型ＴＦＥＴを有する一部の実施形態では、ワイヤ２２０の１つは、ｎドープ及びドープされないシリコン部分を有するｐドープされたゲルマニウムを含んでもよく、相補型ワイヤ２２０は、ｐドープ及びドープされないシリコン部分を有するｎドープされたインジウム−砒素部分を含んでもよい。
ＴＦＥＴのためのソース／ドレインコンタクト及びゲートは、続いて、コンタクト２３０、３２０及びゲート２９０を形成するために本明細書で記載されたように形成されてもよいことが理解されるであろう。
ゲート２９０及びコンタクト２５０、３２０は、他のシーケンスで形成されうることが理解されるであろう。有利には、エッチストップ層１１０及びスペーサ層１４０、１６０及び１９０は、他のレベルでの他の構成を保護及び隔離する。例えば、一部の実施形態では、ゲート２９０は、コンタクト２５０及び３２０の後に形成されてもよい。
当業者により、本発明から逸脱されない範囲で種々の省略、追加および変形が、本発明の範囲を逸脱しない限り、当業者によりなされうることがわかるであろう。実施形態の特定の特徴及び態様の各種のコンビネーション又はサブコンビネーションがなされ、発明の詳細な説明の範囲内にあることが考慮される。開示された実施形態の各種の特徴及び態様は、順番に、互いに組み合わされる又は構築されることができる。このような変更および変形の全ては、添付の特許請求の範囲により規定されるような、本発明の範囲内で逸脱しないことが意図される。

Claims (30)

  1. 半導体装置を製造する方法であって、
    単結晶シリコン基板を提供するステップと、
    前記単結晶シリコン基板に亘って層のスタックを形成するステップであって、前記スタックが、スペーサ層によって隔てられる３つのシリコン酸化物層を含む、ステップと、
    前記単結晶シリコン基板へスタックダウンで垂直ナノワイヤホールをエッチングするステップと、
    エピタキシャル堆積プロセスを用いて前記垂直ナノワイヤホールを充填することによりナノワイヤを形成するステップと、を備える方法。
  2. 前記シリコン酸化物層の一又はそれ以上は、ドーパントを含み、
    前記シリコン酸化物層の少なくとも１つから前記ナノワイヤへドーパントを打ち込むためにアニールを行うステップをさらに備える請求項１に記載の方法。
  3. 前記シリコン酸化物層の他のものは、ドーパントを含む請求項２に記載の方法。
  4. 前記ナノワイヤの幅は、約１５ｎｍ以下である請求項１に記載の方法。
  5. 半導体装置を製造する方法であって、
    シリコン基板を提供するステップと、
    前記シリコン基板に誘電体スタックを形成するステップであって、前記誘電体スタックが、複数の誘電体層を含み、隣接する前記誘電体層が、隣接する前記誘電体層とは異なる材料で形成されるスペーサ層によって隔てられる、ステップと、
    前記誘電体スタックを通じて垂直に延びるホールを形成するステップと、
    エピタキシャル堆積を行うことにより前記ホールを充填するステップであって、前記ホールを充填する材料がワイヤを形成する、ステップと、を備える方法。
  6. 前記誘電体スタックを形成するステップは、
    第１のスペーサ層を堆積するステップと、
    第１の誘電体層を堆積するステップと、
    第２のスペーサ層を堆積するステップと、
    第２の誘電体層を堆積するステップと、
    第３のスペーサ層を堆積するステップと、
    第３の誘電体層を堆積するステップと、
    第４のスペーサ層を堆積するステップと、を備える請求項５に記載の方法。
  7. 側面エッチストップを形成するステップであって、前記側面エッチストップが、前記ワイヤを収容するための領域の周囲に連続的に広がっている、ステップをさらに備え、
    前記側面エッチストップを形成するステップは、
    前記誘電体スタックを通じて前記シリコン基板へトレンチをエッチングするステップと、
    前記複数の誘電体層を形成する材料とは異なる材料で前記トレンチを少なくとも部分的に充填するステップと、を備える請求項６に記載の方法。
  8. 前記誘電体スタックを通じて垂直に延びる前記ホールを形成するステップは、複数の前記ホールを形成することを含み、前記ホールを充填するステップによって複数の前記ワイヤを形成し、前記ホールのそれぞれは、前記ワイヤの１つを有し、
    複数の前記側面エッチストップを形成するステップであって、各側面エッチストップが、領域のアレイを隔てかつ線引きし、各領域が前記ワイヤの１つを収容するためのものであり、複数の前記側面エッチストップは、各領域の周囲に連続的に広がる、ステップをさらに備える請求項７に記載の方法。
  9. 第１の誘電体層を露出するために前記誘電体スタックにおいて第１の開口を形成するステップと、
    前記側面エッチストップによって囲まれる領域内の前記第１の誘電体層を選択的にエッチングし、それにより、第１の埋め込み空間を形成するステップと、をさらに備える請求項７に記載の方法。
  10. 前記第１の埋め込み空間を、前記ワイヤと電気的に接触する下部導電材料で充填するステップをさらに備える請求項９に記載の方法。
  11. 第２の誘電体層を露出するために前記誘電体スタックにおいて第２の開口を形成するステップと、
    前記側面エッチストップによって囲まれる領域内の前記第２の誘電体層を選択的にエッチングし、それにより、第２の埋め込み空間を形成するステップと、をさらに備える請求項１０に記載の方法。
  12. 前記ワイヤの露出された部分に誘電体ライナーを形成することを含む、前記第２の埋め込み空間にｈｉｇｈ−ｋ誘電体材料を堆積することにより前記誘電体ライナーを形成するステップをさらに備える請求項１１に記載の方法。
  13. 前記ワイヤの周辺部の周りに配置される中間導電材料で前記第２の埋め込み空間を充填するステップをさらに備える請求項１２に記載の方法。
  14. 前記誘電体ライナーを形成するステップは、原子層堆積によって前記誘電体材料を堆積することを含む請求項１２に記載の方法。
  15. 第３の誘電体層を露出するために前記誘電体スタックにおいて第３の開口を形成するステップと、
    前記側面エッチストップによって囲まれる領域内の前記第３の誘電体層を選択的にエッチングし、それにより、第３の埋め込み空間を形成するステップと、をさらに備える請求項１４に記載の方法。
  16. 前記第３の埋め込み空間を、前記ワイヤと電気的に接触する上部導電材料で充填するステップをさらに備える請求項１５に記載の方法。
  17. 前記ワイヤは、トランジスタのチャネル領域を形成し、前記下部導電材料は、下部トランジスタコンタクトを形成し、中間導電材料は、ゲートを形成し、前記上部導電材料は、上部トランジスタコンタクトを形成する請求項１６に記載の方法。
  18. 前記側面エッチストップによって囲まれる別の領域に相補型ワイヤを形成するステップであって、前記別の領域は、前記ワイヤが収容される領域に隣接される、ステップをさらに備える請求項１７に記載の方法。
  19. 前記ワイヤの上部及び下部は、Ｐ型にドープされ、前記ワイヤは、ＰＭＯＳトランジスタのチャネル領域を形成し、前記補助ワイヤの上部及び下部は、Ｎ型にドープされ、前記相補型ワイヤは、ＮＭＯＳトランジスタのチャネル領域を形成する請求項１８に記載の方法。
  20. 前記ワイヤの上部及び下部と前記相補型ワイヤの上部及び下部とは、反対の型でドープされ、前記ワイヤの上部は、前記相補型ワイヤの上部に対して反対の型でドープされ、前記ワイヤ及び前記相補型ワイヤは、相補型トンネル電界効果トランジスタを形成する請求項１８に記載の方法。
  21. 前記第１の誘電体層をドープするステップと、
    前記第３の誘電体層をドープするステップと、をさらに備える請求項６に記載の方法。
  22. 前記第１の誘電体層及び前記第３の誘電体層から前記ワイヤへドーパントを拡散するステップをさらに備える請求項２１に記載の方法。
  23. 前記ドーパントを拡散するステップは、前記第１の誘電体層及び前記第３の誘電体層から前記ワイヤへドーパントを打ち込むために前記誘電体スタックをアニールすることを含む請求項２２に記載の方法。
  24. 複数の前記誘電体層のそれぞれは、同一の材料を含む請求項５に記載の方法。
  25. 複数の前記誘電体層のそれぞれは、シリコン酸化物を含む請求項２４に記載の方法。
  26. 前記スペーサ層のそれぞれは、同一の材料を含む請求項５に記載の方法。
  27. 前記スペーサ層のそれぞれは、シリコン窒化物を含む請求項２６に記載の方法。
  28. 垂直に延びる前記ホールを形成するステップは、前記ホールを前記シリコン基板へエッチングすることを含む請求項５に記載の方法。
  29. 前記ホールを充填するステップは、前記ワイヤを形成する材料が堆積されたときに、前記ワイヤを形成する材料をドーピングすることを含む請求項５に記載の方法。
  30. 前記ホールを堆積するステップは、シリコン、ゲルマニウム又はその混合物を堆積することを含む請求項５に記載の方法。
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