TWI323936B - Method for making semiconductor device - Google Patents

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Description

1323936 * ·缠 · 九、發明說明： .【發明所屬之技術領域】 ' 本發明係有關一種半導體裝置之製造方法，尤其有關 一種混置有分離閘極（split-gate)型的非揮發性記憶體電晶 •體與MOS電晶體之半導體裝置之製造方法。 _【先前技術】 近年來，電子可抹除可程式化唯讀記憶體（electrically erasable programmable read only memory；以下稱為 • EEPROM)係隨著行動電話和數位相機等應用領域的擴 展，而廣泛地作為快閃記憶體之用。 EEPROM係根據是否於浮閘極（floating gate;亦稱漂 浮閘極）累積有預定的電荷量，而將2值或2值以上的多值 之數位數據進行記憶，藉由檢測出對應該電荷量之通道區 威的導通變化，而能將數位數據讀取出者。 該EEPROM係分類成··堆疊閘極型（Stacked-Gate 丁ype)，具有以浮閘極與控制閘極依序層疊而成的構造；分 _^離閘極型（Split-Gate Type) ’具有浮閘極與控制閘極皆與通 道區域相對向之構造。 第6圖係顯示作為一般EEPROM構造的分離型記憶體 電晶體100的剖面圖。 茲就分離型記憶體電晶體1〇〇的構造進行說明。於P 遭半導體基板101表面按照預定間隔形成n +型的没極區 威102及n +型的源極區域丨〇3’且於及極區域102與源極 域103之間形成通道區域！〇4。於該通道區域1 的一 5 318612修正版 1323936. 部分上及源極區域103的一部分上隔著間極絕緣膜ι〇5形 二成浮閘極106。於浮閘極1〇6上形成厚的二氧化矽膜1〇7。 .： 此夕卜’以覆蓋浮閘極106側面及厚的二氧化石夕膜107 上面-部分之方式來形成穿隨絕緣膜1〇8。於穿隨絕緣膜 •期上及通道區域104 一部分上形成控制閘極1〇9(控制間 極）。 關於分離閘型EEPROM的記憶體電晶體，係揭示於專 利文獻1。 _然而’當將_發性記憶體電晶體與M〇s電晶體等 元件混置於同-個半導體基板上時，係謀求儘量使步驟簡 略化。、並且’由於該觀點，將記憶體電晶體與Μ〇§電晶 體开/成於同㈤半導體基板上時，通常係藉由相同的步驟 來形成作為記憶體電晶體的穿隧絕緣膜之絕緣膜，與作為 MOS電晶體的閘極絕緣膜之絕緣膜（參照專利文獻 專利文獻1 :曰本專利特開平u_284〇83號公報 • 專利文獻2:日本專利特開平11·1 1 1936號公報 【發明内容】 (發明所欲解決之課題） _當將記憶體電晶體與MOS電晶體混置於同一個半導 =基板，時’必須將各個元件製成所希望的性能。因此， 泣慮到^憶體電晶體的動作特性（臨限值電壓或記憶體電 值等）訏，係難以將M〇s電晶體的耐壓（耐電壓）製成約 12v以上。在以往的製造方法中，如同上述，由於穿隧絕 緣膜與MOS電晶體的閘極絕緣膜的製造步驟相同，雖能 318612修正版 6 1323936 將製造步驟簡略化，唯致了收、 .:·將間極絕緣膜的膜厚加大^時M〇S電晶體作成耐高壓而 穿隨絕賴膜厚變的太原料致域體電晶體的 、化。具體而言，將穿隨绝緣^使記憶體單元的動作特性劣 •左右的厚度來構成半導體I置。閘極&緣臈的膜厚以22⑽ 輯ic和微處理^等上述的_〇Μ載置於邏 (例如㈣動作的電路予以内二更高的電源電廢 ，這種高電源電壓’而產生了必須將且‘耐:因:’對應 電晶體混置在同-個半導體基板上之情形。mos 因此，本發明的目的係提供一種製造， 憶體電晶體的動作特性變動，且，、二己 耐壓應電晶體形成於同—個半導體基板=電日曰體與雨 (解決課題的手段） 本發明乃有鑒於相關 籲下。亦即，本發明的半導體穿置之研=者方/主要特徵如 浮閘極、以覆蓋前述浮間極之方：…法，係將具備有 以及隔菩义， 式所形成的穿隨絕緣膜、 以及^者則述穿I絕緣膜於浮間極上所形成的控制閘極之 非揮發性記憶體電晶體，與至少一個M0S成== ;一個1 導體基板上之半導體裝置之製造方法，其：徵 .形成别述MOS電晶體的閘極絕有. 於^半導體純切成有-部分會覆蓋前述^極的有穿 步:;於前述絕緣膜上形成抗氧二 ’、、别述MOS電晶體的形成區域所形成的前 318612修正版 7
乃 JO 2几氧化膜之步驟；以及將前述未去除的抗氧化膜作為遮 ,而將則述MOS電晶體的形成區域予以選擇氧化，而 形成則述MOS電晶體的閘極絕緣膜之步驟。 依據本發明，能分別以任意的膜厚來形成記憶體電晶 體的穿I絕賴之膜厚，與圆U體㈣極絕緣膜之 膜厚。 此外’本發明之特徵復具備有：於形成前述M〇s電 ^體的閘㈣緣膜之後’在前述抗氧化財，僅使覆蓋前 4間極下部附近的前述絕緣膜之部分成為殘膜之步驟。 ，據本發明，係能防止所謂反向穿隨(rev，tunneling)不 良的產生，且抑制數據寫入時的誤動作。 上此外’本發明之抗氧化膜係較佳為氮化賴。並且， 所。月的抗氧化膜’係不被氧化之性質之膜者’在本發明中， t預定區域上具㈣罩的功能，使純抗氧化膜覆蓋的 區域予以選擇氧化者。 此外，本發明之特徵為：於同一個半導體基板上所形 =MOS電晶||的閘極絕緣膜之膜厚似㈣絕緣 膜厚更厚。 2外形成本發明的M〇s電晶體的閘極絕緣膜之步 驟’其特徵係形成由前述絕 的芦聶膜…+ 擇氧化絕緣膜所構成 1^2 ' ^ 1 ，在此所述的選擇氧化絕緣膜，係將前述 未去除的抗氧化膜作為遮罩义 裉Λ卩域工、$ 糟由將刖述MOS電晶體的 $成£域予間擇氧化而形成之絕緣膜。 、I成本發明的MOS電晶體的閘極絕緣膜之步 318612修正版 ^其特徵縣前述抗氧化料為料並以㈣去除前述 絕緣膜後’而形成為由將前述刪電晶體的形成區域予 以選擇氧化過的閘極絕緣膜所構成之單層膜。 (發明的效果） 依據本發明，能分別以任意的膜厚來形成記憶體電晶 -的穿隨絕緣膜之膜厚，與M〇s f晶體㈣極絕緣膜之 膜厚。因此，能形成具有所希望特性的記憶體電晶體，並 •且與具有更高耐璧（例如12V以上的耐壓）的簡電晶體形 成於同一個半導體基板上。 此外’係能提供-種具備有防止所謂的反向穿随不良 之產生抑制數據寫入時的誤動作之記憶體電晶體的半 導體装置之製造方法。 【實施方式】 ,接著，就本發明實施形態的半導體裝置之製造方法， 參照圖式來加以說明。並且，在以下的說明中，雖介紹了 馨於！>型半導體基板所構成的半導體裝置之製造方法中適用 本發明之例，但本發明亦可有效適用於由N型半導體基板 所構成的半導體裴置之製造方法。此外，在第i圖至第5 圖争，係於左側形成記憶體電晶體，於右側形成n通道型 MOS電晶體形成區域。 首先，如第1圖⑷所示，於M〇s電晶體形成區域的p 型半導體基板i表面離子植入p型雜質⑼，並形成Μ #(P-well)50^^ , (Selects Oxidation
Meth〇d)’於半導體基板1表面形成具有大致遍nm左右 318612修正版 9 1323936. 膜厚的場（field)絕緣膜2,將記憶體電晶體形成區域與MOS 電晶體形成區域的元件區域予以分離。此即所謂的局部矽 氧 4b 法（L〇c〇S; Local Oxidation of Silicon)。 接著’藉由例如熱氧化，於半導體基板1表面形成由 具有大致8nm膜厚的二氧化矽膜（Si〇2膜）所構成的絕緣膜 3(第1絕緣膜）。該絕緣膜3係如同後述之作為記憶體電晶 體的閘極絕緣膜8者。 接著’藉由例如 CVD(Chemical Vapour Deposition;化 •學氣相沉積）法，於P型半導體基板i整面形成具有大致 15〇nm膜厚的多晶石夕膜（Poly Silicon film)4。該多晶石夕膜4 係如同後述之作為記憶體電晶體的浮閘極7者。並且，亦 可不為多晶矽膜’而使用非晶矽（ainorph〇us silic〇n)膜。 接著，藉由例如C VD法，於該多晶矽膜4整面形成 具有大致8〇nm膜厚的氮化矽膜5(第i氮化矽膜）。接著， 將未圖示的光阻層（photo resist layer)作為遮罩，將後述之 浮閘極7所形成的預定區域上的氮化矽膜予以選擇性蝕刻 .而使多晶矽膜4的一部分露出。 然後，如第1圖（b)所示，藉由將多晶矽膜4的露出部 分予以選擇性熱氧化，而於多晶㈣4上形成具有大致 膜厚的選擇氧化絕緣膜6。此時氮切膜$係用 :::抗氧化遮罩。因& ’被氮化石夕膜5所覆蓋的多晶石夕 膜4表面係未被氧化。 厚較緣膜6係例如二氧切膜，其中央部的膜 且膜厚係向端部方向變薄。中央部較厚者，係用 318612修正版 1323936. 來減弱記憶體電晶體的浮閘極與控制閑極的電容以 接著’如第i圖⑷所示’將選擇氧化膜6作、:：置 進仃整面蝕刻，將氮化矽膜5及多a ”'、遮罩來 去除。藉由該㈣，於選擇氧化絕緣膜6下^ =擇性地 記憶體電晶體的浮閘極7。並且 0 g 並形成 方法，較佳為使用例如能獲得高二=膜4的姓刻 ^(An1Sotropic Bthlng)^r. 齑、〜X 叮诉便用例如HBr(溴化 齓）、CL(虱軋）的混合氣體等來作為蝕刻氣體。 尖銳ill子閘極7的角係被加工成尖銳的形狀（以下稱為 動的::二因此’如同後述’由浮閘極7向控制閘極流 =的錢電流係變的容易流動。此外，將浮閘極7下方的 、、邑緣臈3作為記憶體電晶體的閘極絕緣膜8。 半導=二；2圖⑷所示，藉由例如CVD法，於” ，體基板丨&面形成大致15nm膜厚的絕緣膜料2絕 =臈）。該絕緣膜9係例如使用了單石夕燒⑽㈣與四乙氧 ^院㈣祕―1叫等之HT〇(Hlgh Tempe鮑re 二化)膜，且如同後述成為記憶體電晶體的穿 =緣臈2 0者。此外’亦成為M 〇 s電晶體的間極 12的一部分者。 、、’^成於半導體基板1表面的絕緣膜9與形成 部洋閘極7側面的絕緣膜9互相重疊，於浮閘極7的下角 :，絕緣膜9的形狀係向㈣極7側成為尖銳深人的狀態。 且於，成絕緣膜9前，先形成大致§nm膜厚的熱氧化 、亦可藉由該熱氧化膜與絕緣膜9來構成穿隨絕緣膜 318612修正版 1323936 或閘極絕緣膜〗2的一部分。 大致法，於絕緣臈9整面形成具有 膜w係如同後述，·成氮化石夕膜）。該氮化石夕 成為屺憶體電晶體的側壁絕緣膜〗3， 且防止反向穿隧不良者。 於形成職電晶體的門…：化石夕膜1〇係如同後述’ 遮罩的功能者 膜12時係具有作為抗氧化 電曰「第2圖⑻所示，藉由曝光及顯像處理於_ ::成區域選擇性地形成具有開口部的光阻層u :域11作為遮罩，藉由㈣將_電晶體形成 區域的虱化膜1〇予以去除。 私 ，著’如同第2圖⑷所示，藉由離子植入及就擴散， 隔者MOS電晶體形成區域的絕緣膜 :源極區域及沒極區域。具體而言，將未圖示的光= ==離:植入一-雜質，例如以= 入置lxl013/cm2的條件離子植入磷離子。藉 =成：濃度(n—)的沒極區域3〇及低濃度(卜)的㈣ =的=在本實施形態中’於此階段，雖形成_ 曰曰—、_浪度（η—）的源極^/汲極區域，但亦可於後述的 =極絕緣膜12形成後，形成低濃度（卜）的源極/没極區 域0 接者，如第3圖⑷所示，將氮化石夕膜10作為遮罩， 將屬電晶體形成區域的絕緣膜9予以㈣去除。並且， 亦能不將該絕緣膜9予以㈣去除，而作為閘極絕緣膜η 31S612修正版 12 的一部分來使用。 — 著如第3圖（b)所示，將氮化矽膜10作為遮罩， =例如熱氧化法’於MOS電晶體形成區域的p型半導 體基板1上形点士 _ 取人致55nm膜厚的閘極絕緣膜12(第3絕緣 ?、'擇氧化、，、邑緣膜）。此時，在記憶體電晶體形成區域中， =匕夕膜1G係作為抗氧化遮罩來使用。此外，於該熱氧化 字上述釦緣膜9予以去除時，閘極絕緣膜12係單層構造 u Ϊ且’如同前述’當不將絕緣膜9予以银刻去除時’ 係成為由絕緣膜Q |拉 、9 /、糟由本步驟所產生的選擇氧化絕緣膜 的矽氧化膜所構成之層疊膜。 ㈣二’在本實施形態中’成為與記憶體電晶體的穿隧 步成步驟’與M〇s電晶體的問極絕緣膜的形成 膜严，：Γ步驟。因此’能容易形成具有比穿隧絕緣臈的 ㈣之祕絕、賴。料，由於將構成後 二13的氮切膜10作為問極絕緣膜12形成 的遽罩來使用，故能謀求製造步驟的合理化。 型半==圖⑷所示，藉由非等向性罐，將ρ 氮切膜10予以去^在此侧 為殘膜將：閘極7下部附近的絕緣膜9的部分成 並且=氮切膜10的殘膜部作為側壁絕緣膜… 該㈣絕緣膜13的高度係 如古痒〇 C 丄 ’’千的同度’例 如问度j5mn左右，寬度1〇nm左右係較佳。 接著’如第4圖（a)所示，蕤出在^
型半導體基板i整面覆蓋㈣^ 9及VD法’以於P 復蛊&緣膜9及側壁絕緣膜13之方 31S612修正版 13 •膜等之導電l 石夕膜，而為多魏物結構(P〇l_e) aae^m 9 ^ ^ ® - ^ ^ ϋ # 閘極15jM()s雪s ㈣ta%體形成區域形成控制 電日日體形成區域形成閘極電極16。此#， 、=::::r㈣選擇氧化絕緣膜6 - 絕緣膜心=步rcr絕緣膜20。並且，前述的 作為穿隨絕::；省略’而將前述絕緣膜9直接 以離2如第4圖⑷所示，將未圖示的光阻層作為遮罩， 植入方式植入η型雜質，例如於 ^”气半導體基板^面以加速電^^日^:量成 咖之植入條件植入磷離子，並且予以熱擴散。藉 :，於浮間極7的一端形成自動對準 )、二： 極區域21。並且，以降低源極區域21的電阻為二的： 了磷離子，亦可以所希望的條件植入砷離子。 、接著’如第5圖所示，將未圖示的光阻層作為遮罩， 以離：植入方式植入n型雜質，例如以加速電壓齡V、 植入量2XlG15/em2之植人條件離子植人砰離子並且予 以熱擴散。藉此，於記憶體電晶體形成區域形成高濃度& + )的沒極區域22,於M0S電晶體區域形成高濃度（η+) 的汲極區域32及高濃度（!!+ )的源極區域33。 依據上述，於記憶體電晶體形成區域形成記憶體電晶 318612修正版 14 丄323936 • . 體200，於MOS電晶體形成區域形成高耐壓的m〇§電晶 '體300。並且，之後’按照通常的製造程序，藉由於p型 _ ·半導體基板1形成預定的層間絕緣膜或多層配線，而能實 現所希望的半導體裝置。 在本實施形態的半導體裝置中，記憶體電晶體2〇〇的 穿隨’’·邑緣膜20與MOS電晶體300的閘極絕緣膜丨2係以 另外的步驟來形成，而能分別作成任意的膜厚。因此，能 衣滿足對δ己憶體單元電晶體2〇〇所要求的性質與對m〇s 鲁電晶體300所要求的性質兩者之半導體裝置。 並且，以上的步驟並非限定必須按照此順序及溫度和 子植入專之條件來進行製造步驟。因此，在能達到本發 明效果的範圍，係可改變其順序及條件。 接著，如同下述說明本構成的記憶體電晶體2〇〇的動 作。首先，當寫入數位數據時，藉由施加預定的電位（例如， 於ρ型半導體基板i施加ον、於控制問極15施加、於 # =極區域21施加10V)至控制閘極15與源極區域21，且 μ通電流至通道區域，而透過閘極絕緣膜8將通道熱電子 (Channel Hot Electr〇n)植入至浮閘極7。植入至浮閑極7 的通道熱電子係作為電荷而保持於浮閘極7内。 在此選擇氧化絕緣膜6的功用係用以降低控制閉極 與，間極7的電容結合。如此’浮㈣7與源極區域21 :電容結合係相對變的比控制閘極15與浮閘極7的電容結 σ更加大由施加至源極區域21 #電位而提昇 的電位，且提昇通道熱電子向浮閑極7的植入效率d極7 318612修正版 15
另一方面’當消除記憶於記憶體電晶體200的數位數 據％ ’將汲極區域22及源極區域21予以接地’藉由施加 預定電位（例如13 V)至控制閘極丨5，而使弗拉_諾海默穿隧 電流（Fowler-Nordheim Tunneling Current)流至穿隧絕緣膜 20 ’將洋閘極7所累積的電子拉攏至控制閘極15。此時， 生 而 由於在浮問極7的端部形成尖銳部7a，故能在此部分產 電場集中’以比較低的控制閘極電位來流動穿隧電流， 能有效率地進行數據消除。
此外’當讀取出前述記憶體單元所記憶的數據時，將 預疋電位（例如2V)施加至控制閘極丨5及汲極區域22。如 $此對應浮閘極7所累積的電子電荷量來流過通道電 /；，L藉由電流感測放大器（Current Sense Amplifier)檢測出 該通道電流而進行數據的讀取。 如此，在圮憶體電晶體2〇〇中，能根據是否於浮閘名 7累積有電荷量，而將2值或2值以上的多值之數位數由 進行《•己It n則出對應有其電荷量的通道區域的導通雙 化’而將數位數據讀取出。 卜在本構成中，於覆蓋浮間極7下部附近的穿@ 絕緣膜20上形成側壁絕緣膜13，並且覆蓋該側壁絕剌 13而形成控制閘極15。因此，控制間極未呈尖銳狀項 入於浮閘極7的下角部侧，故浮閘極7與控制閘極Η之指 因此，本發明係提供了具備有用以防止反向I 隧不良的產生，且抑制數據寫入於 體的半導體裝置之製造方法。並 ：之仏體， 1 所謂反向穿隧不良， 318612修正版 16 1323936 .::^:^:數::施加預定電壓時’浮閘極與控制閘 象者广來排出電子’導致該電子誤注入於浮閉極之現 區域二;=Γ態中’雖針對於記憶體電晶體形成 匕场一阿耐壓的M0S電晶體形成區域所 體雷成的6己憶 唯os電晶體200來加以說明， ^熱氧化膜㈣成的閘極氧化膜之低耐壓的聰電晶 —及具有與前述通道氧化膜20相同+ίΒ_ :電明體，且對低㈣用、令耐慶用、以及前述高耐麼 膜者MOS電晶體分別形成不同膜厚的三種類之閉極氧化 【圖式簡單說明】 第1圖（a)至（c)係說明本發明的半導體裝置之製造方 法的剖面圖。 、第2圖0)至（c)係說明本發明的半導體裝置之製造方 法的剖面圖。 、 、第3圖（a)至（c)係說明本發明的半導體裝置之製造方 法的剖面圖。 第4圖（a)至（c)係說明本發明的半導體裝置之掣造方 法的剖面圖。 第5圖係說明本發明的半導體裝置之製造方法的剖面 圖0 318612修正版 17 〇n第6圖係說明習知例的分離閘極型EEPROM的記憶體 單元之剖面圖。 【主要元件符號說明】 P型半導體基板 2 閘極絕緣膜 3 絕緣膜（第1絕緣膜） 4 14多晶石夕膜 5、10氮化石夕膜 6 選擇氧化絕緣膜浮閘極 7a 尖銳部 8 閘極絕緣膜（記憶體電晶體） 9 絕緣膜（第2絕緣膜） 12 閘極絕緣膜（MOS電晶體） 15、109控制閘極 20 穿隧絕緣膜 22、102汲極區域 30 低濃度的汲極區域
11 光阻層 13 側壁絕緣膜 16 閘極電極 21、103 源極區域 31 低》辰度的源極區域 32 高濃度的汲極區域 33 高濃度的源極區域 50 P型井 1〇1 p型半導體基板 105 閘極絕緣膜 108 穿隧絕緣膜 100、200記憶體電晶體 104 通道區域 107 厚的二氧化矽膜 300 MOS電晶體 318612修正版 18

Claims (1)

1323936.. •十、申請專利範圍： 1. 一種半導體裝置之製造方法，係將具備有浮閘極、以覆 二·蓋前述浮閘極之方式所形成的穿隧絕緣膜、以及隔著前 述牙隧絕緣膜於浮閘極上所形成的控制閘極之非揮發 - 性記憶體電晶體，與至少一個MOS電晶體設置於同一 , 個半導體基板上之半導體裝置之製造方法，其特徵為： 形成前述MOS電晶體的閘極絕緣膜之步驟係具備 有： ’、 π則述千導體基板上形成有 閘極的穿隧絕緣膜的絕緣膜之步驟； 於前述絕緣膜上形成抗氧化膜之步驟； 一去除於前述M0S電晶體的形成區域所形成的前述 抗氧化膜之步驟；以及 將前述未去除的抗氧化膜作為遮罩，藉由將前述 MOS雷Γ體的形錢域予以選擇氧化’而形成前述 MOS電晶體的閘極絕緣膜之步驟。 ^申請專利範圍第1項之半導體裝置之製造方法，立 :有：形成前述M0S電晶體的間極絕緣膜之後， 氧化膜中，僅使覆蓋前述浮閘極下部附近的前 这、，色緣膜之部分成為殘膜之步驟。 範圍第】項或第2項之半導體裝置之製造方 /、中，前述抗氧化膜係氮化矽膜。 4.:申：Γ範圍第1項或第2項之半導體襄置之製造方 /、，剛遂MOS電晶體的閘極絕緣膜的膜厚係比 31S612修正版 19 別述穿隨絕緣膜的膜厚更厚。 申=利範圍第3項之半導體裝置之製造方法，其 心膜體的_邑緣膜的膜厚係比前述穿 6.Γ:中專利範圍第1項或第2項之半導體裝置之製造方 二成由’：成前述MOS電晶體的閉極絕緣膜之步驟 ^成“述絕緣膜與選擇氧化絕緣膜所構成的層疊 7·=申請專利範圍第3項之半導體裝置之製造 成由述M0S電晶體的閘極絕緣膜之步驟，係形 8如申：‘絕緣膜與選擇氧化絕緣臈所構成的層疊膜。 .中第4項之半導體裝置之製造方法、，其 中形成别述MOS電晶體的閘極絕緣膜之牛 、 成由前述絕緣膜與選擇氧化絕 、2 ’係形 中ΙΟ / 半導體裳置之製造方法，其 ::★述MOS電晶體的間極絕緣膜 形 :由=絕緣膜與選擇氧化絕緣膜所構 4 ❹：申二專利範圍第1項或第2項之半導體裝置之f进方 係將二形成前述M〇S電晶體的閑極絕緣膜之;驟， 後，而形成為由將前述M〇s電晶體 、·、 擇氧化過的閘極絕緣膜所構成之單層膜。域予以選 η.如申請專·圍第3項之半導體^之 中，形成前述聰—緣_驟，係將 318612修正版 20 ^^3936 別述抗氧化膜作為遮罩並以蝕刻去除前述絕緣膜後，而 j形成為由將前述M0S電晶體的形成區域予以選擇氧化 過的閘極絕緣膜所構成之單層膜。 12.如申請專利範圍第4項之半導體裝置之製造方法，其 =、’、形成前述MOS電晶體的閘極絕緣膜之步驟，係將 :迷抗氧㈣作為遮罩並以㈣去除前述絕緣膜後，而 >成為由將前述M0S電晶體的形成區域予以選擇 過的閘極絕緣膜所構成之單層膜。 13^申請專利範圍第5項之半導體裝置之製造方法，盆 形成前述聰電晶體的間極絕緣臈 將 則述抗氧化膜作為遮罩並以蝕刻去 係將 形成為由將前述_電晶體的形成區域予而 過的閘極、絕緣膜所構成之單層膜。域予以選擇氧化
318612修正版 21 1323936, 七、指定代表圖： (一） 本案指定代表圖為：第2圖（a)至(c)。 (二） 本代表圖之元件符號簡單說明： 1 P型半導體基板 2 場絕緣膜 6 選擇氧化絕緣膜 7 浮閘極 8 閘極絕緣膜(記憶體電晶體） 9 絕緣膜(第2絕緣膜） 10 氮化矽膜 11 光阻層 50 P型井 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 本案無代表化學式
4 318612修正版
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