JPH0316152A

JPH0316152A - 半導体装置およびその製造方法

Info

Publication number: JPH0316152A
Application number: JP15137989A
Authority: JP
Inventors: Katsuhiko Hieda; 克彦稗田; Hiroshi Takatou; 高東　宏
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-30
Filing date: 1989-06-14
Publication date: 1991-01-24
Anticipated expiration: 2015-01-24
Also published as: JP3001588B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置およびその製造方法に係り、特に
ＭＯＳトランジスタ等の素子分離方法に関する。

〔従来の技術〕

近年、半導体集積回路は、微細化および高集積化の一途
を辿っている。このため、寄生チャネルによる絶縁不良
をなくし、配線の寄生容量を小さくするため、素子間の
いわゆるフィールド領域に厚い絶縁膜を形成し、この絶
縁膜によって素子間分離をおこなうようにしている。

この１つの例として、ウエハのフィールト領域に溝を形
成し、この溝内にＣＶＤ法により酸化シリコン膜を埋め
込み表面を平坦化するようにしたいわゆるボックス（Ｂ
　ｏ　ｘ）法と呼ばれる方法がある。

このボックス法は、素子間分離が良好に行われる反面、
溝の中に酸化シリコン膜を埋め込むため基板シリコンと
の熱膨張係数の差によってストレスが増大し、溝底部等
から結晶欠陥が発生するという問題があった。これは、
リーク電流発生の原因となる。また、このような素子分
離領域内にＭＯＳＦＥＴを形成した場合、溝のコーナ部
がどうしても露出してしまい、そのコーナ一部でゲート
電極からの電界集中が発生し、ＭＯＳＦＥＴの閾値が低
下し、サブスレッショルド特性がハンプを持ってしまう
という問題があった。

このような問題を回避するため、第７図に一例を示すよ
うに、埋め込み材料として多結晶シリコンなどの低スト
レス材を使用することにより、上述の結晶欠陥によるリ
ーク電流の抑制を行う方法も提案されている。これは、
ｎ型シリコン基板１０１表面に形成されたｐウェル領域
１０２内に形成された９ｍ　Ｖの中に酸化シリコンＪｌ
！１０３を介して多結晶シリコン膜１０４を埋め込み、
多結晶シリコン膜１０４の表面酸化によって形成された
酸化シリコン膜１０５で覆うようにした素子分離方法も
提案されている。ここで、１０６はｐ−チャネルストッ
パ層である。このような素子分離領域で囲まれた素子領
域内にゲート絶縁膜１０７を介してゲート電極１０８を
形成すると共にｎ十拡散層からなるソース・ドレイン領
域１０９を形成しＭＯＳＦＥＴを形成した場合を考えて
みる。

この方法によれば、溝の内部に充填されている物質の大
半は多結晶シリコンであるため、乱膨張係数の差による
ストレスは低減される。しかしながら、表面酸化の際に
溝側面部で模型の酸化か進み、それによるストレスでリ
ーク電流が増大するという問題があると共に、溝のコー
ナ部Ｋの露出によるＭＯＳＦＥＴのハンプ特性の問題が
残っている。さらに悪いことには、多結晶シリコンは導
体であるため、満側面にできたｐｎジャンクションとの
間で、この多結晶シリコンをゲートｒｔｕｉｉとしたゲ
ートコントロールダイオード構造が形成されて、新たな
るジャンクションリーク電流が発生してしまうことにな
る。

（発明が解決しようとする課題）このように、従来の素子分離技術では、桔晶欠陥による
リーク電流や、溝コーナ一部の露出によるＭＯＳＦＥＴ
のハンプ特性、ゲートコントロールダイオード構造によ
るリーク電流の発生などさまざまな問題を残していた。

また、溝内の多結晶シリコン膜を覆うように形成する酸
化シリコン膜のバターニングに際してのずれを考慮し、
素子形成領域上への延在幅を大きくとる必要があり、こ
れが高密度化を阻む原因となることがある。

本発明は、前記実情に鑑みてなされたもので、素子分離
が完全でかつ占有面積が小さく信頼性の高い素子分離を
行うことを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明の第１では、溝を用いた素子分離において
、埋め込み材料を溝内に埋め込み、その上面に溝幅より
も大きな絶縁膜からなる蓋部を形成するようにしている
。

また、本発明の第２では幅の異なる複数の素子分離領域
を有する半導体装置において、溝幅は全てに対し一定と
し、素子分離幅に応じて、溝の上面に配設される絶縁膜
の蓋体の大きさを決定するようにしている。

また、本発明の方法では、半導体基板表面に第１の膜か
らなる凸部を形成すると共にこの凸部の側壁に第２の膜
を形成し、この第１及び第２の膜をマスクとして満（ト
レンチ）を形成し、この溝内に該半導体基板と膨脹率の
ほぼ等しい第３の膜を辿め込んだのち前記第２の膜を除
去し、表面全体に段差上でのエッチング速度が平坦部の
エッチング速度よりも大きい第４の膜を堆積し、この第
４の膜をエッチングし、第１の膜の存在領域上に形成さ
れた第４の膜の段差部にＶ字状の溝を形成し、前記第１
の膜の側壁を露呈せしめたのち、前記第１の膜をエッチ
ング除去し、素子形成領域の基板表面を露出させるよう
にしている。

（作用）上記第１の構成によれば、溝上部にその溝幅より大きな
絶縁層の蓋を形成しているため、溝コーナ一部はこの絶
縁層で覆われ露出がなくなることにより、ＭＯＳＦＥＴ
のハンブ特性などの影響も防ぐことが可能となる。また
、表面酸化を必要としないため、くさび酸化による欠陥
の発生も防ぐことができる。

さらには、絶縁層からなる蓋のため、活性化領域と基板
との間のｐｎジャンクシａンが溝側面から離れて形成さ
れることになり、これにより埋め込み層に多結晶シリコ
ンを用いた場合にも、この多拮晶シリコンをゲート電極
としたゲートコントロールダイオー１構造も回避され、
それに伴うジャンクションリーク電流も抑制することが
可能となる。

また、上記第２の構成によれば、いろいろな大きさの素
子分離領域を形成する必要がある場合にも、満輻は全て
に対し一定とし、素子分離幅に応じて、溝の上面に配設
される絶縁膜の蓋体の大きさを変化させれば良いため、
溝の形成を制御性よく行うことが可能となる。また、現
在の技術では、絶ＲＭ４の埋め込みを良好に行うことの
できる溝幅はせいぜい１μｍであるが、この構造によれ
ば１μｍ以下の溝を形成し、蓋体の幅を所望の寸法に調
整すれば良い。

ところで、上述した溝のコーナ部の露出による問題を避
けるため、例えば第６図に示すように、シリコン基板３
０１表面に形成された溝Ｖの中に酸化シリコン膜３０２
を介して多結晶シリコン膜３０３を埋め込み、多結晶シ
リコン膜３０３の表面を覆うようにＣＶＤ法により酸化
シリコン膜３０４を形成する場合を考えてみる。

ここで、溝の上部を覆う酸化シリコン膜３０４は、溝内
に埋め込まれた多結晶シリコン３０３と電気的に分離す
るためおよび寄生チャネルの形成を防止するため、溝の
コーナ一部の露出を避けるべ＜、溝の上部のみならず溝
Ｖに隣接する素子形成領域上にわずかに延びるように形
成するのが望ましい。この酸化シリコン膜は、マスク合
わせ工程によって加工されるため、ｅｔＶとの合わせず
れにより溝Ｖに隣接する素子形成領域上に延びる延び幅
Ｓｔ．　３２が変化し易いことになる。このため、マー
ジンをみて、素子形成領域上への延び幅は通常０．４μ
ｍ程度とる必要があり、これは高密度化を阻むような結
果を招くこともある。

そこで、本発明の方法は、素子分Ｍ　ｍを覆う絶縁膜を
清に対して自己整合的に形成することにより、この素子
形成領域上への延び幅をできるだけ少なくするようにし
たものである。

すなわち、上記方法によれば、素子分離溝を覆う絶縁膜
（第４の膜）のバターニングがフォトリソ工程を経るこ
となく、素子分ａ　ｍ形成時に用いたマスクとしての第
１の膜をそのまま利用し、この第１の膜の周りの段差上
でのエッチング速度が速くなるような絶縁膜を用いてこ
の第１の膜の周りを露呈せしめ、第１の膜をエッチング
除去することにより自己整合的に形成される。

すなわち、プラズマＣＶＤ法等により形成された酸化シ
リコン膜等は段差上で膜質が脆弱となりエッチングに際
し、段差上でのエッチング速度が平坦部でのエッチング
速度に比べ大幅に速くなるという結果に着目して成され
たもので、これを利用して自己整合的にバターニングす
るようにしている。

また、第１の膜の側壁に第２の膜を形成した状態で溝を
形成し、第４の膜の堆積時には該第２の膜を除去するよ
うにしているため、溝形成時にエッチングの周り込みが
生じて溝幅が少し広くなったりしても、この第２の膜の
膜厚の分だけ第４の膜は素子形成領域上に重なるため、
溝のコーナー部の露出は防止される。

また、溝は側壁残し工程で形成された第２の膜をも加え
たマスクを用いるため、実際のりソグラフィの限界より
も細い幅の溝が形成できる。

従って、上記第１および第２の構戊による効果に加えて
、素子形成領域への絶縁膜の延在が面積的な増加になる
のを防止できることと共に、さらに著しい素子分離領域
の面積的な低減をはかることができ、さらなる高集積化
が可能となる。

（実施例）以下、本発明の実施例に図面を参照しつつ詳細に説明す
る。

第ｌ図は、本発明の第１の実施例の方法で形成された半
導体装置を示す図であり、第２図（ａ）乃至第２図（ｄ
）は、同素子分離領域の形成工程図である。

この半導体装置は、素子分離領域に、ｍＶを形成しこの
満ｖ内に酸化シリコン膜３を介して多粘晶シリコン膜４
を充填すると共に、この表面を覆うように溝幅よりも大
きな幅の酸化シリコン膜５の蓋を形成したことを特徴と
するものである。なお、ここで、この酸化シリコン膜の
エッジは、後続の電極形成工程などの加工を容易にする
ためにテーバ状をなすように形成されている。

すなわち、この半導体装置は、ｎ’Ｊ２シリコン基板１
内に形成されたｐ型ウエル領域２の表面に形成された？
Ｒ　Ｖ内に酸化シリコン膜３を介して多結晶シリコン膜
４が充填すると共に、この溝のコーナ一部を囲むように
溝幅よりも大きな幅の酸化シリコン膜５を形成すること
によって形成された素子分離領域によって囲まれた素子
領域内にゲート絶縁膜６を介して形成されたゲート電極
７と、ソース・ドレイン領域８としてのｎ十拡散層とか
らなるＭＯＳＦＥＴが形成されてなるものである。

ここで、９はｐ型チャネルストツバである。

次に、この半導体装置の形成工程について、説明する。

先ず、第２図（ａ）に示すように、ｎ型シリコン基板１
にｐ型ウエル領域２を形成した後、ＣＶＤ法によって膜
厚約２０００人の酸化シリコン８３１を堆積した後、こ
の酸化シリコン膜３１内に、リソグラフィおよびエッチ
ング技術を用いて幅０．２μｍの溝を形成し、これをマ
スクとして反応性イオンエッチングにより、エッチング
を行い、深さ０．４μｍの溝Ｖを形成し、さらにこの後
、この溝の底部にボロンイオン（Ｂ＋）を２　Ｘ　１　
０　’３−２ＣｒＡ　　でイオン注入し、反転防止用のｐ型チャネル
ストッパ層９を形成する。

この後、第２図（ｂ）に示すように、マスクとしての酸
化シリコン膜３１を除去し、熱酸化法によって形成した
膜厚約５００八の酸化シリコン膜３を介して膜厚約３０
００Ａの多結晶シリコン膜４を堆積し、異方性エッチン
グにより、エッチングし、溝内にのみこの多結晶シリコ
ン膜を残留せしめるようにする。

さらに、第２図（ｅ）に示すように、ＣＶＤ法により膜
厚約２０００Ａの酸化シリコン膜５を堆積し、さらにこ
の上層にレジストを塗布し通常のフォトリソ法によりレ
ジストパターンＲを形成する。

この後、第２図（ｄ）に示すように、このレジストパタ
ーンＲをマスクとして等方性エッチングを行った後、異
方性エッチングを行い、エッジがテーバ状をなすように
形成された蓋体としての酸化シリコン膜５をパターニン
グをする。

そして、このレジストパターンを除去し、通常の工程を
経て、ゲート絶縁膜、ゲート電極、ソース・ドレイン領
域としてのｎ型拡散層を形成し、ＭＯＳＦＥＴを形成し
、第１図に示したような半導体装置が完或する。

このようにして形成された半導体装置は、溝Ｖの上部が
酸化シリコン膜５からなる蓋体で覆われている、溝コー
ナ一部の露出もなくなり、ハンブ特性もなく特性の良好
なＭＯＳＦＥＴを得ることが可能となる。さらに表面酸
化によるリークの発生もない。

さらには、この蓋体５のため、活性化領域と基板との間
のｐｎジャンクションは溝側面から離れて形成されるこ
とになり、これにより埋め込み層の多結晶シリコン３を
ゲート電極としたゲートコントロールダイオード構造も
回避され、それに伴うジャンクションリーク電流も抑制
することが可能となる。

なお、前記実施例では、埋め込み材料としてノンドープ
の多結晶シリコンを用いたが、不純物を含む多粘晶シリ
コン膜を用いるようにしてもよい。

この場合、この埋め込み層の多結晶シリコンにＯＶの電
位を与えることにより、電界シールド分離を行うことも
可能である。また、埋め込み材料としては、多結晶シリ
コンのみならず、ＢｐｓＧｌｌｆｉや窒化シリコン膜等
の絶縁膜を用いることも可能である。

さらにまた、蓋体５のエッジのテーバ部を積極的に利用
するため、蓋体形成後、基板表面にシリコンの選択的エ
ビタキシャル成長（Ｓ　Ｓ　Ｇ）をあらかじめ行うこと
により、活性化領域を広げた後、ＭＯＳＦＥＴを形成す
るようにしても良い。

さらにまた、蓋体としての酸化シリコン膜の形成に先立
ち、？Ｆｊ　Ｖ内の多結晶シリコン膜の表面を酸化して
おくようにしても良い。これにより、耐圧がさらに向上
するという効果を得ることが可能となる。

実施例２次に、本発明の第２の実施例について説明する。

第３図は、本発明実施例の方法で形成された素子分離領
域を示す斜視図であり、第４図（ａ）乃至第４図（Ｉ）
は、同素子分離領域の形成工程図である。

この半導体装置は、不純物濃度５×１０１６Ｃ１３程度
のｐ型シリコン基板１０表面に形成された溝Ｖ内に酸化
シリコン膜１６を介して多結晶シリコン膜１７が充填さ
れると共に、この溝のコーナー部を囲むように溝表面に
自己整合的に形成された酸化シリコン膜１９とからなる
素子分離領域によって囲まれた素子領域内にゲート電極
２３と、該ゲート電極２３に自己整合するように形成さ
れたｎ十拡散層からなるソース・ドレイン領域２４．２
５とからなるＭＯＳＦＥＴが形成されてなるものである
。

次に、この素子分離領域の形成工程について、説明する
。

先ず、第４図（ａ）に示すように不純物濃度５×１０１
６ｃｌｍ　程度の（１００）　ｐ型シリコン基板１０の
表面に熱酸化法によって膜厚約２０ｎｍの酸化シリコン
膜１１を形成した後、ＣＶＤ法により耐酸化性膜である
膜厚約４　０　０　ｎｍの窒化シリコン膜１２とを順次
堆積し、通常のフォトリソ法によりこれらをバターニン
グする。

そして、この酸化シリコン膜１１および窒化シリコン膜
１２のパターンの上層にＣＶＤ法により膜厚約１　５　
０　ｎｍの酸化シリコン膜１３を堆積した後、通堂の反
応性イオンエッチングにより全面をエッチングし、前記
酸化シリコンＩＩＩ１１および窒化シリコン膜１２のパ
ターンの側壁にのみ該酸化シリコン膜１３を残置せしめ
る。

この後、これら窒化シリコン膜１２および酸化シリコン
膜１３をマスクとしてシリコン基板１０を反応性イオン
エッチング法によりエッチングし、深さ０．５μｍ程度
の溝Ｖを形成し、溝の内壁に膜厚２０ｎｍ程度の熱酸化
膜１４を形戒する。

続いて、第４図（ｂ）に示すように、溝の底部に、フィ
ールド反転防止のためのボロンイオン等１３−２を例えばｌｘｌＯ　　ｃｍ　　，１００ＫｅＶの程度で
イオン注入し、ｐ型不純物層１５を形成する。このとき
、ストレスを緩和するために溝の底部に例えば半径ｒ　
−　１　０　０　ｎｍ程度の丸みをもたせるようにエッ
チングしてもよい。この後、溝の内壁の酸化膜１４を除
去した後、溝の内壁を例えばアルカリ溶液を含むエッチ
ング液で５０乃至１００六程度エッチングし、反応性イ
オンエッチング時のダメージを除去する。この工程はイ
オン注入の前に行うようにしても良い。

そして、第４図（Ｃ）に示すように、溝の内壁に膜厚約
３０ｎｍ程度の熱酸化膜１６を形成し、さらに全面にＣ
ＶＤ法により膜厚約５　０　０　ｎｍの多結晶シリコン
膜１７を形成する。そして、さらにレジスト等を塗布し
表面を平坦化しエッチバックを行い満内にのみ多結晶シ
リコン膜ｌ７を残置せしめる。

この後、第４図（ｄ）に示すように、前記側壁残し工程
で形成された酸化シリコン膜１３をフッ化アンモニウム
液等を用いて選択的にエッチング除去する。

さらに、ｔＡ４図（ｅ）に示すように、基仮表面全体を
８５０℃の水蒸気雰囲気中で１０分間酸化し酸化シリコ
ン膜１８を形成した後、プラズマＣｖＤ法により膜厚４
　０　０　ｎｍの酸化シリコン膜１９を形成する。

続いて、フッ化アンモニウム液等の緩衝弗酸液を用いて
酸化シリコン膜１９の表面をエッチングすると、第４図
（ｆ）に示すように、段差部側面の酸化シリコン膜のエ
ッチング速度は、平坦部でのエッチング速度の約２０倍
程度であるため、素子形成領域の周辺に沿ってこの酸化
シリコン膜１９内にＶ字状の溝２０が形成される。これ
は、プラズマＣＶＤ法により形成された酸化シリコン膜
は段差上で膜質が脆弱となるためと考えられている。

この後、第４図（ｇ）に示すように、表面がほぼ平坦と
なるように全面に流動性物質膜例えばレジスト膜２１を
塗布する。ここで、レジスト膜２１を塗布したとき、凸
部の酸化シリコン膜１９表面ではレジスト膜は薄く、凹
部では厚く塗布されており、表面はほぼ平坦となってい
る。

そして、第４図（ｈ）に示すように、全面を反応性イオ
ンエッチング法によりエッチングし、凸部の酸化シリコ
ン１１！Ｆ１９を完全に除去し、窒化シリコンＷ！．１
２の表面を完全にｎ呈せしめる。この工程では、反応性
イオンエッチングの条件とレジスト膜の熱処理時間を選
択することにより、レジスト膜のエッチング速度と酸化
シリコン膜１９のエッチング速度とがほぼ同一になるよ
うにする。

さらに、第４図（ｉ）に示すように、前記レジスト膜２
１を除去したのち、ＣＦ４ガスを含むエッチングガスを
用いたＣＤＥ法により窒化シリコン膜１２を除去し、さ
らに酸化シリコン膜１１をエッチングし基板表面を露呈
せしめる。

このようにして、溝内に多結晶シリコン膜１７を埋め込
み、溝の上部の凸状コーナを自己整合的に覆うように酸
化シリコン［１９が形成される。

そして、第４図（ｊ）に示すように、素子形成領域上に
１５ｎｍ程度のゲート酸化膜２２を形成し、さらにＣＶ
Ｄ法によりリンドープの多結晶シリコン膜２３を堆積し
、これを反応性イオンエッチングでパターニングしてゲ
ート電極とする。

最後に通常の方法により、ゲート７１極２３に自己整合
するようにｎ型拡散層からなるソース・ドレイン領域２
４．２５を形成し第１図に示したような半導体装置が形
成される。

なお、図示しないが、通常はさらに基板表面全体にＣＶ
Ｄ酸化膜等を堆積し、これにソース・ドレイン領域およ
びゲート電極に達するようなコンタクトホールを開け、
アルミニウム配線等を形成するようにする。

このようにして、素子分離溝を覆う酸化シリコン１９の
バターニングがフォトリソ工程を経ることなく、素子分
離溝形成時に用いたマスクとしての窒化シリコン膜１２
をそのまま利用し、この窒化シリコン膜１２の周りの段
差上でのエッチング速度が速くなるような条件でエッチ
ングし、窒化シリコン膜１２の周りを露呈せしめ、さら
にこの窒化シリコン膜１２をエッチング除去することに
より自己整合的に形成されるため、合わせずれ防止のた
めのマージンをとる必要もなく、素子分離領域の、面積
の低減をはかることができる。

また、窒化シリコン膜１２の側壁に酸化シリコン膜１３
を形成した状態で溝を形成し、酸化シリコン膜１つの堆
積時には側壁に残置された酸化シリコンＩｌｉ１３を除
去するようにしているため、満形成時にエッチングの周
り込みが生じて溝幅が少し広くなったりしても、この酸
化シリコン膜１３の膜厚の分だけ酸化シリコン膜１９は
素子形成領域上に重なり、溝のコーナ一部の露出は防止
される。

このように、溝コーナ一部が酸化シリコン１つで覆われ
露出がなくなることにより、ＭＯＳＦＥＴのハンブ特性
などの影響も防ぐことができる。

さらには、活性化領域と基板との間のｐｎジャンクショ
ンが溝側面から離れて形成されることになり、埋め込み
層の多結晶シリコンをゲート電極トシタゲートコントロ
ールダイオード構造も回避され、それに伴うジャンクシ
ョンリーク電流も抑制することが可能となる。

また、溝は側壁残し工程で形成された酸化シリコン［１
３をも加えたマスクを用いるため、実際のりソグラフィ
の限界よりも細い幅の溝が形成できる。従って、素子形
成領域への酸化シリコン膜の延在が面積的な増加になる
のを防止できると共に、さらに著しい素子分離領域の面
積的な低減をはかることができ、さらなる高集積化が可
能となる。

また、図中にＷで示すように幅の広い素子分離領域を形
成する場合にも、同一幅の溝を形成し、この溝で囲まれ
るように形成すれば良いため、特に溝内への埋め込み工
程の制御が容易である。このとき、幅の広い素子分離領
域における凸部（酸化膜１１、窒化シリコン膜１４）は
、第４図（ｂ）におけいて、通常のフォトリソグラフイ
とエッチングを用いた工程により除去しておくようにす
る（領域Ｃ）。

なお、前記実施例では、溝の形成時にマスクとして用い
た窒化シリコン１１２を露呈せしめるためのエッチバッ
クに際して、第４図（ｇ）に示したように、レジスト膜
２１を塗布したが、広い凹部が在在するために、平坦な
表面が得られないような場合は、第５図に変形例を示す
ように、広い四部領域上にダミーのレジストパターン２
１１を形成したのち平坦化のためのレジスト膜２１２を
塗布するようにしても良い。

また、前記実施例では、溝の形ｂｊ．ｎ９にマスクとし
て用いた窒化シリコン膜１２の周りを露呈せしめたのち
、レジス１・膜２１を塗布し表面を平坦化し、エッチバ
ックして窒化シリコン膜１２の表面を露呈せしめ、さら
にこの窒化シリコン膜１２をエッチングするようにした
が、第４図（ｆ）の工程で完全に窒化シリコン膜１２の
周りを露呈せしめるようにすれば、酸化シリコン膜に対
して選択性のあるエッチング条件で窒化シリコン膜のみ
をエッチング除去するようにすれば、第４図（ｇ）およ
び第４図（ｈ）の工程を経ることなく、直接第４図（ｉ
）に示すように酸化シリコン膜１つのバターニングを行
うことが可能となる。

また、前記実施例では、溝■の埋め込みヰ４料として多
結晶シリコン膜を用いるようにしたが、多結晶シリコン
膜に限定されることなく、ＣＶＤ法で形成した酸化シリ
コン膜、ＢＰＳＧ膜あるいは窒化シリコン膜と酸化シリ
コン膜との組み合わせによる多層膜等を用いるようにし
ても良い。

さらにまた、ゲート電極材料としても、多結晶シリコン
膜のほかモリブデンやタングステン等の高融点金属や、
多結晶シリコンとモリブデンシリサイド、タングステン
シリサイド、チタンシリサイド等のシリサイドを用いた
いわゆるポリサイド構造をとるようにしてもよい。

また、前記実施例において、窒化シリコン膜１２による
段差上に形成する絶縁膜としてプラズマＣＶＤ法によっ
て形成した酸化シリコン膜１９を用いるようにしたが（
第４図（ｅ）参照）、プラズマＣＶＤ法による酸化シリ
コン膜に限らず、スパッタ法によって形成した酸化シリ
コン膜、あるいは同様の方法によって形成した窒化シリ
コン膜やＰＳＧＩＩ等、段差上で膜質が脆弱となるよう
な膜であればよ《、必要に応じて適宜置き換え可能であ
る。

加えて、本発明の素子分離方法は、ＤＲＡＭのセル、ｎ
チャネル、ｐチャネルの単体トランジスタ、バイボーラ
やＥ／Ｄ型のインバータ等、各種のデバイスに適用可能
であることはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明の半導体装置によれば
、素子分離用の溝上部にその溝幅より大きな絶縁層の蓋
を形成し素子分離領域を形成しているため、溝コーナ一
部はこの絶縁層で覆われ露出がなくなることにより、素
子領域に形成されるの素子の特性に影響を与えることな
く完全な素子分離を行うことが可能となる。

また、本発明の第２によれば、いろいろな大きさの素子
分離領域を形成する必要がある場合にも、溝幅は全てに
対し一定とし、素子分離幅に応じて、溝の上面に配設さ
れる絶縁膜の蓋体の大きさを変化させるようにしている
ため、溝の形成を制御性よく行うことが可能となる。

本発明の素子分離の方法によれば、素子分離溝を覆う絶
縁膜のバターニングがフォトリソグラフィ工程を経るこ
となく、素子分離溝形成時に用いたマスクとしての第１
の膜をそのまま利用し、この第１の膜の周りの段差上で
のエッチング速度が速くなるような絶縁膜を用いてこの
第１の膜の周りを露呈せしめ、第１の膜をエッチング除
去することにより自己整合的に形成されるため、さらに
著しい素子分離領域の面積的な低減をはかることができ
、素子分離特性の高性能化とさらなる高集積化が可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体装置を示す図、
第２図（ａ）乃至第２図（ｄ）は第１図に示した半導体
装置の製造工程図、第３図は本発明の第２の実施例の半
導体装置を示す図、第４図（ａ）乃至第４図（ｊ）は第
３図に示した半導体装置の製造工程図、第５図は本発明
の製造工程の変形例を示す図、第６図は本発明を示す説
明図、第７図は従来内の方法によって形成された素子分
離領域を示す図である。３　０　１　，＝シリコン基阪、３０２・・・酸化シリ
コン膜、３０３・・・多結晶シリコン膜、３０４・・・
酸化シシコン膜、１・・・ｎ型シリコン基板、２・・・
ｐ型ウエル領域、３・・・酸化シリコン膜、４・・・多
結晶シリコン膜、５・・・酸化シリコン膜（蓋体）、６
・・・ゲート絶縁膜、７・・・ゲート電極、８・・・ソ
ース・ドレイン領域、９・・・ｐ型チャネルストツパ、
３１・・・酸化シリコン膜、１０・・・シリコン基板、
１１・・・酸化シリコン膜、１２・・・窒化シリコン膜
、１３・・・酸化シリコン膜、１４．１６・・・酸化シ
リコン［、１５・・・ｐ型不純物層、１７・・・多結晶
シリコン膜、１８、１つ・・・酸化シリコン膜、２０・
・・溝、２１・・・レジスト膜、２１＋，２１２・・・
レジストパターン、２２・・・ゲート絶縁膜、２３・・
・ゲート電極、２４．２５・・・ソース・ドレイン領域
、■・・・７Ｍ、Ｒ・・・レジストパターン。

Claims

【特許請求の範囲】

（１）半導体基板表面に形成された溝内に、少なくとも
溝の内壁に接する面が絶縁物であるような埋め込み材料
を埋め込み形成される素子分離領域を有する半導体装置
において、前記溝の上面に前記溝幅よりも大きな絶縁膜の蓋体を配設してなることを特徴とする半導体装置。
（２）前記埋め込み材料は、溝の内壁を酸化することに
よって形成された酸化膜と、さらにその内部に形成され
た多結晶シリコン膜とから構成されていることを特徴と
する請求項（１）記載の半導体装置。
（３）前記埋め込み材料は、溝の内壁に形成された絶縁
膜と、さらにその内部に形成された埋め込み導体層とか
ら構成されており、前記埋め込み導体層は、外部電極に接続され、外部電極を介して印加される電界の電界効果によっ
て素子分離が実現せしめられるように構成されているこ
とを特徴とする請求項（１）記載の半導体装置。
（４）半導体基板表面に形成された溝内に、少なくとも
溝の内壁に接する面が絶縁物であるような埋め込み材料
を埋め込み形成される幅の異なる複数の素子分離領域を
有する半導体装置において、前記溝幅は全てに対し一定
であり、素子分離幅に応じて、前記溝の上面に配設される絶縁膜の蓋体の大きさが決定されるように構成さ
れていることを特徴とする半導体装置。
（５）半導体基板表面に第１の膜からなる凸部を形成す
る第１の膜形成工程と、この第１の膜の側壁に第２の膜を形成する第２の膜形成
工程と、これら第１および第２の膜をマスクとして半導体基板表
面をエッチングし溝を形成する第１の溝形成工程と、該溝内に第３の膜を埋め込み溝の表面が平坦となるよう
にする埋め込み工程と、前記第２の膜を除去する第２の膜除去工程と、全面に、
段差上でのエッチング速度が平坦部のエッチング速度に
比べて大きい絶縁性の第４の膜を堆積する第４の膜堆積
工程と、この第４の膜をエッチングし、第４の膜内に前記第１の
膜の周りが露呈するような溝を形成する第２の溝工程と
、前記第１の膜をエッチング除去する第１の膜除去工程と
、このようにして形成された素子領域内に所望の素子を形
成する素子形成工程とを含むことを特徴とする半導体装
置の製造方法。