JP3168602B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、表面の平坦化を迅速に
行うことができる半導体装置の製造方法に関するもので
ある。
行うことができる半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置製造の分野では、素子の微細
化に伴い、アイソレーション（素子間分離）を従来のＬ
ＯＣＯＳにかえて、溝に素子分離用絶縁物を埋め込んで
素子間分離を行うトレンチアイソレーション、特にシャ
ロートレンチアイソレーションを実用化する動きがあ
る。
化に伴い、アイソレーション（素子間分離）を従来のＬ
ＯＣＯＳにかえて、溝に素子分離用絶縁物を埋め込んで
素子間分離を行うトレンチアイソレーション、特にシャ
ロートレンチアイソレーションを実用化する動きがあ
る。
【０００３】かかるトレンチアイソレーション構造形成
に当たっては、トレンチ（溝）の埋め込み技術がそのキ
ープロセスのひとつになる。これについて、本発明者
は、エッチングと堆積を同時進行的に行う堆積手段、代
表的にはバイアスＥＣＲ−ＣＶＤ法を用いた種々の方法
を提案している。
に当たっては、トレンチ（溝）の埋め込み技術がそのキ
ープロセスのひとつになる。これについて、本発明者
は、エッチングと堆積を同時進行的に行う堆積手段、代
表的にはバイアスＥＣＲ−ＣＶＤ法を用いた種々の方法
を提案している。
【０００４】そして、上記バイアスＥＣＲ−ＣＶＤ法で
は、上述のように堆積とエッチングを同時進行的に行う
ので、広いトレンチと狭いトレンチを同じ厚さのＳｉＯ
２等の絶縁膜で埋め込む、いわゆる完全平坦化シャロー
トレンチ化が可能であり、しかもエッチングと堆積の比
率を制御することによって、比較的大きいアスペクト比
のトレンチ埋め込みにも対応できるばかりでなく、上記
比率の調整によって、基板に対して平行な水平方向には
エッチングが進行し、これと垂直な方向にはエッチング
も堆積も進行しないようにしていわゆる水平戻し法を用
い、これにより、レジスト合わせのマージンをとり、溝
以外の領域の余分に堆積した絶縁膜を除去することも可
能である。
は、上述のように堆積とエッチングを同時進行的に行う
ので、広いトレンチと狭いトレンチを同じ厚さのＳｉＯ
２等の絶縁膜で埋め込む、いわゆる完全平坦化シャロー
トレンチ化が可能であり、しかもエッチングと堆積の比
率を制御することによって、比較的大きいアスペクト比
のトレンチ埋め込みにも対応できるばかりでなく、上記
比率の調整によって、基板に対して平行な水平方向には
エッチングが進行し、これと垂直な方向にはエッチング
も堆積も進行しないようにしていわゆる水平戻し法を用
い、これにより、レジスト合わせのマージンをとり、溝
以外の領域の余分に堆積した絶縁膜を除去することも可
能である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
利点を利用したトレンチ埋め込みを行った場合、 １）バイアスＥＣＲ−ＣＶＤのスループット自体が比較
的小さい。 ２）トレンチ埋め込みの際のパターン依存性により、Ｓ
ｉ等の基板の広い領域にはＳｉＯ２が厚く残り、しかも
この水平戻しエッチングの際エッチング形状にすそ引き
を生じ、この部分の水平方向のエッチング速度が小さい
ため、スループットが更に一段と小さくなる。という問
題が生じる。
利点を利用したトレンチ埋め込みを行った場合、 １）バイアスＥＣＲ−ＣＶＤのスループット自体が比較
的小さい。 ２）トレンチ埋め込みの際のパターン依存性により、Ｓ
ｉ等の基板の広い領域にはＳｉＯ２が厚く残り、しかも
この水平戻しエッチングの際エッチング形状にすそ引き
を生じ、この部分の水平方向のエッチング速度が小さい
ため、スループットが更に一段と小さくなる。という問
題が生じる。
【０００６】本発明は、かかる問題点を解決するために
なされたもので、バイアスＥＣＲ−ＣＶＤ法等の堆積手
段にエッチバック法またはホトレジスト膜のリフトオフ
法を組み合わせることによって、表面の平坦化が迅速に
行える半導体装置の製造方法を得ることを目的とする。
なされたもので、バイアスＥＣＲ−ＣＶＤ法等の堆積手
段にエッチバック法またはホトレジスト膜のリフトオフ
法を組み合わせることによって、表面の平坦化が迅速に
行える半導体装置の製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】本出願の請求項１の発明
は、基板上にエッチングストップ層とダミー層を順次形
成する工程と、前記基板に溝を形成する工程と、所定の
流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを用いて前記溝を前
記ダミー層まで埋め込む工程と、前記溝以外の領域に堆
積された絶縁膜の一部を全面エッチバックする工程と、
該全面エッチバックする工程の前または後において前記
溝以外の領域に残った絶縁膜の一部を前記所定の流量比
と異なる流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを用いて水
平戻しエッチングする工程と、前記溝の埋め込み部上に
ホトレジスト膜を形成する工程と、前記ホトレジスト膜
をマスクとして前記溝以外の領域の絶縁膜を除去する工
程とを有することを特徴とするものである。
は、基板上にエッチングストップ層とダミー層を順次形
成する工程と、前記基板に溝を形成する工程と、所定の
流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを用いて前記溝を前
記ダミー層まで埋め込む工程と、前記溝以外の領域に堆
積された絶縁膜の一部を全面エッチバックする工程と、
該全面エッチバックする工程の前または後において前記
溝以外の領域に残った絶縁膜の一部を前記所定の流量比
と異なる流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを用いて水
平戻しエッチングする工程と、前記溝の埋め込み部上に
ホトレジスト膜を形成する工程と、前記ホトレジスト膜
をマスクとして前記溝以外の領域の絶縁膜を除去する工
程とを有することを特徴とするものである。
【０００８】本出願の請求項２の発明は、基板上にエッ
チングストップ層とダミー層及びホトレジストパターン
を順次形成する工程と、前記ホトレジスト膜をマスクと
して異方性エッチングにより前記基板上に溝を形成する
工程と、前記ホトレジスト膜を残したまま、所定の流量
比のＳｉＨ4 ガスとＮ2 Ｏガスを用いて前記溝を前記ダ
ミー層まで埋め込む工程と、前記溝以外の領域に堆積さ
れた絶縁膜の一部を前記所定の流量比と異なる流量比の
ＳｉＨ4 ガスとＮ2 Ｏガスを用いて水平戻しエッチング
する工程と、前記ホトレジスト膜をリフトオフする工程
と、前記ダミー層をエッチング除去する工程と、前記基
板表面を研摩する工程とを有することを特徴とするもの
である。本出願の請求項３の発明は、基板上にエッチン
グストップ層とダミー層を順次形成する工程と、前記基
板に溝を形成する工程と、前記溝を前記ダミー層まで埋
め込む工程と、前記溝以外の領域に堆積された絶縁膜の
一部を全面エッチバックする工程と、該全面エッチバッ
クする工程の前または後において前記溝以外の領域に残
った絶縁膜の一部を水平戻しエッチングする工程と、前
記溝の埋め込み部上にホトレジスト膜を形成する工程
と、前記ホトレジスト膜をマスクとして前記溝以外の領
域の絶縁膜を除去する工程とを有することを特徴とする
ものである。 本出願の請求項４の発明は、基板上
にエッチングストップ層とダミー層を順次形成する工程
と、前記基板に溝を形成する工程と、前記溝を前記ダミ
ー層まで埋め込む工程と、前記溝以外の領域に堆積され
た絶縁膜の一部を水平戻しエッチングする工程と、前記
溝以外の領域に堆積された絶縁膜の一部を等方性エッチ
ングする工程とを有し、前記ダミー層厚は前記水平戻し
エッチングにより形成されるすそ引き段差より厚く形成
されることを特徴とするものである。本出願の請求項５
の発明は、基板に溝を形成する工程と、所定の流量比の
ソースガスを用いて前記溝を埋め込む工程と、前記溝以
外の領域に残った絶縁膜の一部を前記所定の流量比と異
なる流量比の前記ソースガスを用いて水平戻しエッチン
グする工程と、前記溝の埋め込み部上にホトレジスト膜
を形成する工程と、前記ホトレジスト膜をマスクとして
前記溝以外の領域の絶縁膜を除去する工程とを有するこ
とを特徴とするものである。本出願の請求項６の発明
は、前記ソースガスはＳｉＨ4 ガス及びＮ2 Ｏガスから
なることを特徴とする請求項５に記載の半導体装置の製
造方法である。本出願の請求項７の発明は、基板上にエ
ッチングストップ層とダミー層を順次形成する工程と、
前記基板上に溝を形成する工程と、エッチングと堆積と
を同時進行的に行う堆積手段により前記ダミー層まで前
記溝の埋め込みを行う工程と、前記溝以外の領域に堆積
された絶縁膜をエッチングと堆積とを同時進行的に行う
エッチング手段により水平戻しする工程と、前記ダミー
層をエッチング除去する工程と、前記基板表面を研摩す
る工程とを有することを特徴とする半導体装置の製造方
法である。
チングストップ層とダミー層及びホトレジストパターン
を順次形成する工程と、前記ホトレジスト膜をマスクと
して異方性エッチングにより前記基板上に溝を形成する
工程と、前記ホトレジスト膜を残したまま、所定の流量
比のＳｉＨ4 ガスとＮ2 Ｏガスを用いて前記溝を前記ダ
ミー層まで埋め込む工程と、前記溝以外の領域に堆積さ
れた絶縁膜の一部を前記所定の流量比と異なる流量比の
ＳｉＨ4 ガスとＮ2 Ｏガスを用いて水平戻しエッチング
する工程と、前記ホトレジスト膜をリフトオフする工程
と、前記ダミー層をエッチング除去する工程と、前記基
板表面を研摩する工程とを有することを特徴とするもの
である。本出願の請求項３の発明は、基板上にエッチン
グストップ層とダミー層を順次形成する工程と、前記基
板に溝を形成する工程と、前記溝を前記ダミー層まで埋
め込む工程と、前記溝以外の領域に堆積された絶縁膜の
一部を全面エッチバックする工程と、該全面エッチバッ
クする工程の前または後において前記溝以外の領域に残
った絶縁膜の一部を水平戻しエッチングする工程と、前
記溝の埋め込み部上にホトレジスト膜を形成する工程
と、前記ホトレジスト膜をマスクとして前記溝以外の領
域の絶縁膜を除去する工程とを有することを特徴とする
ものである。 本出願の請求項４の発明は、基板上
にエッチングストップ層とダミー層を順次形成する工程
と、前記基板に溝を形成する工程と、前記溝を前記ダミ
ー層まで埋め込む工程と、前記溝以外の領域に堆積され
た絶縁膜の一部を水平戻しエッチングする工程と、前記
溝以外の領域に堆積された絶縁膜の一部を等方性エッチ
ングする工程とを有し、前記ダミー層厚は前記水平戻し
エッチングにより形成されるすそ引き段差より厚く形成
されることを特徴とするものである。本出願の請求項５
の発明は、基板に溝を形成する工程と、所定の流量比の
ソースガスを用いて前記溝を埋め込む工程と、前記溝以
外の領域に残った絶縁膜の一部を前記所定の流量比と異
なる流量比の前記ソースガスを用いて水平戻しエッチン
グする工程と、前記溝の埋め込み部上にホトレジスト膜
を形成する工程と、前記ホトレジスト膜をマスクとして
前記溝以外の領域の絶縁膜を除去する工程とを有するこ
とを特徴とするものである。本出願の請求項６の発明
は、前記ソースガスはＳｉＨ4 ガス及びＮ2 Ｏガスから
なることを特徴とする請求項５に記載の半導体装置の製
造方法である。本出願の請求項７の発明は、基板上にエ
ッチングストップ層とダミー層を順次形成する工程と、
前記基板上に溝を形成する工程と、エッチングと堆積と
を同時進行的に行う堆積手段により前記ダミー層まで前
記溝の埋め込みを行う工程と、前記溝以外の領域に堆積
された絶縁膜をエッチングと堆積とを同時進行的に行う
エッチング手段により水平戻しする工程と、前記ダミー
層をエッチング除去する工程と、前記基板表面を研摩す
る工程とを有することを特徴とする半導体装置の製造方
法である。
【０００９】本発明において、ダミー層とは、エッチン
グと堆積を同時進行的に行う堆積手段、代表的にはバイ
アスＥＣＲ−ＣＶＤ法により埋め込みを行う際には形成
しておき、最終的には除去するものを言う。
グと堆積を同時進行的に行う堆積手段、代表的にはバイ
アスＥＣＲ−ＣＶＤ法により埋め込みを行う際には形成
しておき、最終的には除去するものを言う。
【００１０】この発明において、ダミー層の上部表面を
超過しないように、即ちダミー層の中間程度の所まで反
応種を埋め込み、埋め込み後にダミー層を除去して、Ｓ
ｉＯ２等のバイアスＥＣＲ−ＣＶＤ等により形成した層
を基板面より突出させるようにするのは、耐圧性の向上
等の理由から、好ましいことである。
超過しないように、即ちダミー層の中間程度の所まで反
応種を埋め込み、埋め込み後にダミー層を除去して、Ｓ
ｉＯ２等のバイアスＥＣＲ−ＣＶＤ等により形成した層
を基板面より突出させるようにするのは、耐圧性の向上
等の理由から、好ましいことである。
【００１１】ダミー層は、例えばバイアスＥＣＲ−ＣＶ
ＤによりＳｉＯ２を形成する場合には、ポリＳｉ（ポリ
シリコン）から好ましく形成することができる。
ＤによりＳｉＯ２を形成する場合には、ポリＳｉ（ポリ
シリコン）から好ましく形成することができる。
【００１２】本発明において、溝以外の領域に堆積した
ＳｉＯ２等の絶縁膜の除去に利用するダミー層をエッチ
ングする際のエッチング緩衝層として、エッチングスト
ップ層をダミー層と基板の間に形成しておき、最終的に
はこれを除去する構成をとることができる。
ＳｉＯ２等の絶縁膜の除去に利用するダミー層をエッチ
ングする際のエッチング緩衝層として、エッチングスト
ップ層をダミー層と基板の間に形成しておき、最終的に
はこれを除去する構成をとることができる。
【００１３】エッチングストップ層は、ダミー層よりエ
ッチング速度が小さい材料（例えばダミー層がポリＳｉ
から成る場合、これよりエッチング速度が小さいシリコ
ン化合物等）を使用する必要があり、バイアスＥＣＲ−
ＣＶＤによりＳｉＯ２を形成する場合には、かかるスト
ップ層としては、パッドＳｉＯ２から成る層を好ましく
採用できる。
ッチング速度が小さい材料（例えばダミー層がポリＳｉ
から成る場合、これよりエッチング速度が小さいシリコ
ン化合物等）を使用する必要があり、バイアスＥＣＲ−
ＣＶＤによりＳｉＯ２を形成する場合には、かかるスト
ップ層としては、パッドＳｉＯ２から成る層を好ましく
採用できる。
【００１４】また上記エッチングストップ層を除去後、
ＳｉＯ２等のバイアスＥＣＲ−ＣＶＤにより形成する層
を基板面より突出させるのは、ゲート酸化膜の耐圧劣化
の防止のために有効である。
ＳｉＯ２等のバイアスＥＣＲ−ＣＶＤにより形成する層
を基板面より突出させるのは、ゲート酸化膜の耐圧劣化
の防止のために有効である。
【００１５】本出願の請求項１，３，４，５の発明にお
いて、バイアスＥＣＲ−ＣＶＤ等による水平戻し工程後
に、スパッタエッチング（Ａｒスパッタエッチング等）
する工程を加え、次いで全面エッチバックする工程を実
施することは、バイアスＥＣＲ−ＣＶＤ等による水平戻
し工程の時間を短縮でき、好ましい態様である。
いて、バイアスＥＣＲ−ＣＶＤ等による水平戻し工程後
に、スパッタエッチング（Ａｒスパッタエッチング等）
する工程を加え、次いで全面エッチバックする工程を実
施することは、バイアスＥＣＲ−ＣＶＤ等による水平戻
し工程の時間を短縮でき、好ましい態様である。
【００１６】また、本出願の請求項４の発明のようにし
て、基板上に形成するダミー層の厚さを、レジスト合わ
せのマージンをとるためのバイアスＥＣＲ−ＣＶＤによ
る水平戻し工程で生じるすそ引き段差の厚さより厚く形
成しておくことは、水平戻し工程の時間を短縮でき、好
ましいことである。
て、基板上に形成するダミー層の厚さを、レジスト合わ
せのマージンをとるためのバイアスＥＣＲ−ＣＶＤによ
る水平戻し工程で生じるすそ引き段差の厚さより厚く形
成しておくことは、水平戻し工程の時間を短縮でき、好
ましいことである。
【００１７】ここで、水平戻し法とは、水平戻しの条
件、即ち垂直方向（基板と垂直な方向、即ち添付図面の
上下方向）にはエッチングも堆積も進行せず、水平方向
（同じく添付図面の左右方向）ではエッチングが進行す
る条件でバイアスＥＣＲ−ＣＶＤに代表されるエッチン
グと堆積を同時進行的に行う堆積手段を行う技術であ
る。
件、即ち垂直方向（基板と垂直な方向、即ち添付図面の
上下方向）にはエッチングも堆積も進行せず、水平方向
（同じく添付図面の左右方向）ではエッチングが進行す
る条件でバイアスＥＣＲ−ＣＶＤに代表されるエッチン
グと堆積を同時進行的に行う堆積手段を行う技術であ
る。
【００１８】
【作用】本出願の請求項１，３，４，５，６の発明によ
れば、バイアスＥＣＲ−ＣＶＤ等によるトレンチ埋め込
み後、水平戻し工程の前または後に全面エッチバックを
する工程を組み合わせることにより、ダミー層上に堆積
した余分の絶縁膜の特に水平戻し法による除去で長時間
を要するすそ引き部分を除去できるので、水平戻しの時
間を短縮できる。本出願の請求項７の発明によれば、好
ましい平坦化を迅速に達成できる。
れば、バイアスＥＣＲ−ＣＶＤ等によるトレンチ埋め込
み後、水平戻し工程の前または後に全面エッチバックを
する工程を組み合わせることにより、ダミー層上に堆積
した余分の絶縁膜の特に水平戻し法による除去で長時間
を要するすそ引き部分を除去できるので、水平戻しの時
間を短縮できる。本出願の請求項７の発明によれば、好
ましい平坦化を迅速に達成できる。
【００１９】本出願の請求項２の発明によれば、ホトレ
ジスト上に形成されたＳｉＯ２等の堆積物を水平戻しで
後退させてホトレジストが露出後は、リフトオフにより
レジストとともに堆積物も同時に除去できるので、水平
戻しを短時間行うだけですむ。
ジスト上に形成されたＳｉＯ２等の堆積物を水平戻しで
後退させてホトレジストが露出後は、リフトオフにより
レジストとともに堆積物も同時に除去できるので、水平
戻しを短時間行うだけですむ。
【００２０】
【実施例】以下本出願の各発明の実施例について、図面
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
【００２１】実施例−１ この実施例は、本出願の請求項１の発明を、半導体装置
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
【００２２】図１を参照する。本実施例においては、半
導体基板１の上にエッチングストップ層３とダミー層４
を形成する各材料によりこの順にそれぞれの膜を形成積
層し、これにフォトリソグラフィー技術等により溝２を
形成することによって、図１（ａ）に示す如く、溝２
（トレンチ）の開口２１の周囲に、エッチングストップ
層３とダミー層４を設ける。次いで該溝２にバイアスＥ
ＣＲ−ＣＶＤを行って絶縁材を埋め込み、図１（ｂ）の
ようにする。溝２内に形成された絶縁材の埋め込み部を
符号５で示し、溝２以外の領域に堆積された絶縁膜を５
ａで示す。このとき本実施例では、絶縁材は図１（ｂ）
の如く少なくともダミー層４の下端の上まで埋め込ん
で、埋め込み部５とする。その後、全面エッチバック
（ブランケットエッチバック）を行い、溝２以上の領域
に堆積された余分の絶縁膜５ａを一部除去するが、この
とき溝２内の埋め込み部５が図１（ｃ）に示す如くダミ
ー層４の中間程度までエッチングされた時点で全面エッ
チバックを停止する。続いてバイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、レジスト合わせのマージン
をとり、ダミー層４を残して図２（ｄ）に示す表面構造
を得る。その後、少なくとも溝２の埋め込み部５の上に
ホトレジスト膜６を図２（ｅ）に示すようにパターン形
成する。その後、堆積物層である絶縁膜５ａをエッチン
グ除去し、更にダミー層４及びエッチングストップ層３
を順次エッチング除去して、図２（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み部５が、基板１の上
面よりやや突出して形成され、基板１のコーナー部が露
出することが防止される。なお、本例では上記の全面エ
ッチバック工程を水平戻し工程の後に行っても同等の効
果が得られる。
導体基板１の上にエッチングストップ層３とダミー層４
を形成する各材料によりこの順にそれぞれの膜を形成積
層し、これにフォトリソグラフィー技術等により溝２を
形成することによって、図１（ａ）に示す如く、溝２
（トレンチ）の開口２１の周囲に、エッチングストップ
層３とダミー層４を設ける。次いで該溝２にバイアスＥ
ＣＲ−ＣＶＤを行って絶縁材を埋め込み、図１（ｂ）の
ようにする。溝２内に形成された絶縁材の埋め込み部を
符号５で示し、溝２以外の領域に堆積された絶縁膜を５
ａで示す。このとき本実施例では、絶縁材は図１（ｂ）
の如く少なくともダミー層４の下端の上まで埋め込ん
で、埋め込み部５とする。その後、全面エッチバック
（ブランケットエッチバック）を行い、溝２以上の領域
に堆積された余分の絶縁膜５ａを一部除去するが、この
とき溝２内の埋め込み部５が図１（ｃ）に示す如くダミ
ー層４の中間程度までエッチングされた時点で全面エッ
チバックを停止する。続いてバイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、レジスト合わせのマージン
をとり、ダミー層４を残して図２（ｄ）に示す表面構造
を得る。その後、少なくとも溝２の埋め込み部５の上に
ホトレジスト膜６を図２（ｅ）に示すようにパターン形
成する。その後、堆積物層である絶縁膜５ａをエッチン
グ除去し、更にダミー層４及びエッチングストップ層３
を順次エッチング除去して、図２（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み部５が、基板１の上
面よりやや突出して形成され、基板１のコーナー部が露
出することが防止される。なお、本例では上記の全面エ
ッチバック工程を水平戻し工程の後に行っても同等の効
果が得られる。
【００２３】更に詳しくは本実施例では、半導体基板１
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ２を形成してこれを埋め込むように構成し
た。
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ２を形成してこれを埋め込むように構成し
た。
【００２４】本実施例においては、基板１の上にＣＶＤ
によりパッドＳｉＯ２のエッチングストップ層３（例え
ば膜厚２００Å）を、続いてポリＳｉによりダミー層４
（例えば膜厚１０００Å）を設け、０．２μｍ幅の溝２
（トレンチ）を、フォトリソグラフィ技術とドライエッ
チング技術を用いて形成する（溝２の深さは例えば１μ
ｍとする）。これにより図１（ａ）の構造を得る。
によりパッドＳｉＯ２のエッチングストップ層３（例え
ば膜厚２００Å）を、続いてポリＳｉによりダミー層４
（例えば膜厚１０００Å）を設け、０．２μｍ幅の溝２
（トレンチ）を、フォトリソグラフィ技術とドライエッ
チング技術を用いて形成する（溝２の深さは例えば１μ
ｍとする）。これにより図１（ａ）の構造を得る。
【００２５】次にバイアスＥＣＲ−ＣＶＤ法を用いて、
この溝２を埋め込む。例えば、次の条件でトレンチ埋め
込みを行う。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層４であるポリＳ
ｉの少なくとも下端よりは上に来るように、予め時間を
設定しておく。これにより図１（ｂ）の構造を得る。
この溝２を埋め込む。例えば、次の条件でトレンチ埋め
込みを行う。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層４であるポリＳ
ｉの少なくとも下端よりは上に来るように、予め時間を
設定しておく。これにより図１（ｂ）の構造を得る。
【００２６】その後、ＳｉＯ２を例えば使用ガス系ＣＨ
Ｆ ３ ＝７５ＳＣＣＭ、圧力５×１０−２Ｔｏｒｒ、０．
２３Ｗ／ｃｍ２の条件で全面エッチバックする。エッチ
バック量は、最終的に埋め込みＳｉＯ２５が基板１より
突出するようにポリＳｉの厚さより少なくして、図１
（ｃ）の構造を得る。
Ｆ ３ ＝７５ＳＣＣＭ、圧力５×１０−２Ｔｏｒｒ、０．
２３Ｗ／ｃｍ２の条件で全面エッチバックする。エッチ
バック量は、最終的に埋め込みＳｉＯ２５が基板１より
突出するようにポリＳｉの厚さより少なくして、図１
（ｃ）の構造を得る。
【００２７】次に、バイアスＥＣＲ−ＣＶＤ技術の水平
戻し法を使用して溝２の間の狭い部分の余分なＳｉＯ２
５ａを除去し、レジスト合わせのマージンを広くとり、
図２（ｄ）の構造を得る。水平戻しの条件は前記のバイ
アスＥＣＲ−ＣＶＤ法の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに変えたほかは同じ条件で行う
ことにより、実施した。
戻し法を使用して溝２の間の狭い部分の余分なＳｉＯ２
５ａを除去し、レジスト合わせのマージンを広くとり、
図２（ｄ）の構造を得る。水平戻しの条件は前記のバイ
アスＥＣＲ−ＣＶＤ法の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに変えたほかは同じ条件で行う
ことにより、実施した。
【００２８】その後、溝２外の広い領域のＳｉＯ２５ａ
を除去するためレジストパターニングを行い、
図２（ｅ）の構造を得る。それからこのホトレジストを
マスクとして前記の全面エッチバックと同じ条件でドラ
イエッチングするかウェットエッチングによってＳｉＯ
２を除する。その後ダミー層４であるポリＳｉ層をＫＯ
Ｈ溶液などで除去し、更にエッチングストップ層３であ
るパッドＳｉＯ２層を希ＨＦなどでエッチング除去す
る。これにより図２（ｆ）の構造を得ることができる。
を除去するためレジストパターニングを行い、
図２（ｅ）の構造を得る。それからこのホトレジストを
マスクとして前記の全面エッチバックと同じ条件でドラ
イエッチングするかウェットエッチングによってＳｉＯ
２を除する。その後ダミー層４であるポリＳｉ層をＫＯ
Ｈ溶液などで除去し、更にエッチングストップ層３であ
るパッドＳｉＯ２層を希ＨＦなどでエッチング除去す
る。これにより図２（ｆ）の構造を得ることができる。
【００２９】本実施例によれば、埋め込みＳｉＯ２が基
板１より突出するので、基板１のコーナーが露出するこ
とがなく、その後、基板１のシリコン表面を酸化した際
に、酸化膜の耐圧が劣化することはない。
板１より突出するので、基板１のコーナーが露出するこ
とがなく、その後、基板１のシリコン表面を酸化した際
に、酸化膜の耐圧が劣化することはない。
【００３０】実施例−２ この実施例は、バイアスＥＣＲ−ＣＶＤによる水平戻し
工程後に、Ａｒスパッタエッチングを行い、水平戻し工
程時間を短縮してもレジスト合わせマージンを確保でき
るようにしたものである。
工程後に、Ａｒスパッタエッチングを行い、水平戻し工
程時間を短縮してもレジスト合わせマージンを確保でき
るようにしたものである。
【００３１】実施例−１のバイアスＥＣＲ−ＣＶＤによ
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うと図３（ａ）
の構造を得る。この後水平戻しを続けると水平方向（図
の左右方向）にしかエッチングが進行しないからいわゆ
るすそ引きが生じ、垂直方向にはエッチングが進まない
（図３（ｂ））。
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うと図３（ａ）
の構造を得る。この後水平戻しを続けると水平方向（図
の左右方向）にしかエッチングが進行しないからいわゆ
るすそ引きが生じ、垂直方向にはエッチングが進まない
（図３（ｂ））。
【００３２】これに対して、水平戻しで図３（ａ）の構
造を得た時点で水平戻しに代えてＡｒスパッタエッチン
グを行うと、縦方向、横方向の両方ともエッチングが進
行して、図３（ｃ）に示すように溝２以外の領域に堆積
された絶縁材が除去され、全 面エッチングを行う必要が
なくなる。
造を得た時点で水平戻しに代えてＡｒスパッタエッチン
グを行うと、縦方向、横方向の両方ともエッチングが進
行して、図３（ｃ）に示すように溝２以外の領域に堆積
された絶縁材が除去され、全 面エッチングを行う必要が
なくなる。
【００３３】Ａｒスパッタリングは水平戻しに使用する
ものと同じＥＣＲ装置を使用して、例えばＡｒ＝５０Ｓ
ＣＣＭ、マイクロ波＝６００Ｗ、ＲＦ＝５００Ｗ、磁場
＝８７５ガウス、圧力＝７×１０−４Ｔｏｒｒで行う。
ものと同じＥＣＲ装置を使用して、例えばＡｒ＝５０Ｓ
ＣＣＭ、マイクロ波＝６００Ｗ、ＲＦ＝５００Ｗ、磁場
＝８７５ガウス、圧力＝７×１０−４Ｔｏｒｒで行う。
【００３４】実施例−３ この実施例は、基板上に形成するダミー層の厚さを、バ
イアスＥＣＲ−ＣＶＤ技術による水平戻し法のレジスト
合わせのマージン確保用すそ引き段差の厚さより厚く形
成して、水平戻し工程の時間を短縮するようにしたもの
である。
イアスＥＣＲ−ＣＶＤ技術による水平戻し法のレジスト
合わせのマージン確保用すそ引き段差の厚さより厚く形
成して、水平戻し工程の時間を短縮するようにしたもの
である。
【００３５】実施例−１のバイアスＥＣＲ−ＣＶＤによ
る埋め込み工程により得られた図１（ｂ）の構造にバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うとき、ダミー
層４のポリシリコン膜厚が薄いと図４（ａ）のようにな
る。レジスト合わせマージンＬを得るために、Ａに相当
する膜厚をエッチバックし、図４（ｃ）の形状を得る。
水平線戻しではすそ引きが発生するため、ダミー層４が
薄いときには水平戻しに要する時間が長くなり、従って
プロセス時間が長くなるという問題がある。この問題を
解決するために、実施例−３では、ダミー層を厚くする
ことで、水平戻し時間を短くしても、十分なレジスト合
わせマージンを得られる手法を示すものである。図４
（ｂ）に厚いダミー層４′を形成したトレンチをバイア
スＥＣＲ−ＣＶＡにより埋め込み、さらに水平戻しを図
４（ａ）よりも短い時間行った時の形状を示す。図４
（ａ）の水平戻し後の形状（図４（ｂ）の点線）と比較
してわかるように、プロセス（ａ）と同じレジスト合わ
せマージンを得るにはプロセス（ａ）のときのエッチバ
ック量Ａよりも多いエッチバック量Ｂをエッチバックす
る必要がある。エッチバック後の形状を図４（ｄ）に示
す。プロセス（ｂ）では、エッチバック時間はプロセス
（ａ）よりも長い時間を要するものの、エッチバックよ
りも水平戻しの方がレートがはるかに遅いので、トータ
ルプロセスで比較 するとプロセス（ｂ）の方が所要時間
が短くなる。
る埋め込み工程により得られた図１（ｂ）の構造にバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うとき、ダミー
層４のポリシリコン膜厚が薄いと図４（ａ）のようにな
る。レジスト合わせマージンＬを得るために、Ａに相当
する膜厚をエッチバックし、図４（ｃ）の形状を得る。
水平線戻しではすそ引きが発生するため、ダミー層４が
薄いときには水平戻しに要する時間が長くなり、従って
プロセス時間が長くなるという問題がある。この問題を
解決するために、実施例−３では、ダミー層を厚くする
ことで、水平戻し時間を短くしても、十分なレジスト合
わせマージンを得られる手法を示すものである。図４
（ｂ）に厚いダミー層４′を形成したトレンチをバイア
スＥＣＲ−ＣＶＡにより埋め込み、さらに水平戻しを図
４（ａ）よりも短い時間行った時の形状を示す。図４
（ａ）の水平戻し後の形状（図４（ｂ）の点線）と比較
してわかるように、プロセス（ａ）と同じレジスト合わ
せマージンを得るにはプロセス（ａ）のときのエッチバ
ック量Ａよりも多いエッチバック量Ｂをエッチバックす
る必要がある。エッチバック後の形状を図４（ｄ）に示
す。プロセス（ｂ）では、エッチバック時間はプロセス
（ａ）よりも長い時間を要するものの、エッチバックよ
りも水平戻しの方がレートがはるかに遅いので、トータ
ルプロセスで比較 するとプロセス（ｂ）の方が所要時間
が短くなる。
【００３６】実施例−４ この実施例は、本出願の請求項２及び７の発明を具体化
したものであり、実施例−１と同様な微細化した半導体
装置の製造の際のトレンチアイソレーション構造形成に
この発明を具体化したものである。
したものであり、実施例−１と同様な微細化した半導体
装置の製造の際のトレンチアイソレーション構造形成に
この発明を具体化したものである。
【００３７】図５及び図６を参照する。本実施例では、
基板１１の上にエッチングストップ層１３及びダミー層
１４を形成する材料によりこの順に膜を形成積層し、更
にこれにホトレジスト層１５をパターン形成し（図５
（ａ）参照）、これにホトレジスト１５をマスクとして
ドライエッチング技術等により溝１２を形成することに
よって、図５（ｂ）に示す如く、溝１２（トレンチ）の
開口２２の周囲に、エッチングストップ層１３、ダミー
層１４及びホトレジスト層１５を設ける。次いでホトレ
ジスト層１５を残したまま、前記溝１２にバイアスＥＣ
Ｒ−ＣＶＤによって絶縁材を埋め込み、図５（ｃ）のよ
うな構造にする。溝１２内に形成された絶縁材の埋め込
み部を符号１６で示し、溝１２以外の領域に堆積された
絶縁膜を１６ａで示す。このとき本実施例では、溝１２
内の絶縁材１６は図５（ｃ）に示す如く少なくともダミ
ー層１４の下端の上まで埋め込むが、溝１２の左右両端
にはホトレジスト層１５の上端までメニスカス部の突起
１６ｂが形成される。その後バイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、ホトレジスト層１５の上端
が露出する図６（ｄ）の構造とする。その後レジストを
リフトオフして、ホトレジスト層１５上の堆積物層であ
る絶縁部１６ａを除去して図６（ｅ）に示す表面構造を
得る。その後ダミー層１４をエッチング除去し、続いて
突起１６ｂを研摩除去し、最後にエッチングストップ層
１３をエッチング除去して、図６（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み１６が、基板１１の
上面よりやや突出して形成され、基板１１のコーナー部
が露出することが防止される。
基板１１の上にエッチングストップ層１３及びダミー層
１４を形成する材料によりこの順に膜を形成積層し、更
にこれにホトレジスト層１５をパターン形成し（図５
（ａ）参照）、これにホトレジスト１５をマスクとして
ドライエッチング技術等により溝１２を形成することに
よって、図５（ｂ）に示す如く、溝１２（トレンチ）の
開口２２の周囲に、エッチングストップ層１３、ダミー
層１４及びホトレジスト層１５を設ける。次いでホトレ
ジスト層１５を残したまま、前記溝１２にバイアスＥＣ
Ｒ−ＣＶＤによって絶縁材を埋め込み、図５（ｃ）のよ
うな構造にする。溝１２内に形成された絶縁材の埋め込
み部を符号１６で示し、溝１２以外の領域に堆積された
絶縁膜を１６ａで示す。このとき本実施例では、溝１２
内の絶縁材１６は図５（ｃ）に示す如く少なくともダミ
ー層１４の下端の上まで埋め込むが、溝１２の左右両端
にはホトレジスト層１５の上端までメニスカス部の突起
１６ｂが形成される。その後バイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、ホトレジスト層１５の上端
が露出する図６（ｄ）の構造とする。その後レジストを
リフトオフして、ホトレジスト層１５上の堆積物層であ
る絶縁部１６ａを除去して図６（ｅ）に示す表面構造を
得る。その後ダミー層１４をエッチング除去し、続いて
突起１６ｂを研摩除去し、最後にエッチングストップ層
１３をエッチング除去して、図６（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み１６が、基板１１の
上面よりやや突出して形成され、基板１１のコーナー部
が露出することが防止される。
【００３８】更に詳しくは本実施例では、実施例−１と
同様にパッドＳｉＯ２のエッチングストップ層（例えば
膜厚１００Å）とポリＳｉのダミー層１４（例えば膜厚
１０００Å）を順次形成積層したものにホトレジスト層
１５をパターン形成して図５（ａ）のようにする。レジ
スト膜１５の厚さは、なるべくアスペクト比が大きくな
らないように、次工程でのドライエッチング等での減少
分も含み最小膜厚にしておく。
同様にパッドＳｉＯ２のエッチングストップ層（例えば
膜厚１００Å）とポリＳｉのダミー層１４（例えば膜厚
１０００Å）を順次形成積層したものにホトレジスト層
１５をパターン形成して図５（ａ）のようにする。レジ
スト膜１５の厚さは、なるべくアスペクト比が大きくな
らないように、次工程でのドライエッチング等での減少
分も含み最小膜厚にしておく。
【００３９】次に、このレジスト膜５をマスクとして、
例えば次の条件でドライエッチングによって溝１２を形
成する。 使用ガス系：ＳＦ６／フロン１１３＝１０／６０ＳＣＣ
Ｍ 圧力：１０ｍＴｏｒｒ マイクロ波：８５０Ｗ ＲＦバイアス：１５０Ｗ これにより図５（ｂ）の構造を得る。
例えば次の条件でドライエッチングによって溝１２を形
成する。 使用ガス系：ＳＦ６／フロン１１３＝１０／６０ＳＣＣ
Ｍ 圧力：１０ｍＴｏｒｒ マイクロ波：８５０Ｗ ＲＦバイアス：１５０Ｗ これにより図５（ｂ）の構造を得る。
【００４０】次にバイアスＥＣＲ−ＣＶＤ法を用いて、
この溝１２を、例えば、次の条件で埋め込む。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層１４の少なくと
も下端より上に来るように、予め時間を設定しておく。
その結果、溝１２の左右両端にはトレンチ形成後残った
ホトレジスト層１５の上端まで突起１６ｂが形成された
図５（ｃ）の構造を得る。
この溝１２を、例えば、次の条件で埋め込む。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層１４の少なくと
も下端より上に来るように、予め時間を設定しておく。
その結果、溝１２の左右両端にはトレンチ形成後残った
ホトレジスト層１５の上端まで突起１６ｂが形成された
図５（ｃ）の構造を得る。
【００４１】その後、バイアスＥＣＲ−ＣＶＤ技術の水
平戻し法を利用して、図６（ｄ）のようにホトレジスト
層１５の上面端部の露出する構造を得る。水平戻しの条
件は上部埋め込み工程の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに代えたほかは同じバイアスＥ
ＣＲ−ＣＶＤ条件で行った。
平戻し法を利用して、図６（ｄ）のようにホトレジスト
層１５の上面端部の露出する構造を得る。水平戻しの条
件は上部埋め込み工程の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに代えたほかは同じバイアスＥ
ＣＲ−ＣＶＤ条件で行った。
【００４２】その後、レジストをリフトオフしてホスト
レジスト層１５上の堆積物層１６ａを同時に除去する。
レジストの除去は発煙硝酸などによるウェットプロセス
またはＯ２アッシングドライエッチングのいずれかを使
用することが好ましい。これにより図６（ｅ）に示す埋
め込み部の突起１６ｂがダミー層１４であるポリＳｉ面
より突出した構造を得る。
レジスト層１５上の堆積物層１６ａを同時に除去する。
レジストの除去は発煙硝酸などによるウェットプロセス
またはＯ２アッシングドライエッチングのいずれかを使
用することが好ましい。これにより図６（ｅ）に示す埋
め込み部の突起１６ｂがダミー層１４であるポリＳｉ面
より突出した構造を得る。
【００４３】次に、ダミー層１４であるポリＳｉ層をＫ
ＯＨ溶液などで除去し、凸状に突出した埋め込みＳｉＯ
２１６をパッドＳｉＯ２層１３をストッパーとして研摩
して平坦化する。最後にエッチングストップ層１３であ
るパッドＳｉＯ２層を希ＨＦなどで除去して、図６
（ｆ）の構造を得ることができる。研摩は、シリコン材
またはＳｉＯ ２ に対する一般的なポリッシュ手段を用い
ることにより、行うことができる。凸状に突出した埋め
込みＳｉＯ ２ １６のポリッシュレートは平坦面のポリッ
シュレートより大きいので、凸部のみを除去しての平坦
化を行うことができる。
ＯＨ溶液などで除去し、凸状に突出した埋め込みＳｉＯ
２１６をパッドＳｉＯ２層１３をストッパーとして研摩
して平坦化する。最後にエッチングストップ層１３であ
るパッドＳｉＯ２層を希ＨＦなどで除去して、図６
（ｆ）の構造を得ることができる。研摩は、シリコン材
またはＳｉＯ ２ に対する一般的なポリッシュ手段を用い
ることにより、行うことができる。凸状に突出した埋め
込みＳｉＯ ２ １６のポリッシュレートは平坦面のポリッ
シュレートより大きいので、凸部のみを除去しての平坦
化を行うことができる。
【００４４】なお、溝２内のＳｉＯ２埋め込み部１６を
基板１１面より突出させて、後工程でゲート酸化膜を形
成したときに、耐圧劣化の問題が起らないことを更に確
実にするためと、研摩時のストッパーとしてポリＳｉ層
１４を有効に活用するために、ダミー層１４であるポリ
Ｓｉ層のエッチングを中間で留め、研摩終了後残ったポ
リＳｉをパッドＳｉＯ２と共に除去することは好ましい
ことである。
基板１１面より突出させて、後工程でゲート酸化膜を形
成したときに、耐圧劣化の問題が起らないことを更に確
実にするためと、研摩時のストッパーとしてポリＳｉ層
１４を有効に活用するために、ダミー層１４であるポリ
Ｓｉ層のエッチングを中間で留め、研摩終了後残ったポ
リＳｉをパッドＳｉＯ２と共に除去することは好ましい
ことである。
【００４５】即ち、このようにすると、必ず埋め込み部
１６であるＳｉＯ２層は突出するため基板１のコーナー
の露出が避けられ、ここにゲート酸化膜を形成しても、
耐圧の劣化の問題は起らない。
１６であるＳｉＯ２層は突出するため基板１のコーナー
の露出が避けられ、ここにゲート酸化膜を形成しても、
耐圧の劣化の問題は起らない。
【００４６】
【発明の効果】上述の如く、本出願の各請求項の発明に
よれば、好ましい平坦化を迅速に達成できる。特に請求
項１，３，４，５，６の発明によれば、全面エッチバッ
クで溝以外の領域の余分の堆積物であるＳｉＯ2 等のす
そが溝の端縁から後退するので、その工程の後または前
に行う水平戻しの時間を短縮できる。更に、水平戻しを
行ってから全面エッチバックを行う場合に、Ａｒスパッ
タエッチング等の工程を挿入すると水平方向、垂直方向
の両方向ともエッチングが進行しすそ引きが小さくなる
ので、水平戻し時間を短縮することができる。また、ダ
ミー層の厚さを水平戻し法で生じる、レジスト合わせに
必要なマージン確保用のすそ引き段差の厚さより厚く形
成することにより、水平戻し時間を短縮することができ
る。
よれば、好ましい平坦化を迅速に達成できる。特に請求
項１，３，４，５，６の発明によれば、全面エッチバッ
クで溝以外の領域の余分の堆積物であるＳｉＯ2 等のす
そが溝の端縁から後退するので、その工程の後または前
に行う水平戻しの時間を短縮できる。更に、水平戻しを
行ってから全面エッチバックを行う場合に、Ａｒスパッ
タエッチング等の工程を挿入すると水平方向、垂直方向
の両方向ともエッチングが進行しすそ引きが小さくなる
ので、水平戻し時間を短縮することができる。また、ダ
ミー層の厚さを水平戻し法で生じる、レジスト合わせに
必要なマージン確保用のすそ引き段差の厚さより厚く形
成することにより、水平戻し時間を短縮することができ
る。
【００４７】また、請求項２の発明によれば、ホトレジ
ストリフトオフによって溝以外の領域のＳｉＯ２等の堆
積物を同時に除去されるので、全面エッチバック工程が
不要になるばかりでなく、埋め込み部の突起部のみを研
摩除去すればよいので研摩時間が短縮できる。
ストリフトオフによって溝以外の領域のＳｉＯ２等の堆
積物を同時に除去されるので、全面エッチバック工程が
不要になるばかりでなく、埋め込み部の突起部のみを研
摩除去すればよいので研摩時間が短縮できる。
【００４８】即ち、本出願の請求項１〜７いずれの発明
によっても、迅速な平坦化を達成でき、従来のバイアス
ＥＣＲ−ＣＶＤ法等における最大の欠点であった水平戻
しに表面の平坦化に要した時間の大幅短縮が可能とな
る。しかも埋め込み材料であるＳｉＯ2 等が基板である
Ｓｉ等の表面より突出する形になるので、基板のコーナ
ー部露出に伴う耐圧の問題を解決するという効果を奏す
る。
によっても、迅速な平坦化を達成でき、従来のバイアス
ＥＣＲ−ＣＶＤ法等における最大の欠点であった水平戻
しに表面の平坦化に要した時間の大幅短縮が可能とな
る。しかも埋め込み材料であるＳｉＯ2 等が基板である
Ｓｉ等の表面より突出する形になるので、基板のコーナ
ー部露出に伴う耐圧の問題を解決するという効果を奏す
る。
【図１】本発明の実施例−１の工程を被堆積材料の断面
図で順に示した説明図である。
図で順に示した説明図である。
【図２】本発明の実施例−１の工程を被堆積材料の断面
図で順に示した説明図である。
図で順に示した説明図である。
【図３】本発明の実施例−２の工程の要部を被堆積材料
の断面図で順に示すとともに、作用を説明する説明図で
ある。
の断面図で順に示すとともに、作用を説明する説明図で
ある。
【図４】本発明の実施例−３の要部を被堆積材料の断面
図で示した説明図である。
図で示した説明図である。
【図５】本発明の実施例−４の工程を被堆積材料の断面
図の順に示した説明図である。
図の順に示した説明図である。
【図６】
本発明の実施例−４の工程を被堆積材料の断面
図の順に示した説明図である。
図の順に示した説明図である。
１ 半導体基板 ２ 溝 ３ エッチングストップ層 ４ ダミー層 ５ 埋め込み部５ａ 絶縁膜 ６ ホトレジスト膜 １１ 半導体基板 １２ 溝 １３ エッチングストップ層 １４ ダミー層 １５ ホトレジスト １６ 埋め込み部１６ａ絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−275634（ＪＰ，Ａ) 特開 昭61−119041（ＪＰ，Ａ) 特開 平１−302744（ＪＰ，Ａ) 特開 昭56−85835（ＪＰ，Ａ) 特開 昭61−61422（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/3065
Claims (7)
- 【請求項１】基板上にエッチングストップ層とダミー層
を順次形成する工程と、 前記基板に溝を形成する工程と、所定の流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを用いて前記
溝を前記ダミー層まで埋め込む 工程と、 前記溝以外の領域に堆積された絶縁膜の一部を全面エッ
チバックする工程と、該全面エッチバックする工程の前または後において前記
溝以外の領域に残った絶縁膜の一部を前記所定の流量比
と異なる流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを用いて水
平戻しエッチングする工程と、前記 溝の埋め込み部上にホトレジスト膜を形成する工程
と、 前記ホトレジスト膜をマスクとして前記溝以外の領域の
絶縁膜を除去する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】基板上にエッチングストップ層とダミー層
及びホトレジストパターンを順次形成する工程と、 前記ホトレジスト膜をマスクとして異方性エッチングに
より前記基板上に溝を形成する工程と、 前記ホトレジスト膜を残したまま、所定の流量比のＳｉ
Ｈ 4 ガスとＮ 2 Ｏガスを用いて前記溝を前記ダミー層ま
で埋め込む工程と、 前記溝以外の領域に堆積された絶縁膜の一部を前記所定
の流量比と異なる流量比のＳｉＨ 4 ガスとＮ 2 Ｏガスを
用いて水平戻しエッチングする工程と、 前記ホトレジスト膜をリフトオフする工程と、前記 ダミー層をエッチング除去する工程と、前記基板表面を 研摩する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】基板上にエッチングストップ層とダミー層
を順次形成する工程と、 前記基板に溝を形成する工程と、 前記溝を前記ダミー層まで埋め込む 工程と、前記溝以外の領域に堆積された絶縁膜の一部を全面エッ
チバックする工程と、 該全面エッチバックする工程の前または後において前記
溝以外の領域に残った絶縁膜の一部を水平戻しエッチン
グする工程と、 前記溝の埋め込み部上にホトレジスト膜を形成する工程
と、 前記ホトレジスト膜をマスクとして前記溝以外の領域の
絶縁膜を除去する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】基板上にエッチングストップ層とダミー層
を順次形成する工程と、 前記基板に溝を形成する工程と、 前記溝を前記ダミー層まで埋め込む 工程と、前記溝以外の領域に堆積された絶縁膜の一部を水平戻し
エッチングする工程と、 前記溝以外の領域に堆積された絶縁膜の一部を等方性エ
ッチングする工程とを有し、 前記ダミー層厚は前記水平戻しエッチングにより形成さ
れるすそ引き段差より厚く形成されることを特徴とする
半導体装置の製造方法。 - 【請求項５】基板に溝を形成する工程と、 所定の流量比のソースガスを用いて前記溝を埋め込む工
程と、 前記溝以外の領域に残った絶縁膜の一部を前記所定の流
量比と異なる流量比の前記ソースガスを用いて水平戻し
エッチングする工程と、 前記溝の埋め込み部上にホトレジスト膜を形成する工程
と、 前記ホトレジスト膜をマスクとして前記溝以外の領域の
絶縁膜を除去する工程 とを有することを特徴とする半導
体装置の製造方法。 - 【請求項６】前記ソースガスはＳｉＨ 4 ガス及びＮ 2 Ｏ
ガスからなることを特徴とする請求項５に記載の半導体
装置の製造方法。 - 【請求項７】基板上にエッチングストップ層とダミー層
を順次形成する工程と、 前記 基板上に溝を形成する工程と、エッチングと堆積とを同時進行的に行う堆積手段により
前記ダミー層まで前記溝の埋め込みを行う工程と、 前記溝以外の領域に堆積された絶縁膜をエッチングと堆
積とを同時進行的に行うエッチング手段により水平戻し
する工程と、 前記ダミー層をエッチング除去する工程と、 前記基板表面を研摩する 工程とを有することを特徴とす
る半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939591A JP3168602B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP11939591A JP3168602B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629379A JPH0629379A (ja) | 1994-02-04 |
| JP3168602B2 true JP3168602B2 (ja) | 2001-05-21 |
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ID=14760439
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| Application Number | Title | Priority Date | Filing Date |
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| JP11939591A Expired - Fee Related JP3168602B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168602B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101811569B1 (ko) * | 2016-12-28 | 2017-12-21 | 이소망 | 마카텔라 빵 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226736B1 (ko) * | 1996-11-07 | 1999-10-15 | 구본준 | 격리영역 형성방법 |
| KR100234416B1 (ko) * | 1996-12-20 | 1999-12-15 | 윤종용 | 반도체장치의 소자분리방법 |
| KR100230815B1 (ko) * | 1997-03-18 | 1999-11-15 | 김영환 | 반도체 메모리 소자 격리 방법 |
| JP5682301B2 (ja) | 2010-12-24 | 2015-03-11 | アイシン精機株式会社 | 回転電機の製造方法 |
-
1991
- 1991-04-23 JP JP11939591A patent/JP3168602B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101811569B1 (ko) * | 2016-12-28 | 2017-12-21 | 이소망 | 마카텔라 빵 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| JPH0629379A (ja) | 1994-02-04 |
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