KR20050022075A - 고전압게이트절연막과 트랜치소자분리막을 갖는플래시메모리소자의 제조방법 - Google Patents

Abstract

본 발명의 플래시메모리소자의 제조방법은, 고전압트랜지스터가 만들어지는 제1 영역 및 저전압트랜지스터가 만들어지는 제2 영역을 갖는 플래시메모리소자를 제조하는 방법이다. 본 발명에 따른 제조방법에 의하면, 반도체기판에 트랜치소자분리막을 형성하여 제1 영역 및 제2 영역을 한정한다. 제1 영역의 반도체기판 표면에 고전압게이트절연막을 형성한다. 제2 영역의 반도체기판 표면에 저전압게이트절연막을 형성한다. 저전압게이트절연막 및 고전압게이트절연막을 덮는 플로팅게이트전극막을 형성한다. 플로팅게이트전극막 위에 절연막을 형성한다. 그리고 절연막 위에 컨트롤게이트전극막을 형성한다. 본 발명에 따르면 트랜치소자분리막 형성공정에 의해 고전압게이트절연막의 막질이 저하되는 문제가 발생하지 않는다.

Description

고전압게이트절연막과 트랜치소자분리막을 갖는 플래시메모리소자의 제조방법{Method for fabricating flash memory device having high voltage gate insulating layer and trench isolation}

본 발명은 반도체메모리소자 중 플래시메모리소자의 제조방법에 관한 것으로서, 특히 고전압게이트절연막과 저전압게이트절연막을 갖는 플래시메모리소자의 제조방법에 관한 것이다.

플래시메모리소자는, 전원공급이 중단되더라도 데이터가 유지될 수 있는 불휘발성 메모리소자로서, 현재 이동통신시스템, 메모리카드 등에 폭넓게 채용되고 있다. 플래시메모리소자 내에는 예컨대 20V 이상의 고전압이 인가되는 고전압트랜지스터와 예컨대 20V 이하의 저전압이 인가되는 저전압트랜지스터가 포함될 수 있다. 이 경우 고전압트랜지스터에는 상대적으로 두꺼운 고전압게이트절연막이 사용되고, 저전압트랜지스터에는 상대적으로 얇은 저전압게이트절연막이 사용된다. 한편 이와 같은 트랜지스터들을 전기적으로 분리하기 위한 소자분리막으로서는 소자의 집적도 증가에 유리한 트랜치소자분리막이 주로 사용된다.

도 1 내지 도 7은 고전압게이트절연막과 트랜치소자분리막을 갖는 플래시메모리소자의 종래의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 1에 도시된 바와 같이, 반도체기판(100) 위에 패드산화막(102), 질화막(104) 및 산화막(106)을 순차적으로 적층한다. 다음에 도 2에 도시된 바와 같이, 통상의 포토리소그라피공정과 식각공정으로 산화막(106), 질화막(104) 및 패드산화막(102)의 일부를 제거하여 고전압트랜지스터가 배치될 반도체기판(100)의 일부표면을 노출시킨다. 이 과정에서 산화막(106)은 제거된다. 다음에 노출된 반도체기판(100) 표면에 고전압게이트절연막(108)을 형성한다. 이 고전압게이트절연막(108)은 노출된 반도체기판(100) 표면을 산화시킴으로써 만들 수 있다.

다음에 도 3에 도시된 바와 같이, 질화막(104)을 제거하고, 다시 질화막(110)과 산화막(112)을 순차적으로 적층한다. 다음에 도 4에 도시된 바와 같이, 통상의 포토리소그라피공정과 식각공정으로 산화막(112)과 질화막(110)의 일부를 제거하여 소자분리막이 배치될 반도체기판(100)의 일부표면을 노출시킨다. 그리고 다시 식각공정을 수행하여 노출된 반도체기판(100)을 일정 깊이만큼 제거하여 트랜치(114)을 형성한다. 다음에 도 5에 도시된 바와 같이, 트랜치(114) 내부에 절연막을 채우고, 평탄화를 수행하여 트랜치소자분리막(116)을 형성한다. 다음에 도 6에 도시된 바와 같이, 질화막(110) 및 산화막(102)을 제거하여 반도체기판(100)의 일부표면을 노출시킨 후에, 그 노출된 반도체기판(100) 표면에 저전압게이트절연막(118)을 형성한다. 이 저전압게이트절연막(118)은 노출된 반도체기판(100) 표면을 산화시킴으로써 만들 수 있다.

다음에 도 7에 도시된 바와 같이, 플로팅게이트전극막(120)을 저전압게이트절연막(118)과 고전압게이트절연막(108)이 모두 덮히도록 형성한다. 이후 저전압게이트절연막(118) 위에 ONO(Oxide/Nitride/Oxide)막(미도시) 및 컨트롤게이트전극막(미도시)을 순차적으로 형성한다.

이와 같은 종래의 플래시메모리소자의 제조방법에서는, 고전압게이트절연막(108)을 먼저 형성(도 2 참조)하고, 이어서 트랜치소자분리막(116)을 형성(도 5 참조)한다. 그런데 트랜치소자분리막(116)을 형성하기 위해서는 수 차례의 적층공정 및 식각공정이 이루어지며, 이 공정들이 수행되는 동안에 이미 형성되어 있는 고전압게이트절연막(108)의 질(quality)이 저하될 수 있다는 문제가 있다. 고전압게이트절연막(108)의 질이 고전압트랜지스터의 동작특성에 매우 큰 영향을 끼친다는 사실은 이미 잘 알려져 있는 사실이며, 따라서 상기와 같은 종래의 플래시메모리소자의 제조방법은 플래시메모리소자의 전체적인 동작특성을 열악하게 할 수 있다는 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는, 트랜치소자분리막 형성공정에 의해 고전압게이트절연막의 질이 저하되지 않도록 하는 플래시메모리소자의 제조방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래시메모리소자의 제조방법은, 고전압트랜지스터가 만들어지는 제1 영역 및 저전압트랜지스터가 만들어지는 제2 영역을 갖는 플래시메모리소자의 제조방법에 있어서, 반도체기판에 트랜치소자분리막을 형성하여 상기 제1 영역 및 제2 영역을 한정하는 단계; 상기 제1 영역의 반도체기판 표면에 고전압게이트절연막을 형성하는 단계; 상기 제2 영역의 반도체기판 표면에 저전압게이트절연막을 형성하는 단계; 상기 저전압게이트절연막 및 고전압게이트절연막을 덮는 플로팅게이트전극막을 형성하는 단계; 상기 플로팅게이트전극막 위에 절연막을 형성하는 단계; 및 상기 절연막 위에 컨트롤게이트전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 트랜치소자분리막을 형성하는 단계는, 상기 반도체기판 위에 제1 산화막, 질화막 및 제2 산화막을 순차적으로 형성하는 단계; 상기 제2 산화막, 질화막 및 제1 산화막의 일부를 제거하여 상기 반도체기판의 일부표면을 노출시키는 단계; 상기 노출된 반도체기판을 식각하여 일정 깊이의 트랜치를 형성하는 단계; 상기 질화막 및 반도체기판 위에 절연막을 형성하되, 상기 트랜치 내에 상기 절연막이 채워지도록 하는 단계; 상기 질화막의 표면이 노출될 때까지 평탄화를 수행하여 트랜치소자분리막을 완성시키는 단계; 및 상기 평탄화에 의해 노출된 질화막 및 제1 산화막을 순차적으로 제거하는 단계를 포함하는 것이 바람직하다.

상기 고전압게이트절연막 및 저전압게이트절연막은 각각 산화공정에 의한 산화막으로 형성하는 것이 바람직하다.

본 발명에 있어서, 상기 플로팅게이트전극막을 형성한 후에, 상기 플로팅게이트전극막을 상기 고전압게이트절연막 위의 제1 플로팅게이트전극막 및 상기 저전압게이트절연막 위의 제2 플로팅게이트전극막으로 분리시키는 단계를 더 포함하는 것이 바람직하다. 그리고 상기 컨트롤게이트전극막을 형성한 후에, 상기 컨트롤게이트전극막을 상기 제1 영역의 제1 컨트롤게이트전극막 및 상기 제2 영역의 제2 컨트롤게이트전극막으로 분리시키는 단계를 더 포함하는 것이 바람직하다. 이 경우 상기 제1 컨트롤게이트전극막과 상기 제1 플로팅게이트전극막을 전기적으로 연결시키는 메탈컨택을 형성하는 단계를 더 포함하는 것이 바람직하다.

상기 절연막은 산화막/질화막/산화막 구조를 갖도록 형성하는 것이 바람직하다.

상기 고전압게이트절연막은 100-500Å의 두께를 갖도록 하고, 상기 저전압게이트절연막은 20-200Å의 두께를 갖도록 하는 것이 바람직하다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러가지 다른 형태들로 변형될 수 있으며, 따라서 본 발명의 범위가 아래에서 상술되는 실시예들로 한정되는 것으로 해석되어져서는 안된다.

도 8 내지 도 18은 본 발명에 따른 플래시메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

먼저 도 8을 참조하면, 실리콘으로 이루어진 반도체기판(200) 위에 제1 산화막(202), 질화막(204) 및 제2 산화막(206)을 순차적으로 적층한다. 제1 산화막(202)은 패드산화막이며, 따라서 얇은 두께를 갖도록 한다. 질화막(204)은 다른 절연막으로 대체될 수 있다.

다음에 도 9를 참조하면, 제2 산화막(206) 위에 소정의 개구부를 갖는 마스크막패턴(미도시)를 형성한다. 그리고 상기 마스크막패턴을 식각마스크로 한 식각공정을 수행하여 상기 개구부에 의해 노출되는 제2 산화막(206), 질화막(204) 및 제1 산화막(202)의 일부를 제거하여 반도체기판(200)의 일부표면을 노출시킨다. 다음에 반도체기판(200)의 노출부분을 제거하는 식각공정을 수행하여 트랜치(214)를 형성한다.

다음에 도 10을 참조하면, 도 9의 결과물 전면에 절연막을 형성한다. 이 절연막은 트랜치(214) 내부를 완전히 채우도록 형성한다. 다음에 평탄화공정, 예컨대 화학적기계적평탄화(Chemical Mechanical Polishing)공정을 수행하여 트랜치소자분리막(216)을 형성한다. 이 평탄화공정은 질화막(204) 상부의 제2 산화막(206) 및 절연막이 모두 제거되어 질화막(204) 표면이 노출되도록 이루어지며, 노출되는 질화막(204)은 대략 100-2000Å의 두께를 갖는다. 상기 트랜치소자분리막(216)은 제1 영역 및 제2 영역의 두 개의 다른 영역을 한정한다. 제1 영역은 고전압트랜지스터가 형성되는 영역이고, 제2 영역은 저전압트랜지스터가 형성되는 영역이다.

다음에 도 11을 참조하면, 제1 영역의 질화막(204) 및 제1 산화막(202)을 선택적으로 제거하여 제1 영역의 반도체기판(200) 표면을 노출시킨다. 이를 위하여 제1 영역의 질화막(204)을 노출시키는 마스크막패턴(미도시)을 질화막(204) 위에 형성한다. 그리고 이 마스크막패턴을 식각 마스크로 질화막(204) 및 제1 산화막(202)을 순차적으로 제거한다. 그러면 제1 영역의 반도체기판(200)의 표면(222)이 노출된다.

다음에 도 12를 참조하면, 제1 영역의 반도체기판(200)의 노출표면(222) 위에 고전압게이트절연막(208)을 형성한다. 고전압게이트절연막(208)은 산화막으로 형성하며, 따라서 반도체기판(200)의 노출표면을 산화시킴으로써 만들 수 있다. 고전압게이트절연막(208)의 두께는 대략 100-500Å이 되도록 한다.

다음에 도 13을 참조하면, 제2 영역에서 트랜치소자분리막(216) 사이에 배치되어 있는 질화막(204) 및 제1 산화막(202)을 순차적으로 제거한다. 제거방법으로는 습식식각법을 사용한다. 그러면 제2 영역의 반도체기판(200) 표면이 노출된다. 다음에 반도체기판(200)의 노출표면 위에 저전압게이트절연막(218)을 형성한다. 저전압게이트절연막(218)도, 고전압게이트절연막(208)과 마찬가지로 산화막으로 형성하며, 따라서 반도체기판(200)의 노출표면을 산화시킴으로써 만들 수 있다. 단지 저전압게이트절연막(218)의 두께는 고전압게이트절연막(208)만큼 두꺼울 필요는 없으므로, 대략 20-200Å의 두께가 되도록 한다.

다음에 도 14를 참조하면, 도 13의 결과물 전면에 플로팅게이트전극막(220)을 형성한다. 그 결과 상기 플로팅게이트전극막(220)은, 제1 영역에서 고전압게이트절연막(208) 표면에 직접 컨택되고, 제2 영역에서 저전압게이트절연막(218) 표면에 직접 컨택된다. 플로팅게이트전극막(220)은 도핑된 폴리실리콘막으로 형성할 수 있지만, 다른 도전성 물질막을 사용할 수도 있다.

다음에 도 15를 참조하면, 플로팅게이트전극막(220)의 일부를 선택적으로 제거하여 제1 영역에 배치되는 제1 플로팅게이트전극막(220a)과, 제2 영역에 배치되는 제2 플로팅게이트전극막(220b)으로 분리시킨다. 이를 위하여, 먼저 플로팅게이트전극막(220) 상부에 마스크막패턴(미도시)을 형성한다. 그리고 이 마스크막패턴을 식각마스크로 한 식각공정을 수행하여 제2 영역의 트랜치소자분리막(216)의 표면이 노출되도록 플로팅게이트전극막(220)의 일부를 제거한다. 이에 따라 제2 영역에서도 복수개의 제2 플로팅게이트전극막(220b)들이 상호 분리되도록 만들어진다.

다음에 도 16을 참조하면, 도 15의 결과물 전면에 산화막/질화막/산화막(이하 ONO막; Oxide/nitride/Oxide)(224)을 형성한다. 그리고 이 ONO막(224) 위에 컨트롤게이트전극막(226) 및 절연막(228)을 순차적으로 형성한다. 컨트롤게이트전극막(226)은 도핑된 폴리실리콘막으로 형성할 수 있지만, 다른 도전성 물질막을 사용할 수도 있다. 또한 컨트롤게이트전극막(226) 위에 금속실리사이드막을 더 형성시킬 수도 있다. 절연막(224)은 산화막으로 형성할 수 있다.

다음에 도 17을 참조하면, 컨트롤게이트전극막(226)의 일부를 선택적으로 제거하여 제1 영역의 제1 컨트롤게이트전극막(226a) 및 제2 영역의 제2 컨트롤게이트전극막(226b)으로 분리되도록 한다. 마찬가지로 ONO막(224)도 또한 제1 영역의 제1 ONO막(224a) 및 제2 영역의 제2 ONO막(224b)로 분리되도록 한다. 이를 위해서는 먼저 제1 영역과 제2 영역 사이의 절연막(228)을 노출시키는 개구부를 갖는 마스크막패턴(미도시)을 절연막(228) 위에 형성한다. 그리고 이 마스크막패턴을 식각마스크로 한 식각공정을 수행하여 절연막(228), 컨트롤게이트전극막(226), ONO막(224) 및 플로팅게이트전극막(220)을 순차적으로 식각한다. 이 식각은, 제1 영역과 제2 영역의 경계부분에 인접해 있는 고전압게이트절연막(208)의 일부 및 저전압게이트절연막(218)의 일부가 노출되도록 한다. 그러면 제1 영역에는 제1 플로팅게이트전극막(220a), 제1 ONO막(224a) 및 제1 컨트롤게이트전극막(226a)이 순차적으로 적층되는 구조가 배치되고, 마찬가지로 제2 영역에도 제2 플로팅게이트전극막(220b), 제2 ONO막(224b) 및 제2 컨트롤게이트전극막(226b)이 순차적으로 적층되는 구조가 배치된다.

다음에 도 18을 참조하면, 도 17의 결과물 전면에 층간절연막(230)을 형성한다. 이 층간절연막(230)은, 제1 영역의 제1 컨트롤게이트전극막(226a)과 제2 영역의 제2 컨트롤게이트전극막(226a)을 전기적으로 완전히 분리시킨다. 다음에 제1 영역의 제1 컨트롤게이트전극막(226a) 및 제1 ONO막(224a)을 관통하여 제1 플로팅게이트전극막(220a)의 상부면을 노출시키는 비아홀을 형성하고, 이 비아홀 내에 금속막을 채워서 버팅컨택(butting contact)(232)을 형성시킨다. 이 버팅컨택(232)은 제1 플로팅게이트전극막(220a) 및 제1 컨트롤게이트전극막(226a)을 전기적으로 연결시킨다.

이상의 설명에서와 같이, 본 발명에 따른 플래시메모리소자의 제조방법에 의하면, 트랜치소자분리막을 먼저 형성하고 고전압게이트절연막을 트랜치소자분리막이 만들어진 이후에 형성하므로, 트랜치소자분리막 형성과정에서 고전압게이트절연막의 질이 저하되는 현상이 발생하지 않는다는 이점이 있다.

도 1 내지 도 7은 종래의 플래시메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

도 8 내지 도 18은 본 발명에 따른 플래시메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (8)

1. 고전압트랜지스터가 만들어지는 제1 영역 및 저전압트랜지스터가 만들어지는 제2 영역을 갖는 플래시메모리소자의 제조방법에 있어서,

   반도체기판에 트랜치소자분리막을 형성하여 상기 제1 영역 및 제2 영역을 한정하는 단계;

   상기 제1 영역의 반도체기판 표면에 고전압게이트절연막을 형성하는 단계;

   상기 제2 영역의 반도체기판 표면에 저전압게이트절연막을 형성하는 단계;

   상기 저전압게이트절연막 및 고전압게이트절연막을 덮는 플로팅게이트전극막을 형성하는 단계;

   상기 플로팅게이트전극막 위에 절연막을 형성하는 단계; 및

   상기 절연막 위에 컨트롤게이트전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
2. 제1항에 있어서, 상기 트랜치소자분리막을 형성하는 단계는,

   상기 반도체기판 위에 제1 산화막, 질화막 및 제2 산화막을 순차적으로 형성하는 단계;

   상기 제2 산화막, 질화막 및 제1 산화막의 일부를 제거하여 상기 반도체기판의 일부표면을 노출시키는 단계;

   상기 노출된 반도체기판을 식각하여 일정 깊이의 트랜치를 형성하는 단계;

   상기 질화막 및 반도체기판 위에 절연막을 형성하되, 상기 트랜치 내에 상기 절연막이 채워지도록 하는 단계;

   상기 질화막의 표면이 노출될 때까지 평탄화를 수행하여 트랜치소자분리막을 완성시키는 단계; 및

   상기 평탄화에 의해 노출된 질화막 및 제1 산화막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
3. 제1항에 있어서,

   상기 고전압게이트절연막 및 저전압게이트절연막은 각각 산화공정에 의한 산화막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
4. 제1항에 있어서,

   상기 플로팅게이트전극막을 형성한 후에, 상기 플로팅게이트전극막을 상기 고전압게이트절연막 위의 제1 플로팅게이트전극막 및 상기 저전압게이트절연막 위의 제2 플로팅게이트전극막으로 분리시키는 단계를 더 포함하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
5. 제4항에 있어서,

   상기 컨트롤게이트전극막을 형성한 후에, 상기 컨트롤게이트전극막을 상기 제1 영역의 제1 컨트롤게이트전극막 및 상기 제2 영역의 제2 컨트롤게이트전극막으로 분리시키는 단계를 더 포함하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
6. 제5항에 있어서,

   상기 제1 컨트롤게이트전극막과 상기 제1 플로팅게이트전극막을 전기적으로 연결시키는 메탈컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
7. 제1항에 있어서,

   상기 절연막은 산화막/질화막/산화막 구조를 갖도록 형성하는 것을 특징으로 하는 플래시메모리소자의 제조방법.
8. 제1항에 있어서,

   상기 고전압게이트절연막은 100-500Å의 두께를 갖도록 하고, 상기 저전압게이트절연막은 20-200Å의 두께를 갖도록 하는 것을 특징으로 하는 플래시메모리소자의 제조방법.